KR102190241B1 - 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템 - Google Patents

메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템 Download PDF

Info

Publication number
KR102190241B1
KR102190241B1 KR1020140098247A KR20140098247A KR102190241B1 KR 102190241 B1 KR102190241 B1 KR 102190241B1 KR 1020140098247 A KR1020140098247 A KR 1020140098247A KR 20140098247 A KR20140098247 A KR 20140098247A KR 102190241 B1 KR102190241 B1 KR 102190241B1
Authority
KR
South Korea
Prior art keywords
data
read
voltage set
row data
basic
Prior art date
Application number
KR1020140098247A
Other languages
English (en)
Other versions
KR20160017167A (ko
Inventor
최성혁
설창규
공준진
라영석
손홍락
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140098247A priority Critical patent/KR102190241B1/ko
Priority to US14/713,568 priority patent/US9766973B2/en
Publication of KR20160017167A publication Critical patent/KR20160017167A/ko
Application granted granted Critical
Publication of KR102190241B1 publication Critical patent/KR102190241B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Abstract

본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 기본 전압 세트를 기반으로 기본 읽기 동작을 수행하여 기본 로우 데이터를 생성하는 단계; 기본 로우 데이터의 에러가 정정되지 않는 경우, 기본 전압 세트와 다른 복수의 읽기 전압 세트들 각각을 기반으로 저레벨 읽기 동작을 복수회 수행하여 복수의 로우 데이터 각각을 생성하는 단계; 기본 로우 데이터 및 복수의 로우 데이터의 에러가 정정되지 않는 경우, 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계; 및 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행하여 고레벨 로우 데이터를 생성하는 단계를 포함한다.

Description

메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템{OPERATING MEHTOD OF MEMORY CONTROLLER AND NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 저장 회로 (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리는 저소음, 저전력, 빠른 동작 속도 등의 장점을 갖기 때문에, 다양한 분야에서 사용된다. 예를 들어, 스마트폰, 태블릿 PC와 같은 모바일 시스템은 스토리지 매체로서 대용량 플래시 메모리를 사용한다. 플래시 메모리의 용량을 증가시키기 위하여 하나의 메모리 셀에 적어도 2-비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC; multi level cell)이 사용되고 있다. 하나의 메모리 셀에 적어도 2-비트 이상의 데이터를 저장하기 때문에 메모리 셀들의 읽기 마진이 감소하고 이로 인하여 읽어진 데이터에 다수의 에러 비트들이 포함되게 된다.
뿐만 아니라, 반도체 공정이 미세화됨에 따라 인접 메모리 셀들에 의한 프로그램 교란, 읽기 교란 등과 같은 물리적 요인으로 인하여 메모리 셀들로부터 읽은 데이터에 에러 비트들이 포함되게 된다. 이러한 에러 비트들을 검출하고 정정하기 위하여 다양한 방식의 에러 정정 기법들 또는 읽기 방법들이 개발되고 있다.
본 발명의 목적은 데이터의 에러 정정을 위한 읽기 동작에 있어서 향상된 성능 및 향상된 신뢰성을 갖는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 기본 전압 세트를 기반으로 기본 읽기 동작을 수행하여 기본 로우 데이터를 생성하는 단계; 상기 기본 로우 데이터의 에러가 정정되지 않는 경우, 상기 기본 전압 세트와 다른 복수의 읽기 전압 세트들 각각을 기반으로 저레벨 읽기 동작을 복수회 수행하여 복수의 로우 데이터 각각을 생성하는 단계; 상기 기본 로우 데이터 및 상기 복수의 로우 데이터의 에러가 정정되지 않는 경우, 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계; 및 상기 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행하여 고레벨 로우 데이터를 생성하는 단계를 포함한다.
실시 예로서, 상기 기본 로우 데이터의 에러가 정정된 경우 에러가 정정된 데이터를 외부 장치로 전송하는 단계를 더 포함한다.
실시 예로서, 상기 복수의 로우 데이터 중 어느 하나의 에러가 정정된 경우 에러가 정정된 데이터를 외부 장치로 전송하는 단계를 더 포함한다.
실시 예로서, 상기 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행하여 로우 데이터를 생성하는 단계는 상기 선택된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들의 문턱 전압 산포의 밸리(valley) 값을 검출하는 단계; 및 상기 검출된 밸리 값을 기반으로 읽기 동작을 수행하여 상기 로우 데이터를 생성하는 단계를 포함한다.
실시 예로서, 상기 선택된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들의 문턱 전압 산포의 밸리 값을 검출하는 단계는 상기 선택된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들에 대한 읽기 동작을 수행하는 단계; 상기 선택된 시작 전압 세트와 다른 적어도 하나의 읽기 전압 세트를 기반으로 적어도 1회 이상의 읽기 동작을 수행하는 단계; 상기 읽기 동작들의 결과를 기반으로 상기 밸리 값을 검출하는 단계를 포함한다.
실시 예로서, 상기 복수의 읽기 전압 세트들 각각을 기반으로 저레벨 읽기 동작을 복수회 수행하여 상기 복수의 로우 데이터 각각을 생성하는 단계는 상기 복수의 로우 데이터의 에러가 정정되지 않는 경우 상기 복수의 로우 데이터를 저장 회로에 저장하는 단계를 포함한다.
실시 예로서, 상기 기본 로우 데이터 및 상기 복수의 로우 데이터의 에러가 정정되지 않는 경우, 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계는 상기 복수의 로우 데이터 중 데이터 1 및 데이터 0의 개수 차이가 가장 작은 로우 데이터와 대응되는 읽기 전압 세트를 시작 전압 세트로 선택하는 단계를 포함한다.
실시 예로서, 상기 기본 로우 데이터 및 상기 복수의 로우 데이터 각각은 복수의 페이지 데이터를 포함하고, 상기 복수의 로우 데이터의 에러가 정정되지 않는 경우, 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계는 상기 복수의 로우 데이터 각각의 복수의 페이지 데이터 중 각각의 특정 페이지 데이터를 비교하여 상기 특정 페이지 데이터의 데이터 0 및 데이터 1의 개수 차이가 가장 작은 로우 데이터와 대응되는 읽기 전압 세트를 시작 전압 세트로 선택하는 단계를 포함한다.
실시 예로서, 상기 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행하여 로우 데이터를 생성하는 단계는 상기 선택된 시작 전압 세트를 기반으로 읽기 동작을 수행하여 데이터를 생성하는 단계; 상기 선택된 시작 전압 세트와 다른 읽기 전압 세트들을 기반으로 적어도 2회 이상 읽기 동작을 수행하여 복수의 소프트 디코딩 데이터를 생성하는 단계; 및 상기 데이터 및 상기 복수의 소프트 디코딩 데이터를 소프트 디코딩하여 소프트 디코딩 로우 데이터를 생성하는 단계를 포함한다.
실시 예로서, 상기 기본 로우 데이터, 상기 복수의 로우 데이터, 및 상기 고레벨 로우 데이터가 생성될 때마다 상기 기본 로우 데이터, 상기 복수의 로우 데이터, 및 상기 고레벨 로우 데이터 각각의 에러를 정정하는 단계를 더 포함한다.
실시 예로서, 상기 복수의 메모리 셀 어레이에 저장된 데이터는 랜더마이징된 데이터이고 상기 기본 로우 데이터의 에러가 정정되거나 또는 상기 복수의 로우 데이터 중 어느 하나의 에러가 정정되거나 또는 상기 고레벨 로우 데이터의 에러가 정정된 경우 상기 에러가 정정된 데이터를 디랜더마이징하여 외부 장치로 전송하는 단계를 더 포함한다.
실시 예로서, 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계는 상기 기본 로우 데이터 및 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치로부터 데이터를 읽는 방법은 기본 읽기 전압 세트를 기반으로 상기 복수의 메모리 셀들에 대한 기본 읽기 동작을 수행하여 기본 로우 데이터를 생성하는 단계; 상기 기본 로우 데이터의 에러를 정정하는 단계; 상기 기본 로우 데이터의 에러가 정정되지 않는 경우, 미리 정해진 제 1 내지 제 n 읽기 전압 세트들 각각을 기반으로 제 1 내지 제 n 저레벨 읽기 동작을 수행하여 제 1 내지 제 n 로우 데이터를 생성하되, 상기 제 1 내지 제 n 로우 데이터 각각이 생성될 때마다 생성된 로우 데이터의 에러를 정정하는 단계; 상기 제 1 내지 제 n 로우 데이터의 에러가 정정되지 않는 경우, 상기 제 1 내지 제 n 로우 데이터를 기반으로 상기 기본 읽기 전압 세트 및 상기 제 1 내지 제 n 읽기 전압 세트들 중 어느 하나를 시작 전압 세트를 결정하는 단계; 상기 결정된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들에 대하여 적어도 2회 이상 읽기 동작을 수행하는 고레벨 읽기 동작을 수행하여 로우 데이터를 생성하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들에 저장된 데이터는 랜더마이징된 데이터이며, 상기 제 1 내지 제 n 로우 데이터를 기반으로 상기 기본 읽기 전압 세트 및 상기 제 1 내지 제 n 읽기 전압 세트들 중 어느 하나를 시작 전압 세트를 결정하는 단계는, 상기 제 1 내지 제 n 로우 데이터 중 데이터 1 및 데이터 0의 개수 차이가 가장 작은 로우 데이터와 대응되는 읽기 전압 세트를 상기 시작 전압 세트로 결정하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들에 저장된 데이터는 랜더마이징된 데이터이며, 상기 제 1 내지 제 n 로우 데이터 각각은 복수의 페이지 데이터들을 포함하고, 상기 제 1 내지 제 n 로우 데이터 중 에러 비트율이 가장 낮은 로우 데이터와 대응되는 읽기 전압 세트를 상기 시작 전압 세트로 결정하는 단계는 상기 복수의 페이지 데이터들 중 적어도 하나의 페이지 데이터에서 데이터 0 및 데이터 1의 개수 차이가 가장 작은 로우 데이터와 대응되는 읽기 전압 세트를 상기 시작 전압 세트로 결정하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 및 기본 읽기 전압 세트를 기반으로 상기 복수의 메모리 셀들을 읽어 기본 로우 데이터를 생성하고, 생성된 기본 로우 데이터의 에러가 저정되지 않은 경우 상기 기본 읽기 전압 세트와 다른 복수의 읽기 전압 세트를 기반으로 상기 복수의 메모리 셀들을 읽어 복수의 저레벨 로우 데이터를 생성하고, 상기 복수의 로우 데이터의 에러가 정정되지 않은 경우 상기 복수의 저레벨 로우 데이터를 기반으로 상기 복수의 읽기 전압 세트들 중 시작 전압 세트를 결정하고, 상기 결정된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들을 복수 회 읽어 고레벨 로우 데이터를 생성하는 메모리 컨트롤러를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 저레벨 로우 데이터를 저장하는 저장 회로; 및 상기 기본 로우 데이터 및 상기 복수의 저레벨 로우 데이터의 오류를 검출 및 정정하는 에러 정정 코드(ECC; error correction code) 엔진을 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 데이터를 랜더마이징하는 랜더마이져를 포함하고, 상기 복수의 메모리 셀들에 저장된 데이터는 랜더마이징된 데이터이다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 읽기 전압 세트에 대한 정보를 포함하는 제 1 읽기 관리부를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 결정된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들의 문턱 전압 산포의 밸리(valley) 값을 검출하는 제 2 읽기 관리부를 포함한다.
본 발명에 따르면, 복수의 로우 데이터를 기반으로 시작 읽기 전압 세트를 선택하여 고레벨 읽기 동작을 수행함으로써 향상된 성능 및 향상된 신뢰성을 갖는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 3에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록을 보여주는 회로도이다.
도 5는 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 6 내지 도 8은 도 5의 S120 단계를 설명하기 위한 산포도들이다.
도 9 및 도 10은 도 5의 S130 단계를 설명하기 위한 도면들이다.
도 11은 도 5의 S140 단계를 설명하기 위한 도면들이다.
도 12 및 도 13은 도 5의 S150 단계를 설명하기 위한 도면이다.
도 14는 도 5의 S130 단계의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다.
예시적으로, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 기반으로 실장되어 메모리 카드와 같은 불휘발성 메모리 시스템으로 제공될 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나, 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하기 위하여 어드레스(ADDR), 커맨드(CMD), 제어 신호(CTRL), 및 데이터(DATA)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 또는 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽기 위하여, 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 신호들에 응답하여 데이터(DATA)의 쓰기, 읽기, 소거 등의 동작을 수행할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리, 노어 플래시 메모리, 상 변화 메모리(PRAM), 저항 메모리(ReRAM), 자기 저항 메모리(MRAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다. 간결한 설명을 위하여, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리를 기반으로 제공되는 것으로 가정한다. 예시적으로, 불휘발성 메모리 장치(120)는 전하 포획 플래시(CTF; charge trap flash) 메모리를 기반으로 제공될 수 있다.
불휘발성 메모리 장치(120)에 포함된 메모리 셀들은 프로그램 경과 시간, 온도, 프로그램 교란, 읽기 교란 등과 같은 요인들로 인하여 문턱 전압 산포가 변화하는 물리적 특성을 갖는다. 즉, 상술된 요인들로 인하여 불휘발성 메모리 장치(120)에 저장된 데이터에 오류가 발생할 수 있다. 메모리 컨트롤러(110)는 이러한 오류들을 정정하기 위하여 다양한 에러 정정 기법을 사용할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 에러 정정 코드(ECC; Error Correction Code) 엔진(111), 제 1 읽기 관리부(112), 제 2 읽기 관리부(113), 및 저장 회로(114)를 포함할 수 있다.
불휘발성 메모리 장치(120)에 대한 읽기 동작시, 메모리 컨트롤러(110)는 기본 읽기 전압 세트(default read voltage set)을 기반으로 불휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다. 예시적으로, 기본 읽기 전압 세트는 미리 정해진 읽기 전압들을 가리킨다. ECC 엔진(111)은 불휘발성 메모리 장치(120)로부터 읽은 데이터에 포함된 오류를 검출 및 정정할 수 있다. 예시적으로, ECC 엔진(111)은 하드웨어 형태로 제공될 수 있다.
예시적으로, 상술된 요인들 또는 다른 외부 요인들로 인하여 ECC 엔진(111)의 오류 정정 능력을 초과하는 에러 비트가 데이터에 포함될 수 있다. 이 경우, ECC 엔진(111)은 데이터에 포함된 오류를 정정하지 못할 것이다. 이러한 에러는 'UECC(Uncorrectable Error Correction Code) 에러'라 불린다.
기본 읽기 전압 세트를 기반으로 읽어진 데이터에 UECC 에러가 포함된 경우, 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)를 기반으로 읽기 동작을 수행한다. 이하에서, 제 1 읽기 관리부(112)에 의해 수행되는 읽기 동작은 '저레벨 읽기 동작(low-level read operation)'이라 칭한다. 제 1 읽기 관리부(112)는 저레벨 읽기 동작을 수행하기 위한 정보 또는 프로그램 코드 등을 포함할 수 있다.
예를 들어, 기본 읽기 전압 세트를 기반으로 읽어진 데이터에 UECC 에러가 포함된 경우, 제 1 읽기 관리부(112)는 불휘발성 메모리 장치(120)의 읽기 전압 세트를 조절할 수 있다. 메모리 컨트롤러(110)는 조절된 읽기 전압 세트를 기반으로 불휘발성 메모리 장치(120)가 읽기 동작을 수행하도록 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 전송할 수 있다. 예시적으로, 조절된 읽기 전압 세트에 대한 정보는 제어 신호(CTRL) 또는 커맨드(CMD)에 포함될 수 있다. ECC 엔진(111)은 조절된 읽기 전압 세트에 의해 읽어진 데이터의 오류를 검출 및 정정할 수 있다.
예시적으로, 제 1 읽기 관리부(112)는 미리 정해진 횟수만큼 읽기 전압 세트를 조절하고, ECC 엔진(111)은 조절된 읽기 전압 세트를 기반으로 읽어진 데이터의 오류를 검출 및 정정할 수 있다. 즉, 메모리 컨트롤러(110)는 읽기 전압 세트 조절, 조절된 읽기 전압 세트를 기반으로 데이터 읽기 동작 및 읽어진 데이터의 오류 정정 동작을 미리 정해진 횟수만큼 반복적으로 수행할 수 있다.
예시적으로, 상술된 반복 동작 중 읽어진 데이터의 오류가 정정된 경우, 메모리 컨트롤러(110)는 정정된 데이터를 외부 장치로 출력할 것이다. 예시적으로, 제 1 읽기 관리부(112)에 의해 읽기 동작이 반복 수행되는 동안, 읽어진 데이터 또는 읽어진 데이터의 특정 페이지 데이터는 저장 회로(114)에 저장될 수 있다. 예시적으로, 저장 회로(114)는 SRAM일 수 있다.
상술된 바와 같은 반복 동작 이후에도 읽어진 데이터의 오류가 정정되지 않는 경우(즉, UECC 에러가 포함된 경우), 메모리 컨트롤러(110)는 저장 회로(114)에 저장된 데이터를 기반으로 제 2 읽기 관리부(113)에 의해 수행되는 읽기 동작의 시작 전압 세트(start voltage set)를 결정할 수 있다.
예를 들어, 저장 회로(114)에 저장된 데이터 각각은 서로 다른 읽기 전압 세트들과 대응될 것이다. 메모리 컨트롤러(110)는 저장 회로(114)에 저장된 데이터를 기반으로 에러 비트가 가장 적게 포함된 데이터를 선택하고, 선택된 데이터와 대응되는 읽기 전압 세트를 시작 전압 세트로 결정할 수 있다.
즉, 결정된 시작 전압 세트는 제 1 읽기 관리부(112)에 의해 조절된 읽기 전압 세트들 중 에러 비트를 가장 적게 포함하는 데이터에 대응되는 것이며, 이는 결정된 시작 전압 전압 세트가 제 1 읽기 관리부(112)에 의해 조절된 읽기 전압 세트들 중 메모리 셀들의 문턱 전압 산포의 밸리 값에 가장 가까운 읽기 전압 세트임을 의미한다. 상술된 시작 전압 세트 선택 방법은 도 11을 참조하여 더욱 상세하게 설명된다.
이 후, 메모리 컨트롤러(110)는 결정된 시작 전압 세트 및 제 2 읽기 관리부(113)를 기반으로 읽기 동작을 수행할 수 있다. 이하에서, 제 2 읽기 관리부(113)를 기반으로 수행되는 읽기 동작을 고레벨 읽기 동작(high-level read operation)이라 칭한다. 예를 들어, 제 2 읽기 관리부(113)는 결정된 시작 전압 세트를 기반으로 밸리 서치 동작(valley search operation)을 수행할 수 있다.
예시적으로, 고레벨 읽기 동작은 은 적어도 2회 이상의 읽기 동작을 수행하여 데이터를 생성하고, 생성된 데이터의 오류를 정정한다. 즉, 고레벨 읽기 동작은 저레벨 읽기 동작과 비교하여 높은 에러 정정율을 갖지만, 느린 동작 속도 또는 느린 데이터 처리 속도를 갖는다.
결정된 시작 전압 세트가 제 1 읽기 관리부(112)에 의해 조절된 읽기 전압 세트들 중 메모리 셀들의 문턱 전압 산포의 밸리 값에 가장 가까운 읽기 전압 세트이므로, 고레벨 읽기 동작의 동작 속도가 향상될 것이다. 예시적으로, 제 1 및 제 2 읽기 관리부들(112, 113)에 의해 수행되는 읽기 동작들은 도 6 내지 도 14를 참조하여 더욱 상세하게 설명된다.
이하에서, 간결한 설명을 위하여 읽기 동작(read operation)은 복수의 읽기 단계들을 포함하고, 복수의 페이지 데이터를 포함하는 로우 데이터를 생성하는 동작으로 정의한다. 읽기 단계(read step)는 읽기 전압 세트에 포함된 복수의 읽기 전압들 중 어느 하나를 선택된 워드라인에 인가하는 동작인 것으로 정의한다.
예시적으로, 저레벨 읽기 동작은 읽기 전압 세트를 기반으로 1회 읽기 동작을 통해 저레벨 로우 데이터를 독출하는 동작을 가리킨다. 고레벨 읽기 동작은 시작 전압 세트를 기반으로 적어도 2회 이상 읽기 동작을 수행하여 고레벨 로우 데이터를 독출하는 동작을 가리킨다. 또는 저레벨 읽기 동작은 읽기 전압 세트를 기반으로 n(n은 자연수)회 읽기 동작을 수행하는 동작을 가리키고, 고레벨 읽기 동작은 시작 전압 세트를 기반으로 m(m은 n보다 큰 자연수)회 읽기 동작을 수행하는 동작을 가리킨다.
상술된 본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 읽은 데이터의 에러를 검출 및 정정할 수 있다. 읽은 데이터에 UECC 에러가 포함된 경우, 제 1 읽기 관리부(112)는 읽기 전압 세트를 미리 정해진 횟수만큼 반복적으로 조절할 수 있고, 조절된 읽기 전압 세트들 각각을 기반으로 읽기 동작을 수행할 수 있다. 조절된 읽기 전압 세트들에 의해 읽어진 데이터에 UECC 에러가 포함된 경우, 메모리 컨트롤러(110)는 조절된 읽기 전압 세트들에 의해 읽어진 데이터를 기반으로 시작 전압 세트를 결정할 수 있다. 제 2 읽기 관리부(113)는 결정된 시작 전압 세트를 기반으로 밸리 서치(valley search)를 수행하고, 밸리 서치의 결과를 기반으로 읽기 동작을 수행할 수 있다.
종래의 메모리 컨트롤러는 밸리 서치 동작을 수행하기 위하여 고정된 시작 전압 세트를 사용한다. 그러나, 본 발명에 따른 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)에 의해 수행된 읽기 동작들의 결과들을 기반으로 시작 전압 세트를 결정하기 때문에, 제 2 읽기 관리부(112)에 의해 수행되는 고레벨 읽기 동작(즉, 밸리 서치 동작)의 동작 속도가 향상될 수 있다.
또한, 종래의 메모리 컨트롤러는 고정된 시작 전압 세트를 사용하기 때문에, 메모리 셀들의 문턱 전압 산포 변화량이 클 경우, 정확한 밸리를 검출하지 못할 수 있다. 그러나, 본 발명에 따른 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)에 의해 수행된 읽기 동작들의 결과들을 기반으로 시작 전압 세트를 결정하기 때문에, 시작 전압 세트가 가변적으로 변화할 수 있다. 즉, 메모리 셀들의 문턱 전압 산포의 변화량이 크더라도, 시작 전압 세트를 변경할 수 있기 때문에 정확한 밸리 서치 동작이 수행될 수 있다. 따라서, 향상된 성능 및 신뢰성을 갖는 메모리 컨트롤러가 제공된다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 ECC 엔진(111), 제 1 읽기 관리부(112), 제 2 읽기 관리부(113), 저장 회로(114), 프로세서(115), ROM(116), 랜더마이져(117), 호스트 인터페이스(118), 및 플래시 인터페이스(119)를 포함한다. 간결한 설명을 위하여, ECC 엔진(111), 제 1 읽기 관리부(112), 제 2 읽기 관리부(113), 및 저장 회로(114)은 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
프로세서(115)는 메모리 컨트롤러(110)의 제반 동작을 제어한다. 예시적으로, 제 1 및 제 2 읽기 관리부들(112, 113)은 소프트웨어 형태로 제공되며, 저장 회로(114)에 저장될 수 있다. 저장 회로(114)에 저장된 제 1 및 제 2 읽기 관리부들(112, 113)은 프로세서(115)에 의해 구동될 수 있다. ROM(116)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
랜더마이져(117)는 불휘발성 메모리 장치(110)에 저장될 데이터를 랜더마이징(randomizing)할 수 있다. 예를 들어, 랜더마이져(117)는 불휘발성 메모리 장치(110)에 저장될 데이터를 워드 라인 단위로 랜더마이징할 수 있다.
예시적으로, 데이터 랜더마이징은 하나의 워드라인에 연결된 메모리 셀들이 동일한 비율의 프로그램 상태를 갖도록 데이터를 처리하는 것을 가리킨다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들이 각각 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)인 경우, 메모리 셀들 각각은 소거 상태 및 제 1 내지 제 3 프로그램 상태들 중 어느 하나의 상태를 가질 것이다. 이 때, 랜더마이져(117)는 하나의 워드라인에 연결된 메모리 셀들 중 소거 상태를 갖는 메모리 셀들의 개수, 제 1 프로그램 상태를 갖는 메모리 셀들의 개수, 제 2 프로그램 상태를 갖는 메모리 셀들의 개수, 및 제 3 프로그램 상태를 갖는 메모리 셀들의 개수가 서로 동일하도록 데이터를 랜더마이징할 수 있다. 즉, 랜더마이징된 데이터(randomized data)가 저장된 메모리 셀들은 실질적으로 서로 동일한 개수의 프로그램 상태들을 가질 것이다. 예시적으로, 랜더마이져(117)는 불휘발성 메모리 장치(120)로부터 읽은 데이터를 디랜더마이져할 수 있다.
예시적으로, 랜더마이져(117)는 페이지 데이터를 랜더마이징할 수 있다. 예시적으로, 간결한 설명을 위하여 이상적인(ideal) 랜더마이져(117)의 구성이 설명되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 실제 랜더마이져(117)는 하나의 워드라인에 연결된 메모리 셀들 중 소거 상태를 갖는 메모리 셀들의 개수, 제 1 프로그램 상태를 갖는 메모리 셀들의 개수, 제 2 프로그램 상태를 갖는 메모리 셀들의 개수, 및 제 3 프로그램 상태를 갖는 메모리 셀들의 개수가 실질적으로 서로 동일한 값에 가깝도록 데이터를 랜더마이징할 수 있다. 즉, 실제 랜더마이징된 데이터(randomized data)가 저장된 메모리 셀들은 실질적으로 서로 비슷한 개수의 프로그램 상태들을 가질 것이다.
메모리 컨트롤러(110)는 호스트 인터페이스(118)를 통해 외부 장치(예를 들어, 호스트, 애플리케이션 프로세서 등)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(118)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express), UFS(Universal Flash Storage Interface) 등과 같은 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(119)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 및 전압 발생기(123), 및 입출력 회로(124)를 포함한다.
메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드 라인들(WL)과 연결된다. 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 두 개의 비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKn) 각각은 기판(미도시)과 수직한 방향으로 적층된 3차원 구조를 가질 수 있다. 메모리 블록의 구조는 도 4를 참조하여 상세하게 설명된다.
어드레스 디코더(122)는 복수의 워드 라인들(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이와 연결된다. 어드레스 디코더(122)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여 복수의 워드 라인들(WL) 중 적어도 하나의 워드 라인을 선택할 수 있다. 어드레스 디코더(122)는 선택된 워드 라인에 대한 읽기 또는 쓰기 동작이 수행되도록 복수의 워드 라인들(WL)의 전압들을 제어할 수 있다. 어드레스 디코더(122)는 수신된 어드레스로부터 열 어드레스(DCA)를 디코딩하고, 디코딩된 열 어드레스(DCA)를 입출력 회로(124)로 전달할 수 있다. 입출력 회로(124)는 수신된 열 어드레스(DCA)를 기반으로 비트라인(BL)을 제어할 수 있다.
제어 로직 및 전압 발생기(123)는 메모리 컨트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(123)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(121)에 기입되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(123)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(121)에 저장된 데이터(DATA)가 출력되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(123)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(121)의 일부가 소거되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다.
제어 로직 및 전압 발생기(124)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(123)는 복수의 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들과 같은 다양한 전압들을 생성하여 어드레스 디코더(122) 및 메모리 셀 어레이(121)로 제공할 수 있다.
예시적으로, 제어 로직 및 전압 발생기(124)는 메모리 컨트롤러(110)의 제어에 따라 복수의 읽기 전압들의 레벨을 조절할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(123)는 메모리 컨트롤러(110)의 제어에 따라 복수의 읽기 전압 세트들 중 어느 하나를 생성할 수 있다. 어드레스 디코더(122)는 생성된 읽기 전압 세트를 복수의 워드 라인들 중 선택된 워드 라인으로 공급할 수 있다.
입출력 회로(124)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 입출력 회로(124)는 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(121)에 기입되도록 복수의 비트 라인들(BL)을 제어할 수 있다. 또는 입출력 회로(124)는 메모리 셀 어레이(121)에 기입된 데이터(DATA)가 출력되도록 복수의 비트 라인들(BL)을 제어할 수 있다. 예시적으로, 입출력 회로(124)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 입출력 회로(124)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼, 글로벌 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 예시적으로, 입출력 회로(124)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
도 4는 도 3에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록을 보여주는 회로도이다. 예시적으로, 도 5를 참조하여 제 1 메모리 블록(BLK1)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들(BLK2~BLKn) 또한 제 1 메모리 블록(BLK1)과 동일한 구조를 가질 수 있다.
도 3 및 도 4를 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향을 따라 배열되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)로 분리된다. 복수의 메모리 셀들(MC1~MC8)은 각각 워드라인들(WL1~WL8)에 연결된다. 동일 높이의 워드라인은 공통으로 연결되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링은 비트라인(BL) 및 공통 소스 라인(CSL) 사이에 연결된다. 즉, 스트링 선택 트랜지스터(SST)는 비트라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.
동일한 열에 배치된 셀 스트링들은 동일한 비트라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결된다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결된다.
동일한 행에 배치된 셀 스트링들은 동일한 스트링 선택 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)은 제 1 스트링 선택 라인(SSL1)과 연결된다. 셀 스트링들(CS21, CS22)은 제 2 스트링 선택 라인(SSL2)과 연결된다.
예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(미도시)과 수직한 방향으로 적층된다. 예를 들어, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC11~MC8), 및 스트링 선택 트랜지스터(SST)는 기판(미도시)과 수직한 방향으로 적층되어 형성된다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 구성될 수 있다.
도 4에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4에 도시된 제 1 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11, CS21, CS12, CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 의해 셀 스트링들(CS11, CS21, CS12, CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다.
도 5는 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다. 이하에서 간결한 설명을 위하여, 제 1 읽기 관리부(112)는 미리 정해진 테이블(PDT; PreDefined Table)을 포함하고, 제 1 읽기 관리부(112)에 의한 읽기 동작은 PDT에 기반된 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제 1 읽기 관리부(112)는 프로그램 타임 스탬프 테이블(PTS) 등과 같이 다른 읽기 전압 세트 선택 방법들을 위한 정보를 포함할 수 있다.
또한, 이하에서, 제 2 읽기 관리부(112)에 의한 읽기 동작은 밸리 서치(valley search) 동작을 통해 검출된 밸리 값(valley value)을 기반으로 읽기를 수행하는 동작인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
또한, 이하에서, 읽기 전압 세트는 메모리 셀들의 프로그램 상태를 판별하기 위한 복수의 읽기 전압들을 포함하고, 메모리 컨트롤러(110)에 의해 조절될 수 있는 것으로 가정한다. 읽기 전압 세트를 기반으로 불휘발성 메모리 장치(120)로부터 읽은 데이터는 "로우 데이터(raw data)"로 칭하며, 로우 데이터는 ECC 엔진(111)에 의해 에러 검출 및 정정되기 전의 데이터인 것으로 가정한다.
상술된 구성들은 단순히 본 발명의 실시 예를 구체적이고 명확하게 설명하기 위한 구성들이며, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1 및 도 5를 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 호스트로부터 읽기 요청 및 어드레스를 수신한다.
S120 단계에서, 메모리 컨트롤러(110)는 수신된 기본 읽기 동작(default read operation)을 수행할 수 있다. S120 단계는 S121 단계 및 S122 단계를 포함한다.
S121 단계에서, 메모리 컨트롤러(110)는 수신된 읽기 요청에 응답하여 기본 읽기 전압 세트(default read voltage set)를 기반으로 수신된 어드레스와 대응되는 페이지(또는 워드라인과 연결된 메모리 셀들)를 읽을 수 있다.
S122 단계에서, 메모리 컨트롤러(110)는 기본 읽기 전압 세트를 기반으로 읽은 데이터(이하에서, 기본 로우 데이터(Default Raw Data)라 칭함.)에 UECC(uncorrectable error correction code) 에러가 포함되었는지 판별할 수 있다. 예를 들어, ECC 엔진(111)은 기본 로우 데이터의 오류를 검출 및 정정할 수 있다.
기본 로우 데이터의 오류가 모두 정정된 경우(즉, UECC 에러가 없는 경우), S160 단계에서, 메모리 컨트롤러(110)는 정정된 데이터를 호스트로 전송한다. 예시적으로, 메모리 컨트롤러(110)는 정정된 데이터를 디랜더마이징하여 호스트로 전송할 수 있다.
기본 로우 데이터의 오류가 정정되지 않는 경우(즉, UECC 에러가 있는 경우), 기본 로우 데이터 또는 기본 로우 데이터의 일부 페이지 데이터가 저장 회로(114)에 저장될 수 있다. 예시적으로, 메모리 컨트롤러(110)는 ECC 엔진(111)에 의한 에러 정정 동작 이전에 기본 로우 데이터를 저장 회로(114)에 저장할 수 있다.
S130 단계에서, 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)를 기반으로 저레벨 읽기 동작(low level read operation)을 수행할 수 있다. S130 단계는 S131 단계 내지 S135 단계의 동작들을 포함한다.
S131 단계에서, 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)를 기반으로 읽기 동작을 수행할 수 있다. 예를 들어, 제 1 읽기 관리부(112)는 복수의 읽기 전압 세트들의 정보를 포함하는 미리 정해진 테이블(PDT; PreDefined Table)을 포함할 수 있다. 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)의 PDT를 기반으로 읽기 전압 세트를 제 1 읽기 전압 세트로 설정할 수 있다. 이후, 메모리 컨트롤러(110)는 제 1 읽기 전압 세트를 기반으로 불휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다. 이하에서, 제 1 읽기 전압 세트를 기반으로 읽은 데이터는 "제 1 로우 데이터"라 칭한다.
S132 단계에서, 메모리 컨트롤러(110)는 제 1 로우 데이터에 UECC 에러가 존재하는지 판별할 수 있다. 예를 들어, ECC 엔진(111)은 제 1 로우 데이터의 에러를 검출 및 정정할 수 있다. 제 1 로우 데이터의 에러가 검출 및 정정된 경우(즉, UECC 에러가 없는 경우), 메모리 컨트롤러(110)는 S160 단계를 수행한다.
제 1 로우 데이터의 에러가 정정되지 않은 경우(즉, UECC 에러가 있는 경우), S133 단계에서, 메모리 컨트롤러(110)는 제 1 로우 데이터를 저장 회로(114)에 저장한다. 예시적으로, 메모리 컨트롤러는 ECC 엔진(111)에 의한 에러 정정 동작 이전에 제 1 로우 데이터를 저장 회로(114)에 저장할 수 있다.
S134 단계에서, 메모리 컨트롤러(110)는 저레벨 읽기 동작이 모두 수행되었는지(즉, 제 1 읽기 관리부(112)에 기반된 저레벨 읽기 동작이 미리 정해진 횟수만큼 수행되었는지 또는 제 1 읽기 관리부(112)의 PDT에 포함된 읽기 전압 세트들이 모두 사용되었는지) 판별할 수 있다.
저레벨 읽기 동작이 모두 수행되지 않은 경우(즉, 제 1 읽기 관리부(112)의 PDT에 포함된 읽기 전압 세트들 중 사용되지 않은 읽기 전압 세트가 존재하는 경우), S135 단계에서, 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)를 기반으로 다음 읽기 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 읽기 전압 세트를 제 2 읽기 전압 세트로 조절하고, 제 2 읽기 전압 세트를 기반으로 불휘발성 메모리 장치(120)로부터 데이터를 읽을 수 있다.
이 후, 메모리 컨트롤러(110)는 읽어진 로우 데이터의 에러가 검출 및 정정될 때까지 S132 단계 내지 S135 단계를 반복적으로 수행할 수 있다. 로우 데이터의 에러가 정정된 경우 메모리 컨트롤러(110)는 S160 단계를 수행한다.
또는, 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)에 기반된 읽기 동작이 모두 수행될 때까지(즉, 제 1 읽기 관리부(112)의 PDT에 포함된 읽기 전압 세트들이 모두 사용될 때까지) S132 단계 내지 S135 단계를 반복적으로 수행할 수 있다.
예시적으로, S130 단계의 동작은 도 9 및 도 10을 참조하여 더욱 상세하게 설명된다.
제 1 읽기 관리부(112)에 기반된 읽기 동작이 모두 수행된 경우(즉, 제 1 읽기 관리부(112)의 PDT에 포함된 읽기 전압 세트들이 모두 사용된 경우), S140 단계에서, 메모리 컨트롤러(110)는 저장 회로(114)에 저장된 로우 데이터를 기반으로 시작 전압 세트를 선택할 수 있다.
예를 들어, S120 단계 및 S130 단계를 통해서 기본 로우 데이터 및 복수의 로우 데이터가 저장 회로(114)에 저장될 것이다. 복수의 로우 데이터 각각은 서로 다른 읽기 전압 세트를 기반으로 읽어진 데이터이다. 메모리 컨트롤러(110)는 기본 로우 데이터 및 복수의 로우 데이터 중 에러 비트가 가장 작은 로우 데이터를 결정하고, 결정된 로우 데이터와 대응되는 읽기 전압 세트를 시작 전압 세트(starting voltage set)로 선택할 수 있다. 예시적으로, S140 단계의 동작은 도 11을 참조하여 더욱 상세하게 설명된다.
S150 단계에서, 메모리 컨트롤러(110)는 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행할 수 있다. 예를 들어, 제 2 읽기 관리부(113)는 밸리 서치(valley search) 동작을 수행하기 위한 정보들 또는 프로그램 코드를 포함할 수 있다. 즉, 메모리 컨트롤러(110)는 선택된 시작 전압 세트를 기반으로 선택된 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포의 밸리 값을 검출할 수 있다. 메모리 컨트롤러(110)는 검출된 밸리 값을 기반으로 읽기 동작을 수행하여 불휘발성 메모리 장치(120)로부터 로우 데이터를 독출할 수 있다. 메모리 컨트롤러(110)는 독출된 로우 데이터의 에러를 검출 및 정정할 수 있다. 예시적으로, S150 단계의 동작은 도 12 및 도 13을 참조하여 더욱 상세하게 설명된다.
독출된 로우 데이터의 에러가 정정된 경우, 메모리 컨트롤러(110)는 S160 단계를 수행한다. 독출된 로우 데이터의 에러가 정정되지 않는 경우(즉, 로우 데이터에 UECC 에러가 포함된 경우), 메모리 컨트롤러(110)는 리드 페일 신호(read failure signal)를 호스트로 전송할 수 있다. 비록 도면에 도시되지는 않았으나, 독출된 로우 데이터의 에러가 정정되지 않는 경우, 메모리 컨트롤러(110)는 제?2 읽기 관리부(113)를 기반으로 하는 읽기 동작보다 높은 신뢰성을 갖는 읽기 동작을 더 수행할 수 있다.
도 6 내지 도 8은 도 5의 S120 단계를 설명하기 위한 산포도들이다. 도 9 및 도 10은 도 5의 S130 단계를 설명하기 위한 도면들이다. 간결한 설명을 위하여 불휘발성 메모리 장치(120)에 포함된 메모리 셀들은 3-비트를 저장하는 삼중 레벨 셀(TLC, Triple Level Cell)이며, 메모리 셀들의 프로그램 상태를 판별하기 위한 읽기 전압 세트는 7개의 읽기 전압들을 포함하는 것으로 가정한다. 또한, 제 1 읽기 관리부(112)는 미리 정해진 테이블(PDT; PreDfined Table)을 포함하고, PDT를 기반으로 읽기 전압 세트를 조절하는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1, 도 5, 및 도 6을 참조하면, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있다. 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 기본 읽기 전압 세트(Vrd1~Vrd7)를 기반으로 메모리 셀들의 프로그램 상태를 판별하여 기본 로우 데이터(DATA0)를 출력할 수 있다.
예시적으로, 기본 읽기 전압 세트(Vrd1~Vrd7)의 전압 레벨들은 메모리 셀들의 특성을 고려하여 미리 정해진 전압 레벨들일 수 있다. 예를 들어, 기본 읽기 전압 세트(Vrd1~Vrd7)의 전압 레벨들은 메모리 셀들이 프로그램된 직후의 문턱 전압 산포를 고려하여 결정된 레벨들일 수 있다. 또는, 기본 읽기 전압 세트(Vrd1~Vrd7)의 전압 레벨들은 메모리 셀들이 프로그램된 이후 소정의 시간이 경과한 후(즉, 메모리 셀들이 안정화된 후)의 문턱 전압 산포를 고려하여 결정된 전압 레벨들일 수 있다.
다음으로, 도 7 및 도 8을 참조하면, 메모리 셀들의 물리적 특성 또는 외부 요인으로 인하여 메모리 셀들이 프로그램된 이후 시간이 경과함에 따라 메모리 셀들의 문턱 전압 산포가 도 7에 도시된 바와 같이 변화할 수 있다. 특히, 전하 트랩 플래시(CTF; charge trap flash) 메모리 셀은 프로그램 시간이 경과함에 따라 메모리 셀들의 문턱 전압 산포가 낮아지는 IVS(initial verify shift) 현상이 발생한다. 기본 읽기 전압 세트(Vrd1~Vrd7)를 기반으로 읽기 동작을 수행할 경우, 독출된 기본 로우 데이터는 오류를 포함할 것이다.
메모리 컨트롤러(110)는 독출된 기본 로우 데이터의 오류를 정정 및 검출할 수 있다. 기본 로우 데이터(DATA0)의 오류가 정정된 경우 메모리 컨트롤러(110)는 정정된 데이터(DATA0')를 호스트로 전송할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 정정된 데이터(DATA0')를 디랜더마이징하여 호스트로 전송할 수 있다.
기본 로우 데이터(DATA0)의 오류가 정정되지 않은 경우(즉, ECC 엔진(111)의 오류 정정 능력을 초과하는 경우 또는 UECC 오류가 포함된 경우), 메모리 컨트롤러(110)는 기본 로우 데이터(DATA0)를 저장 회로(114)에 저장하고, 제 1 읽기 관리부(112)를 기반으로 읽기 동작을 재수행할 수 있다.
다음으로, 도 1, 도 5, 도 9, 및 도 10을 참조하면, 제 1 읽기 관리부(112)는 미리 정해진 테이블(PDT; PreDefined Table)을 포함할 수 있다. PDT는 복수의 읽기 전압 세트들(SET1~SETn)을 포함한다. 복수의 읽기 전압 세트들(SET1~SETn)은 각각 메모리 셀들의 프로그램 상태를 판별하기 위하여 미리 정해진 전압 레벨들(Vrd11~Vrd17, Vrd21~Vrd27, Vrd31~Vrd37,… Vrdn1~Vrdn7)을 포함할 수 있다.
예를 들어, 읽기 전압들(Vrd11~Vrdn1)은 소거 상태(E) 및 제 1 프로그램 상태(P1)를 판별하기 위한 레벨들일 수 있다. 읽기 레벨들(Vrd12~Vrdn2)은 제 2 프로그램 상태(P2)를 판별하기 위한 레벨들일 수 있다. 읽기 레벨들(Vrd13~Vrdn3)은 제 3 프로그램 상태(P3)를 판별하기 위한 레벨들일 수 있다. 읽기 레벨들(Vrd14~Vrdn4)은 제 4 프로그램 상태(P4)를 판별하기 위한 레벨들일 수 있다. 읽기 레벨들(Vrd15~Vrdn5)은 제 5 프로그램 상태(P5)를 판별하기 위한 레벨들일 수 있다. 읽기 레벨들(Vrd16~Vrdn6)은 제 6 프로그램 상태(P6)를 판별하기 위한 레벨들일 수 있다. 읽기 레벨들(Vrd17~Vrdn7)은 제 7 프로그램 상태(P7)를 판별하기 위한 레벨들일 수 있다.
도면의 간결성을 위하여, 복수의 읽기 전압들 각각이 서로 구분되도록 도 9에 되어있으나, 복수의 읽기 전압 세트들에 따라 읽기 레벨들은 가변적으로 조절될 수 있다. 즉, 읽기 레벨(Vrd17)이 읽기 레벨(Vrdn6)보다 낮을 수 있으며, 본 발명의 범위가 도 9에 한정되는 것은 아니다.
도 5를 참조하여 설명된 바와 같이, 기본 로우 데이터(DATA0)의 오류가 정정되지 않은 경우(즉, ECC 엔진(111)의 오류 정정 능력을 초과하는 경우 또는 UECC 오류가 포함된 경우), 메모리 컨트롤러(110)는 제 1 읽기 관리부(112)를 기반으로 읽기 전압 세트를 조절할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 PDT를 기반으로 읽기 전압 세트를 제 1 읽기 전압 세트(SET1)로 설정할 수 있다. 이 후, 메모리 컨트롤러(110)는 도 5의 S131 단계 내지 S134 단계를 수행할 수 있다.
예를 들어, 메모리 컨트롤러(110)는 도 10의 제 1 섹션(first section)에 도시된 바와 같이 제 1 읽기 전압 세트(SET1)를 기반으로 제 1 로우 데이터(DATA1)를 읽을 수 있다. ECC 엔진(111)은 읽은 제 1 로우 데이터(DATA1)의 에러를 검출 및 정정할 수 있다. 읽은 제 1 로우 데이터(DATA1)의 에러가 정정된 경우, 메모리 컨트롤러(110)는 정정된 데이터(DATA1')를 호스트로 전송한다.
읽은 제 1 로우 데이터(DATA1)의 에러가 정정되지 않은 경우, 메모리 컨트롤러(110)는 제 1 로우 데이터(DATA1)를 저장 회로(114)에 저장하고, 읽기 전압 세트를 제 2 읽기 전압 세트(SET2)로 설정할 수 있다. 메모리 컨트롤러(110)는 설정된 제 2 세트(SET)를 기반으로 제 2 로우 데이터(DATA2)를 읽을 수 있다. 이 후, 메모리 컨트롤러(110)는 S132 단계 내지 S134 단계의 동작을 다시 수행한다. 예를 들어, 메모리 컨트롤러(110)는 도 10의 제 2 섹션(second section)에 도시된 바와 같이 제 2 읽기 전압 세트(SET2)를 기반으로 제 2 로우 데이터(DATA2)를 생성하고, ECC 엔진(111)은 제 2 로우 데이터(DATA2)의 에러를 검출 및 정정할 수 있다. 제 2 로우 데이터(DATA1)의 에러가 정정된 경우, 메모리 컨트롤러(110)는 정정된 데이터(DATA2')를 호스트로 전송한다. 제 2 로우 데이터(DATA2)의 에러가 정정되지 않은 경우, 제 2 로우 데이터(DATA2)는 저장 회로(114)에 저장된다.
예시적으로, 불휘발성 메모리 장치(120)로부터 로우 데이터의 에러가 정정될 때까지 메모리 컨트롤러(110)는 읽기 전압 세트를 조절하여 상술된 동작을 반복 수행할 것이다.
예시적으로, 제 1 읽기 관리부(112)의 PDT는 제 1 내지 제 n 읽기 전압 세트들(SET1~SETn)을 포함할 수 있다. 메모리 컨트롤러(110)는 로우 데이터의 에러가 정정되지 않을 경우, 도 10의 제 3 섹션(third section)에 도시된 바와 같이, 제 1 내지 제 n 읽기 전압 세트들(SET1~SETn)을 기반으로 읽기 동작을 n회 수행할 것이다.
도 11은 도 5의 S140 단계를 설명하기 위한 도면들이다. 도 10 및 도 11을 참조하면, 제 1 읽기 관리부(112)에 기반된 읽기 동작이 n회 수행된 이후에도 데이터의 에러가 정정되지 않은 경우, 도 11에 도시된 바와 같이 기본 로우 데이터(DATA0) 및 제 1 내지 제 n 로우 데이터(DATA1~DATAn)는 저장 회로(114)에 저장될 것이다.
앞서 설명된 바와 같이, 기본 로우 데이터(DATA0) 및 제 1 내지 제 n 로우 데이터(DATA1~DATAn) 각각은 서로 다른 읽기 전압 세트들을 기반으로 하나의 워드 라인에 연결된 메모리 셀들을 읽은 데이터이다. 즉, 기본 로우 데이터(DATA0) 및 제 1 내지 제 n 로우 데이터(DATA1~DATAn) 각각은 서로 다른 읽기 전압 세트들과 대응될 것이다. 예를 들어, 기본 로우 데이터(DATA0)는 기본 읽기 전압 세트(Vrd1~Vrd7)를 기반으로 읽어진 데이터이고, 제 1 내지 제 n 로우 데이터는 각각 읽기 전압 세트들(Vrd11~Vrd17, Vrd21~Vrd27, Vrd31~Vrd37,… Vrdn1~Vrdn7)을 기반으로 읽어진 데이터이다.
도 2를 참조하여 설명된 바와 같이, 메모리 컨트롤러(110)는 랜더마이져(117)를 포함한다. 랜더마이져(117)는 불휘발성 메모리 장치(120)에 저장될 데이터를 랜더마이징한다. 즉, 불휘발성 메모리 장치(120)에 저장된 데이터는 랜더마이징된 데이터이며, 랜더마이징된 데이터가 저장된 메모리 셀들의 프로그램 상태들은 서로 동일한 개수를 가질 것이다. 다시 말해서, 저장 회로(114)에 저장된 디폴트 로우 데이터(DATA0) 및 제 1 내지 제 n 로우 데이터(DATA1~DATAn) 중 각 프로그램 상태들에 대응하는 데이터 비트들의 개수 차이가 가장 작은 로우 데이터가 에러 비트율이 가장 낮은 로우 데이터일 것이다.
예를 들어, 메모리 셀들 각각은 3-비트를 저장하는 TLC이고, 하나의 워드라인에 연결된 메모리 셀들의 개수는 800개라고 가정하자. 하나의 워드라인들에 연결된 메모리 셀들에 랜더마이징된 데이터가 저장된 경우, 소거 상태를 갖는 메모리 셀들, 제 1 내지 제 7 프로그램 상태들을 갖는 메모리 셀들은 각각 100개씩일 것이다.
이 경우, 이상적인 읽기 전압 세트로 하나의 워드 라인에 연결된 메모리 셀들을 읽을 경우, 상술된 바와 같이 읽어진 메모리 셀들의 프로그램 상태들은 각각 100개씩일 것이다. 그러나, 이상적인 읽기 전압 세트가 아닌 다른 읽기 전압 세트로 메모리 셀들을 읽을 경우, 읽어진 메모리 셀들의 프로그램 상태들은 각각 100개가 아닐 것이다. 즉, 각 프로그램 상태들을 갖는 메모리 셀들의 개수 차이만큼 에러 비트로 발생할 것이다. 즉, 상술된 바와 같이 각 프로그램 상태들을 갖는 메모리 셀들의 개수 차이가 가장 작은 읽기 전압 세트가 에러 비트율(error bit ratio)이 가장 작은 것으로 판별될 수 있다. 예시적으로, 간결한 설명을 위하여, 상술된 실시 예에서 이상적인(ideal) 랜더마이징된 데이터(randomized data)가 설명되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 실제 랜더마이징된 데이터가 저장된 메모리 셀들은 각각 실질적으로 100개에 근접한 값일 수 있다.
메모리 컨트롤러(110)는 저장 회로(114)에 저장된 기본 로우 데이터(DATA0) 및 제 1 내지 제 n 로우 데이터(DATA1~DATAn) 중 각 프로그램 상태들에 대응하는 데이터 비트들의 개수 차이가 가장 작은 로우 데이터와 대응하는 읽기 전압 세트를 시작 전압 세트로 선택할 수 있다. 이는 에러 비트율이 가장 낮은 읽기 전압 세트를 시작 전압 세트로 선택하는 것을 의미한다.
예시적으로, 저장 회로(114)에 저장된 기본 로우 데이터(DATA0) 및 제 1 내지 제 n 로우 데이터(DATA1~DATAn)에 포함된 페이지 데이터 중 특정 페이지 데이터를 기반으로 시작 전압 세트를 선택할 수 있다. 예를 들어, 메모리 셀들이 삼중 레벨 셀(TLC)인 경우, 디폴트 로우 데이터(DATA0) 및 제 1 내지 제 n 로우 데이터(DATA1~DATAn) 각각은 최하위 비트(LSB) 페이지 데이터, 중간 비트(CSB) 페이지 데이터, 및 최상위 비트(MSB) 페이지 데이터를 포함할 수 있다.
메모리 컨트롤러(110)는 저장 회로(114)에 로우 데이터를 저장할 때, 특정 페이지 데이터(예를 들어, MSB 페이지 데이터)만 저장 회로(114)에 저장할 수 있다. 앞서 설명된 바와 마찬가지로, 불휘발성 메모리 장치(120)에 저장된 데이터는 랜더마이징된 데이터이므로, 로우 데이터의 MSB 페이지 데이터의 "0" 과 "1"의 개수 차이가 가장 작은 데이터가 에러 비트율이 가장 낮은 로우 데이터일 수 있다. 메모리 컨트롤러(110)는 에러 비트율이 가장 낮은 로우 데이터(또는, 데이터의 "0"과 "1"의 개수 차이가 가장 작은 로우 데이터)와 대응되는 읽기 전압 세트를 시작 전압 세트로 결정할 수 있다.
도 12 및 도 13은 도 5의 S150 단계를 설명하기 위한 도면이다. 예시적으로, 도 12 및 도 13을 참조하여 밸리 서치 동작이 설명된다. 또한, 간결한 설명을 위하여 제 5 및 제 6 프로그램 상태들(P5, P6) 간의 밸리 값을 탐색하는 동작이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
제 1 읽기 관리부(112)에 기반된 읽기 동작에서 에러가 정정되지 않은 경우, 메모리 컨트롤러(110)는 선택된 시작 전압 세트 및 제 2 읽기 관리부(113)를 기반으로 읽기 동작을 수행할 수 있다.
예시적으로, 제 2 읽기 관리부(113)는 밸리 서치 동작을 수행하기 위한 정보들 또는 프로그램 코드를 포함할 수 있다. 메모리 컨트롤러(110)는 선택된 시작 전압 세트를 기반으로 밸리 서치 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 도 11을 참조하여 설명된 바와 같이 시작 전압 세트를 선택할 수 있다. 도면에 도시되지는 않았으나, 시작 전압 세트는 제 1 내지 제 7 시작 전압들(Vs1~Vs7)을 포함할 것이다. 제 1 내지 제 7 시작 전압들(Vs1~Vs7) 각각은 메모리 셀들의 문턱 전압 산포들 사이의 밸리 값을 탐색하는 동작에서 시작 전압으로 사용될 것이다. 예를 들어, 도 12에 도시된 바와 같이 제 5 시작 전압(Vs5)은 제 5 및 제 6 프로그램 상태들(P5, P6) 사이의 밸리 값을 검색하기 위한 시작 전압으로 사용된다.
메모리 컨트롤러(110)는 제 5 및 제 6 프로그램 상태들(P5, P6) 사이의 밸리 값을 검색하기 위하여 제 5 시작 전압(Vs5)으로 읽기 동작을 수행할 수 있다. 이 후, 제 5 시작 전압(Vs5)보다 소정의 레벨만큼 낮은 전압(Vs5')으로 읽기 동작을 수행하고, 이 후, 제 5 시작 전압(Vs5)보다 소정의 레벨 만큼 높은 전압(Vs5")으로 읽기 동작을 수행할 수 있다.
메모리 컨트롤러(110)는 제 5 시작 전압(Vs5)으로 읽은 데이터, 전압(Vs5')으로 읽은 데이터, 및 전압(Vs5")로 읽은 데이터를 기반으로 밸리 값(Vv5)를 탐색할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제 5 시작 전압(Vs5)으로 읽은 데이터 및 전압(Vs5')으로 읽은 데이터를 기반으로 문턱 전압이 제 5 시작 전압(Vs5) 및 전압(Vs5') 사이에 포함된 메모리 셀들(MCa)의 개수를 검출할 수 있다. 제 5 시작 전압(Vs5)으로 읽은 데이터 및 전압(Vs5")으로 읽은 데이터를 기반으로 문턱 전압이 제 5 시작 전압(Vs5) 및 전압(Vs5") 사이에 포함된 메모리 셀들(MCb)의 개수를 검출할 수 있다. 메모리 컨트롤러(110)는 검출된 메모리 셀들(MCa, MCb)의 개수들을 기반으로 밸리 값(Vv5)을 검출할 수 있다.
메모리 컨트롤러(110)는 상술된 동작과 유사한 방법을 기반으로, 다른 밸리 값들을 검출하고, 검출된 밸리 값들을 기반으로 읽기 동작을 수행할 수 있다.
도 13은 도 12와 다른 밸리 서치 방법을 설명하기 위한 도면이다. 도 13을 참조하면, 메모리 컨트롤러(110)는 제 5 시작 전압(Vs5)으로 읽기 동작을 수행할 수 있다. 이 후, 메모리 컨트롤러(110)는 제 5 시작 전압(Vs5)보다 소정의 레벨만큼 낮은 전압(V51)을 기반으로 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 제 5 시작 전압(Vs5)으로 읽은 데이터 및 전압(V51)으로 읽은 데이터를 기반으로 문턱 전압이 제 5 시작 전압(Vs5) 및 전압(V51) 사이에 포함되는 메모리 셀들의 개수를 검출할 수 있다.
이 후, 메모리 컨트롤러(110)는 읽기 전압을 전압들(V52, V53, V54)로 순차적으로 변화시키면서 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 읽어진 데이터들을 기반으로 전압들(V51, V52, V53, V54) 사이의 문턱전압을 갖는 메모리 셀들의 개수를 검출할 수 있다. 메모리 컨트롤러(110)는 검출된 메모리 셀들의 개수의 변화량을 기반으로 밸리 값(Vv5)을 검출할 수 있다.
도 12 및 도 13을 참조하여 설명된 동작 방법은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 컨트롤러(110)는 도 12 및 도 13을 참조하여 설명된 동작 방법과 다른 방식을 기반으로 밸리 서치 동작을 수행할 수 있다. 또한, 메모리 컨트롤러(110)는 밸리 서치 동작 이외의 다른 동작 방법(예를 들어, 피크 값 검출, 문턱 전압 산포의 하한 값 검출 등)을 기반으로 최적의 읽기 레벨을 선정하여 읽기 동작을 수행할 수 있다.
도 14는 도 5의 S130 단계의 다른 실시 예를 설명하기 위한 도면이다. 도 1, 도 5, 및 도 14를 참조하면, 제 1 읽기 관리부(112)는 프로그램 타임 스탬프 테이블(PTS; Program Time Stamp Table)을 포함할 수 있다. 프로그램 타임 스탬프 테이블(PTS)은 물리적 페이지 넘버(PPN) 및 프로그램 시간(PT)을 포함한다. 즉, 프로그램 타임 스탬프 테이블(PTS)은 불휘발성 메모리 장치에 포함된 복수의 페이지들 각각의 프로그램 시간에 대한 정보를 포함한다.
메모리 컨트롤러(110)는 타이머(미도시) 및 프로그램 타임 스탬프 테이블(PTS)을 기반으로 복수의 페이지들의 프로그램 경과 시간을 검출할 수 있다. 메모리 컨트롤러(110)는 검출된 프로그램 경과 시간을 기반으로 읽기 전압 세트를 조절하여 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)의 메모리 셀들은 프로그램 시간이 경과함에 따라 문턱 전압이 낮아지는 물리적 특성을 갖는다. 이를 기반으로, 메모리 컨트롤러(110)는 선택된 페이지의 프로그램 경과 시간이 증가할수록 읽기 레벨들을 낮출 것이다.
메모리 컨트롤러(110)는 조절된 읽기 전압 세트를 기반으로 읽은 로우 데이터의 오류를 검출 및 정정할 수 있다. 로우 데이터의 에러가 정정되지 않은 경우, 메모리 컨트롤러(110)는 도 5의 S140 단계를 수행할 수 있다.
도면의 간결성 및 간결한 설명을 위하여, 도 5의 S130 단계의 동작의 실시 예들이 구분되어 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 컨트롤러(110)는 프로그램 타임 스탬프 테이블(PTS)을 기반으로 읽기 동작을 수행한 후, 에러가 정정되지 않을 경우, 미리 정해진 테이블(PDT)을 기반으로 읽기 동작을 수행할 수 있다.
상술된 실시 예들에서, 제 1 읽기 관리부(112)를 기반으로 수행되는 읽기 동작은 미리 정해진 테이블(PDT) 또는 프로그램 타임 스탬프 테이블(PTS)을 기반으로 수행되는 동작일 수 있고, 제 2 읽기 관리부(113)를 기반으로 수행되는 읽기 동작은 밸리 서치 동작일 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제 2 읽기 관리부(113)를 기반으로 수행되는 읽기 동작은 제 1 읽기 관리부(112)를 기반으로 수행되는 읽기 동작보다 높은 신뢰성 또는 높은 에러 정정율을 가질 수 있다. 또는 상술된 바와 같이 제 1 읽기 관리부(112)를 기반으로 수행되는 읽기 동작은 1회 읽기 동작 후 에러 정정을 수행하지만, 제 2 읽기 관리부(113)를 기반으로 수행되는 읽기 동작은 적어도 2회 이상 읽기 동작 후 에러 정정 동작을 수행한다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 1 및 도 15를 참조하면, S210 단계 내지 S240 단계는 도 5의 S110 단계 내지 S140 단계와 동일하므로 이에 대한 상세한 설명은 생략된다.
S250 단계에서, 메모리 컨트롤러(110)는 선택된 시작 전압 세트를 기반으로 소프트 디코딩(soft decoding) 동작을 수행할 수 있다. S250 단계는 S251 단계 및 S252 단계를 포함한다. 예시적으로, 소프트 디코딩은 하나의 워드라인에 연결된 메모리 셀들을 복수회 읽고, 읽은 결과들을 기반으로 연판정(soft decision)을 수행하여 연판정된 결과를 기반으로 로우 데이터를 출력하는 동작을 가리킨다.
S251 단계에서, 메모리 컨트롤러(110)는 선택된 시작 전압 세트를 기반으로 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 선택된 시작 전압 세트와 다른 읽기 전압 세트들을 기반으로 적어도 2회 이상의 읽기 동작을 더 수행할 수 있다. 메모리 컨트롤러(110)는 읽어진 데이터를 소프트 디코딩하여 소프트 디코딩된 로우 데이터를 생성할 수 있다.
S252 단계에서, 메모리 컨트롤러(110)는 소프트 디코딩된 로우 데이터의 에러를 정정 및 검출할 수 있다. 소프트 디코딩된 로우 데이터의 에러가 정정된 경우 메모리 컨트롤러(110)는 S270 단계의 동작을 수행한다. 소프트 디코딩된 로우 데이터의 에러가 정정되지 않은 경우 메모리 컨트롤러(110)는 S260 단계의 동작을 수행한다.
S260 단계 내지 S280 단계의 동작들은 도 5의 S150 단계 내지 S170 단계의 동작들과 동일하므로, 이에 대한 상세한 설명은 생략된다.
도 15를 참조하여 설명된 실시 예에 따르면, 메모리 컨트롤러(110)는 제 2 읽기 관리부(113)에 기반된 읽기 동작을 수행하기 전에 선택된 시작 전압 세트를 기반으로 소프트 디코딩 동작을 더 수행할 수 있다. 따라서, 소프트 디코딩 동작의 신뢰성이 더욱 향상될 수 있다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 16을 참조하면, 메모리 카드 시스템(1000)은 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
예시적으로, 컨트롤러(1100)는 도 1 내지 도 22를 참조하여 설명된 메모리 컨트롤러일 수 있다. 불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 15를 참조하여 설명된 메모리 컨트롤러일 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, 저장 회로 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 18을 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.
애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(3100) 및 메모리 모듈(3200) 각각은 POP(Package on Package)를 기반으로 실장될 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(3300)은 애플리케이션 프로세서(3100)에 포함될 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
예시적으로, 스토리지 모듈(3400)은 도 1 내지 도 15를 참조하여 설명된 메모리 컨트롤러(110)를 포함할 수 있다.
사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 읽기 동작시, 메모리 컨트롤러는 기본 읽기 전압 세트를 기반으로 읽기 동작을 수행한다. 이 때, UECC 에러가 발생한 경우, 메모리 컨트롤러는 저레벨 읽기 동작들을 수행할 수 있다. 저레벨 읽기 동작들에 의한 데이터에서 UECC 에러가 발생한 경우, 메모리 컨트롤러는 저레벨 읽기 동작들에 의해 읽어진 데이터를 기반으로 시작 전압 세트를 선택하고, 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행할 수 있다. 저레벨 읽기 동작은 고레벨 읽기 동작과 비교하여 적은 읽기 횟수를 갖고, 낮은 신뢰성 및 낮은 에러 정정률을 가질 수 있다. 상술된 바와 같이, 이전의 읽기 동작에 의한 데이터를 기반으로 시작 전압 세트를 선택함으로써 제 2 읽기 동작의 신뢰성이 증가하고, 오버헤드가 감소될 수 있다. 따라서, 향상된 신뢰성 및 성능을 갖는 메모리 컨트롤러가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
111 : ECC 엔진
112 : 제 1 읽기 관리부
113 : 제 2 읽기 관리부
114 : 저장 회로
120 : 불휘발성 메모리 장치

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    기본 전압 세트를 기반으로 기본 읽기 동작을 수행하여 기본 로우 데이터를 생성하는 단계;
    상기 기본 로우 데이터의 에러가 정정되지 않는 경우, 상기 기본 전압 세트와 다른 복수의 읽기 전압 세트들 각각을 기반으로 저레벨 읽기 동작을 복수회 수행하여 복수의 로우 데이터 각각을 생성하는 단계;
    상기 기본 로우 데이터 및 상기 복수의 로우 데이터의 에러가 정정되지 않는 경우, 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계; 및
    상기 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행하여 고레벨 로우 데이터를 생성하는 단계를 포함하고,
    상기 고레벨 읽기 동작에 의한 에러 정정율은 상기 저레벨 읽기 동작에 의한 에러 정정율보다 높고, 상기 고레벨 읽기 동작의 속도는 상기 저레벨 읽기 동작의 속도보다 느린 동작 방법.
  2. 제 1 항에 있어서,
    상기 기본 로우 데이터의 에러가 정정된 경우 에러가 정정된 데이터를 외부 장치로 전송하는 단계를 더 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 복수의 로우 데이터 중 어느 하나의 에러가 정정된 경우 에러가 정정된 데이터를 외부 장치로 전송하는 단계를 더 포함하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행하여 로우 데이터를 생성하는 단계는,
    상기 선택된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들의 문턱 전압 산포의 밸리(valley) 값을 검출하는 단계; 및
    상기 검출된 밸리 값을 기반으로 읽기 동작을 수행하여 상기 로우 데이터를 생성하는 단계를 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 선택된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들의 문턱 전압 산포의 밸리 값을 검출하는 단계는,
    상기 선택된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들에 대한 읽기 동작을 수행하는 단계;
    상기 선택된 시작 전압 세트와 다른 적어도 하나의 읽기 전압 세트를 기반으로 적어도 1회 이상의 읽기 동작을 수행하는 단계;
    상기 읽기 동작들의 결과를 기반으로 상기 밸리 값을 검출하는 단계를 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 복수의 읽기 전압 세트들 각각을 기반으로 저레벨 읽기 동작을 복수회 수행하여 상기 복수의 로우 데이터 각각을 생성하는 단계는,
    상기 복수의 로우 데이터의 에러가 정정되지 않는 경우 상기 복수의 로우 데이터를 저장 회로에 저장하는 단계를 포함하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 기본 로우 데이터 및 상기 복수의 로우 데이터의 에러가 정정되지 않는 경우, 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계는,
    상기 복수의 로우 데이터 중 데이터 1 및 데이터 0의 개수 차이가 가장 작은 로우 데이터와 대응되는 읽기 전압 세트를 시작 전압 세트로 선택하는 단계를 포함하는 동작 방법.
  8. 제 1 항에 있어서,
    상기 기본 로우 데이터 및 상기 복수의 로우 데이터 각각은 복수의 페이지 데이터를 포함하고,
    상기 복수의 로우 데이터의 에러가 정정되지 않는 경우, 상기 복수의 로우 데이터를 기반으로 시작 전압 세트를 선택하는 단계는,
    상기 복수의 로우 데이터 각각의 복수의 페이지 데이터 중 각각의 특정 페이지 데이터를 비교하여 상기 특정 페이지 데이터의 데이터 0 및 데이터 1의 개수 차이가 가장 작은 로우 데이터와 대응되는 읽기 전압 세트를 시작 전압 세트로 선택하는 단계를 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 선택된 시작 전압 세트를 기반으로 고레벨 읽기 동작을 수행하여 로우 데이터를 생성하는 단계는,
    상기 선택된 시작 전압 세트를 기반으로 읽기 동작을 수행하여 데이터를 생성하는 단계;
    상기 선택된 시작 전압 세트와 다른 읽기 전압 세트들을 기반으로 적어도 2회 이상 읽기 동작을 수행하여 복수의 소프트 디코딩 데이터를 생성하는 단계; 및
    상기 데이터 및 상기 복수의 소프트 디코딩 데이터를 소프트 디코딩하여 소프트 디코딩 로우 데이터를 생성하는 단계를 포함하는 동작 방법.
  10. 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치로부터 데이터를 읽는 방법에 있어서,
    기본 읽기 전압 세트를 기반으로 상기 복수의 메모리 셀들에 대한 기본 읽기 동작을 수행하여 기본 로우 데이터를 생성하는 단계;
    상기 기본 로우 데이터의 에러를 정정하는 단계;
    상기 기본 로우 데이터의 에러가 정정되지 않는 경우, 미리 정해진 제 1 내지 제 n 읽기 전압 세트들 각각을 기반으로 제 1 내지 제 n 저레벨 읽기 동작을 수행하여 제 1 내지 제 n 로우 데이터를 생성하되, 상기 제 1 내지 제 n 로우 데이터 각각이 생성될 때마다 생성된 로우 데이터의 에러를 정정하는 단계;
    상기 제 1 내지 제 n 로우 데이터의 에러가 정정되지 않는 경우, 상기 제 1 내지 제 n 로우 데이터를 기반으로 상기 기본 읽기 전압 세트 및 상기 제 1 내지 제 n 읽기 전압 세트들 중 어느 하나를 시작 전압 세트를 결정하는 단계;
    상기 결정된 시작 전압 세트를 기반으로 상기 복수의 메모리 셀들에 대하여 적어도 2회 이상 읽기 동작을 수행하는 고레벨 읽기 동작을 수행하여 로우 데이터를 생성하는 단계를 포함하는 읽기 방법.

KR1020140098247A 2014-07-31 2014-07-31 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템 KR102190241B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140098247A KR102190241B1 (ko) 2014-07-31 2014-07-31 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
US14/713,568 US9766973B2 (en) 2014-07-31 2015-05-15 Operating method of memory controller and nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140098247A KR102190241B1 (ko) 2014-07-31 2014-07-31 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20160017167A KR20160017167A (ko) 2016-02-16
KR102190241B1 true KR102190241B1 (ko) 2020-12-14

Family

ID=55180147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140098247A KR102190241B1 (ko) 2014-07-31 2014-07-31 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템

Country Status (2)

Country Link
US (1) US9766973B2 (ko)
KR (1) KR102190241B1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431121B2 (en) * 2014-10-24 2016-08-30 Micron Technology, Inc. Read voltage adjustment
KR102385908B1 (ko) * 2015-08-11 2022-04-13 삼성전자주식회사 스토리지 장치로부터 데이터를 검색하는 방법
KR102549605B1 (ko) * 2016-03-04 2023-06-30 삼성전자주식회사 Raid 스토리지 장치의 리커버리 방법
KR102589259B1 (ko) * 2016-06-20 2023-10-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10740176B2 (en) * 2016-09-19 2020-08-11 Cnex Labs, Inc. Computing system with shift adjustable coding mechanism and method of operation thereof
KR102643916B1 (ko) 2016-10-18 2024-03-08 삼성전자주식회사 스토리지 장치, 메모리 시스템, 및 그것의 읽기 전압 결정 방법
US10283212B2 (en) * 2016-11-29 2019-05-07 International Business Machines Corporation Built-in self-test for embedded spin-transfer torque magnetic random access memory
US10678633B2 (en) * 2017-11-30 2020-06-09 SK Hynix Inc. Memory system and operating method thereof
KR20180122087A (ko) * 2017-05-02 2018-11-12 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102347184B1 (ko) * 2017-05-23 2022-01-04 삼성전자주식회사 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10083754B1 (en) * 2017-06-05 2018-09-25 Western Digital Technologies, Inc. Dynamic selection of soft decoding information
US10062441B1 (en) * 2017-08-31 2018-08-28 Micron Technology, Inc. Determining data states of memory cells
KR102402667B1 (ko) 2018-01-10 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US11295818B2 (en) 2018-02-09 2022-04-05 Samsung Electronics Co., Ltd. Non-volatile memory device, operating method thereof, and storage device having the same
KR102419895B1 (ko) * 2018-02-09 2022-07-12 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
US11099781B2 (en) * 2018-07-19 2021-08-24 Silicon Motion, Inc. Flash memory controller, flash memory module and associated electronic device
JP2020149123A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 メモリシステム、及びメモリシステムの制御方法
US11543970B2 (en) * 2020-01-15 2023-01-03 Micron Technology, Inc. Managing dynamic temperature throttling thresholds in a memory subsystem
JP2022121105A (ja) * 2021-02-08 2022-08-19 株式会社メガチップス 不揮発性半導体記憶装置及び読み出し電圧補正方法
US11561857B2 (en) * 2021-05-11 2023-01-24 Robert Bosch Gmbh Method for the secured storing of a data element to be stored by a computer program in an external memory
US11462279B1 (en) * 2021-05-13 2022-10-04 Western Digital Technologies, Inc. Modified distribution of memory device states

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100302850A1 (en) 2009-05-26 2010-12-02 Samsung Electronics Co., Ltd. Storage device and method for reading the same
US20120239976A1 (en) 2010-07-09 2012-09-20 Stec, Inc. Apparatus and method for determining a read level of a flash memory after an inactive period of time
US20130077400A1 (en) 2011-09-22 2013-03-28 Kabushiki Kaisha Toshiba Memory device and control method of memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103089A (ja) * 2002-09-06 2004-04-02 Sharp Corp 不揮発性半導体記憶装置およびその再書き込み方法
US6839281B2 (en) 2003-04-14 2005-01-04 Jian Chen Read and erase verify methods and circuits suitable for low voltage non-volatile memories
US7634494B2 (en) 2005-05-03 2009-12-15 Intel Corporation Flash memory directory virtualization
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
US7751237B2 (en) 2007-09-25 2010-07-06 Sandisk Il, Ltd. Post-facto correction for cross coupling in a flash memory
US8365030B1 (en) * 2009-03-30 2013-01-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices and error correction methods thereof
US8312349B2 (en) 2009-10-27 2012-11-13 Micron Technology, Inc. Error detection/correction based memory management
US8504884B2 (en) 2009-10-29 2013-08-06 Freescale Semiconductor, Inc. Threshold voltage techniques for detecting an imminent read failure in a memory array
US8095836B2 (en) 2009-10-29 2012-01-10 Freescale Semiconductor, Inc. Time-based techniques for detecting an imminent read failure in a memory array
US8407449B1 (en) 2010-02-26 2013-03-26 Western Digital Technologies, Inc. Non-volatile semiconductor memory storing an inverse map for rebuilding a translation table
US9595341B2 (en) * 2010-03-02 2017-03-14 Samsung Electronics Co., Ltd. Memory system to determine interference of a memory cell by adjacent memory cells, and operating method thereof
US8638602B1 (en) 2010-09-10 2014-01-28 Western Digital Technologies, Inc. Background selection of voltage reference values for performing memory read operations
US8892981B2 (en) 2010-09-30 2014-11-18 Apple Inc. Data recovery using outer codewords stored in volatile memory
KR101727704B1 (ko) 2010-10-04 2017-04-18 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
US8503237B1 (en) 2011-05-18 2013-08-06 Western Digital Technologies, Inc. System and method for data recovery in a solid state storage device
US9235502B2 (en) 2011-09-16 2016-01-12 Apple Inc. Systems and methods for configuring non-volatile memory
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
KR101941270B1 (ko) * 2012-01-03 2019-04-10 삼성전자주식회사 멀티-레벨 메모리 장치를 제어하는 메모리 제어기 및 그것의 에러 정정 방법
US8977914B2 (en) 2012-05-30 2015-03-10 Freescale Semiconductor, Inc. Stress-based techniques for detecting an imminent read failure in a non-volatile memory array
KR102028128B1 (ko) * 2012-08-07 2019-10-02 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 및 낸드 플래시 메모리를 포함하는 메모리 시스템의 동작 방법
KR102252379B1 (ko) * 2013-06-24 2021-05-14 삼성전자주식회사 메모리 시스템 및 이의 독출 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100302850A1 (en) 2009-05-26 2010-12-02 Samsung Electronics Co., Ltd. Storage device and method for reading the same
US20120239976A1 (en) 2010-07-09 2012-09-20 Stec, Inc. Apparatus and method for determining a read level of a flash memory after an inactive period of time
US20130077400A1 (en) 2011-09-22 2013-03-28 Kabushiki Kaisha Toshiba Memory device and control method of memory device

Also Published As

Publication number Publication date
US20160034349A1 (en) 2016-02-04
KR20160017167A (ko) 2016-02-16
US9766973B2 (en) 2017-09-19

Similar Documents

Publication Publication Date Title
KR102190241B1 (ko) 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
KR102290974B1 (ko) 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법
USRE49683E1 (en) Memory controller, storage device and method for adjusting a data input/output speed of the controller based on internal and external temperature information
KR102285994B1 (ko) 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
US9478300B2 (en) Operation method of nonvolatile memory system
KR102250423B1 (ko) 불휘발성 메모리 시스템 및 그것의 동작 방법
KR102190694B1 (ko) 불휘발성 메모리 시스템 및 그것의 동작 방법
US10910074B2 (en) Memory controller and method of operating the same
KR102218722B1 (ko) 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20160087431A (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
US11289165B2 (en) Memory device and method of operating the same
US10943664B2 (en) Storage device and operating method thereof
KR20220021770A (ko) 메모리 장치 및 그 동작 방법
US20200201547A1 (en) Storage device and method of operating the same
US11366725B2 (en) Storage device and method of operating the same
KR20230042946A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 그의 동작 방법
US10854263B2 (en) Storage device and method of operating the same
KR20230167533A (ko) 메모리 장치 및 그것의 동작 방법
KR20220138289A (ko) 메모리 시스템 및 그 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant