KR20230042946A

KR20230042946A - 메모리 장치, 이를 포함하는 메모리 시스템 및 그의 동작 방법

Info

Publication number: KR20230042946A
Application number: KR1020210125825A
Authority: KR
Inventors: 임성용
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-09-23
Filing date: 2021-09-23
Publication date: 2023-03-30
Also published as: CN115862715A; US20230090656A1; US12009037B2

Abstract

본 개시에 따른 메모리 장치는 복수의 워드 라인들과 각각 연결된 복수의 페이지들을 포함하는 메모리 블록, 복수의 워드 라인들 중 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하는 프로그램 펄스 동작 및 선택 워드 라인에 프로그램 전압에 대응되는 적어도 하나의 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 포함하는 프로그램 루프를 수행하는 주변 회로, 및 검증 동작에 따라 프로그램 펄스 동작의 패스를 나타내는 패스 신호가 수신될 때까지, 프로그램 펄스 동작 및 검증 동작을 포함하는 다음 프로그램 루프를 반복하여 수행하도록 주변 회로를 제어하고, 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 프로그램 루프를 수행할 때마다 비선택 워드 라인들 중 적어도 하나의 비선택 워드 라인에 인가하는 검증 패스 전압의 레벨을 증가시키는 제어 로직을 포함한다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 그의 동작 방법 {MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치, 이를 포함하는 메모리 시스템 및 그의 동작 방법에 관한 것이다.

메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 시스템은 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.

휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory, SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory, DRAM) 등이 포함될 수 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory, ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.

본 발명의 실시 예는 언더 프로그램된 메모리 셀의 발생을 방지하는 메모리 장치, 이를 포함하는 메모리 시스템 및 그의 동작 방법을 제공한다.

본 개시의 일 실시 예에 따른 메모리 장치는 복수의 워드 라인들과 각각 연결된 복수의 페이지들을 포함하는 메모리 블록, 복수의 워드 라인들 중 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하는 프로그램 펄스 동작 및 선택 워드 라인에 프로그램 전압에 대응되는 적어도 하나의 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 포함하는 프로그램 루프를 수행하는 주변 회로, 및 검증 동작에 따라 프로그램 펄스 동작의 패스를 나타내는 패스 신호가 수신될 때까지, 프로그램 펄스 동작 및 검증 동작을 포함하는 다음 프로그램 루프를 반복하여 수행하도록 주변 회로를 제어하고, 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 프로그램 루프를 수행할 때마다 비선택 워드 라인들 중 적어도 하나의 비선택 워드 라인에 인가하는 검증 패스 전압의 레벨을 증가시키는 제어 로직을 포함할 수 있다.

본 개시의 일 실시 예에 따른 메모리 시스템은 복수의 워드 라인들과 각각 연결된 복수의 페이지들을 포함하는 메모리 장치 및 프로그램 커맨드 및 어드레스가 수신되면, 복수의 워드 라인들 중에서 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하고 비선택 워드 라인들에 프로그램 패스 전압을 인가하는 프로그램 펄스 동작 및 선택 워드 라인에 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 포함하는 프로그램 루프를 반복하여 수행하도록 메모리 장치를 제어하고, 프로그램 루프를 수행할 때마다, 선택 워드 라인에 인가하는 프로그램 전압의 레벨 및 비선택 워드 라인들에 인가하는 검증 패스 전압의 레벨을 증가시키는 메모리 컨트롤러를 포함할 수 있다.

본 개시의 일 실시 예에 따른 메모리 장치의 동작 방법은 프로그램 커맨드 및 어드레스를 수신하는 단계, 제1 프로그램 루프 동안 메모리 블록에 포함된 복수의 페이지들과 각각 연결된 복수의 워드 라인들 중에서 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하는 프로그램 펄스 동작 및 선택 워드 라인에 프로그램 전압에 대응되는 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 순차적으로 수행하는 단계, 및 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이고 기준 레벨 보다 높은 타겟 레벨 미만이면, 제2 프로그램 루프 동안 프로그램 전압의 레벨을 증가시킨 프로그램 펄스 동작 및 검증 패스 전압의 레벨을 증가시킨 검증 동작을 순차적으로 수행하는 단계를 포함할 수 있다.

본 기술은 언더 프로그램된 메모리 셀의 발생을 방지하는 메모리 장치, 이를 포함하는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다. 또한, 프로그램 펄스 동작을 검증하는 검증 동작의 신뢰성를 향상시킬 수 있다.

도 1은 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 일 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 일 실시 예에 따른 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4a 내지 4d는 일 실시 예에 따른 메모리 셀들의 문턱 전압의 분포를 설명하기 위한 도면이다.
도 5는 일 실시 예에 따른 선택 워드 라인 및 비선택 워드 라인을 설명하기 위한 도면이다.
도 6은 일 실시 예에 따른 프로그램 루프를 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른 검증 패스 전압의 변화를 설명하기 위한 도면이다.
도 8a는 일 실시 예에 따른 검증 패스 전압이 변경되는 조건을 설명하기 위한 도면이다.
도 8b는 일 실시 예에 따른 검증 패스 전압의 증가량의 변화를 설명하기 위한 도면이다.
도 9는 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 10은 일 실시 예에 따른 메모리 장치의 동작을 구체적으로 설명하기 위한 도면이다.
도 11은 일 실시 예에 따른 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 12는 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드를 보여주는 블록도이다.
도 13은 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.

메모리 시스템(10)은 호스트(20)의 요청에 응답하여 동작할 수 있다. 구체적으로, 메모리 시스템(10)은 호스트(20)로부터 수신된 요청에 대응되는 동작을 수행할 수 있다. 예를 들어, 메모리 시스템(10)은 호스트(20)로부터 데이터 및 데이터의 저장을 지시하는 요청이 수신되면, 메모리 시스템(10) 내부에 데이터를 저장할 수 있다. 다른 예를 들어, 메모리 시스템(10)은 호스트(20)로부터 데이터의 리드를 지시하는 요청이 수신되면, 메모리 시스템(10) 내부에 저장된 데이터를 호스트(20)로 제공할 수 있다. 이를 위해, 메모리 시스템(10)은 호스트(20)와 다양한 통신 방식을 통해 연결될 수 있다.

메모리 시스템(10)은 통신 규격 또는 데이터의 저장 방식에 따라 다양한 종류의 스토리지 장치 중 어느 하나로 구현될 수 있다. 예를 들어, 메모리 시스템(10)은 SSD(Solid State Disk), MMC(Multi Media Card), eMMC(embedded MMC), RS-MMC(Reduced-Size MMC), micro-MMC 형태의 스토리지 장치, SD(Secure Digital), mini-SD, micro-SD 형태의 스토리지 장치, USB(universal serial bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 형태의 스토리지 장치, PCI(peripheral component interconnection) 형태의 스토리지 장치, PCI-E(PCI express) 형태의 스토리지 장치, NAS(Network Attached Storage), 무선 네트워크 스토리지 장치 중 어느 하나로 구현될 수 있다. 여기서, 열거한 예시들은 일 실시 예일 뿐이며, 이에 제한되지 아니하고 메모리 시스템(10)은 다양한 스토리지 장치로 구현될 수 있다.

호스트(20)는 데스크탑 컴퓨터, 랩탑 컴퓨터, 휴대폰, 스마트폰, 게임기, TV(Television), 태블릿 컴퓨터, 또는 웨어러블 장치(wearable device) 등과 같은 다양한 전자 장치 중 하나일 수 있다. 호스트(20)는 다양한 통신 규격의 통신을 통해 데이터의 저장, 데이터의 리드, 또는 데이터의 삭제를 메모리 시스템(10)에 요청할 수 있다.

메모리 시스템(10)은 호스트(20)의 주기억 장치 또는 보조 기억 장치로 이용될 수 있다. 메모리 시스템(10)은 호스트(20)의 내부에 위치하거나 또는 호스트(20)의 외부에 위치할 수 있다.

메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 여기서, 메모리 장치(100)의 개수는 하나 또는 복수일 수 있다. 메모리 장치(100) 및 메모리 컨트롤러(200)는 커맨드, 어드레스 또는 데이터 등을 주거나 받을 수 있는 채널을 통해 서로 연결될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 이를 위해, 메모리 장치(100)는 다양한 종류의 반도체 메모리 장치로 구현될 수 있다. 예를 들어, 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), SRAM(Static Random Access Memory, Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous Dynamic RAM), DDR(Double Data Rate) SDRAM, LPDDR(Low Power DDR) SDRAM, GDRAM(Graphics DRAM), RDRAM(Rambus Dynamic RAM), 강유전체 메모리(Ferro electric RAM, FeRAM), 자기저항 메모리(magnetoresistive RAM, MRAM), 상변화 메모리(Phase Change Memory, PCM), 스핀주입 자화반전 메모리(Spin Transfer Torque Magnetoresistive RAM, STT-RAM), 저항성 메모리(Resistive RAM, ReRAM) 등 중에서 하나로 구현될 수 있다. 이하에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 복수의 메모리 블록들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 하나의 페이지는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 비트 단위의 데이터를 저장할 수 있다. 예를 들어, 메모리 셀은 저장된 전하의 양에 따라 메모리 셀의 문턱 전압이 달라질 수 있다. 메모리 셀의 문턱 전압은 메모리 셀에 저장된 데이터의 비트 값을 나타낼 수 있다. 여기서, 페이지는 데이터를 저장하는 프로그램 동작 또는 저장된 데이터를 리드하는 리드 동작이 수행되는 단위의 메모리 셀들을 포함할 수 있다. 메모리 블록은 데이터가 삭제되는 이레이즈 동작이 수행되는 단위의 메모리 셀들을 포함할 수 있다.

메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 데이터를 저장하는 프로그램 동작, 저장된 데이터를 요청하는 리드 동작 또는 저장된 데이터를 삭제하는 이레이즈 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.

예를 들어, 프로그램 동작의 경우, 메모리 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 여기서 어드레스는 물리 어드레스를 나타낼 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 프로그램 커맨드, 어드레스 및 데이터를 수신하면, 어드레스에 의해 결정된 페이지에 데이터를 저장하는 프로그램 동작을 수행할 수 있다. 리드 동작의 경우, 메모리 컨트롤러(200)는 리드 커맨드 및 어드레스를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 리드 커맨드 및 어드레스를 수신하면, 어드레스에 의해 결정된 페이지에 저장된 데이터를 메모리 컨트롤러(200)로 제공하는 리드 동작을 수행할 수 있다. 이레이즈 동작의 경우, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 어드레스를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 이레이즈 커맨드 및 어드레스를 수신하면, 어드레스에 의해 결정된 메모리 블록에 저장된 데이터를 삭제하는 이레이즈 동작을 수행할 수 있다.

일 실시 예에서, 메모리 컨트롤러(200)는 호스트(20)로부터 수신된 요청에 따라 프로그램 동작, 리드 동작 또는 이레이즈 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(20)로부터 데이터의 저장, 데이터의 리드, 또는 데이터의 삭제를 위한 요청을 수신하면, 요청에 대응되는 커맨드를 생성할 수 있다. 또는 메모리 컨트롤러(200)는 호스트(20)로부터 커맨드 자체를 수신할 수 있다. 또한, 메모리 컨트롤러(200)는 호스트(20)로부터 논리 어드레스를 수신하면, 논리 어드레스를 메모리 장치(100)에 포함된 메모리 블록 또는 페이지에 대한 물리 어드레스로 변환할 수 있다. 메모리 컨트롤러(200)는 커맨드와 함께 물리 어드레스를 메모리 장치(100)로 전송할 수 있다. 이하에서는 물리 어드레스는 어드레스라고 간략히 지칭하도록 한다.

다른 실시 예에서, 메모리 컨트롤러(200)는 호스트(20)의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 이레이즈 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection)을 수행하도록 메모리 장치(100)를 제어할 수 있다. 이를 위해, 메모리 컨트롤러(200)는 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다.

한편, 프로그램　동작시, 메모리 장치(100)는 메모리　셀의 문턱　전압이 저장하려는 데이터에 대응되는 타겟 레벨에 도달하도록 프로그램 전압을 인가할 수 있다. 여기서, 타겟 레벨은 검증 전압의 검증 레벨들 중 저장하려는 데이터에 대응되는 프로그램 상태를 검증하기 위한 검증 레벨일 수 있다. 이때, 메모리　셀의 문턱　전압이 타겟 레벨보다 낮은 상태로 프로그램되는 현상이 발생할 수 있다. 이 경우, 타겟 레벨보다 낮은 문턱　전압을 갖는 메모리　셀이 존재할 수 있다. 여기서, 타겟 레벨보다 낮은 문턱　전압을 갖는 메모리　셀은 언더　프로그램(under program)된 메모리 셀이라 지칭할 수 있다. 메모리 장치(100)에 언더　프로그램된 메모리 셀들이 존재할 경우, 리드 동작시 잘못된 데이터가 출력되거나, 에러가 발생 수 있다. 특히, 언더　프로그램은 타겟 레벨이 높을수록 더 자주 발생할 수 있다.

본 개시의 일 실시 예에 따르면, 언더 프로그램된 메모리 셀의 발생을 방지하는 메모리 장치(100), 이를 포함하는 메모리 시스템(10) 및 그의 동작 방법을 제공할 수 있다. 이하에서는 첨부된 도면을 참조하여 보다 구체적으로 설명하도록 한다.

도 2는 일 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록은 동일한 구조로 구성될 수 있다. 이하에서는 설명의 편의를 위해, 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKz)에 대해 설명하도록 한다.

메모리 블록(BLKz)은 복수의 페이지들을 포함할 수 있다. 각각의 페이지는 메모리 셀들을 포함할 수 있다. 즉, 메모리 블록(BLKz)은 복수의 메모리 셀들을 포함할 수 있다.

복수의 메모리 셀들은 2차원의 평면 상에 배치되거나, 3차원의 수직 구조로 배치될 수 있다. 여기서, 메모리 셀은 반도체 메모리 소자일 수 있다. 일 실시 예에서 메모리 셀은 비휘발성 메모리 소자일 수 있다. 메모리 셀의 문턱 전압은 복수의 프로그램 상태들 중 하나의 프로그램 상태에 속할 수 있다. 프로그램 상태는 전압의 범위(또는 구간)을 나타내며, 프로그램 상태는 데이터 저장 방식 및 그레이 코드에 따라 데이터의 특정한 값이 매핑될 수 있다. 여기서, 프로그램 상태의 개수는 데이터 저장 방식에 따라 달라질 수 있다. 예를 들어, 하나의 메모리 셀은 1비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell, SLC), 2비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC), 3비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell, TLC) 또는 4비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell, QLC) 방식 등의 다양한 데이터 저장 방식에 따라 데이터를 저장할 수 있다.

메모리 블록(BLKz)은 로우 라인(RL)을 통해 주변 회로(120)의 어드레스 디코더(121)에 연결될 수 있다. 여기서, 로우 라인(RL)은 복수의 워드 라인들을 포함할 수 있다. 메모리 블록(BLKz)의 하나의 페이지는 하나의 워드 라인과 연결될 수 있다. 즉, 메모리 블록(BLKz)의 하나의 페이지에 포함된 메모리 셀들은 하나의 워드 라인과 연결될 수 있다. 메모리 블록(BLKz)에 포함된 페이지들 각각은 비트 라인들(BL1~BLm)과 연결될 수 있다. 비트 라인들(BL1~BLm)은 주변 회로(120)의 페이지 버퍼들(PB1~PBm)과 각각 연결될 수 있다. 개별 메모리 블록(BLKz)의 구조는 도 3을 참조하여 구체적으로 설명하도록 한다.

주변 회로(120)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 예를 들어, 주변 회로(120)는 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.

여기서, 프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP(Incremental Step Pulse Program) 방식일 수 있다. 구체적으로, 주변 회로(120)는 프로그램 펄스 동작 및 검증 동작을 포함하는 프로그램 루프를 수행할 수 있다. 프로그램 펄스 동작 및 검증 동작은 순차적으로 수행될 수 있다. 검증 동작의 결과에 따라, 주변 회로(120)는 프로그램 전압의 레벨이 상승된 다음 프로그램 루프를 수행하거나 또는 동작을 종료할 수 있다.

프로그램 펄스 동작은 선택 페이지에 포함된 메모리 셀들이 특정한 프로그램 상태를 갖도록 메모리 셀들의 문턱 전압들을 조정하는 동작이다. 검증 동작은 프로그램 펄스 동작의 패스 또는 페일을 검증하기 위한 동작이다. 예를 들어, 프로그램 펄스 동작의 패스는 선택 페이지에 포함된 메모리 셀들의 문턱 전압들이 타겟 레벨 이상인 것을 나타내고, 프로그램 펄스 동작의 페일은 선택 페이지에 포함된 메모리 셀들의 문턱 전압들 중 적어도 하나가 타겟 레벨 미만인 것을 나타낼 수 있다.

예를 들어, 프로그램 펄스 동작은 선택 페이지 또는 선택 워드 라인에 프로그램 전압을 인가하는 동작을 포함할 수 있다. 그리고, 프로그램 펄스 동작은 선택 페이지 또는 선택 워드 라인에 프로그램 전압을 인가하는 동안, 비선택 페이지들 또는 비선택 워드 라인들에 프로그램 패스 전압을 인가하는 동작을 포함할 수 있다. 프로그램 전압은 메모리 셀의 문턱 전압을 증가시키기 위한 전압일 수 있다. 프로그램 패스 전압은 전류가 흐를 수 있는 채널을 형성하기 위한 전압일 수 있다. 한편, 프로그램 전압은 프로그램 패스 전압 보다 높은 레벨의 전압일 수 있다.

예를 들어, 검증 동작은 선택 페이지 또는 선택 워드 라인에 검증 전압을 인가하는 동작을 포함할 수 있다. 그리고, 검증 동작은 선택 페이지 또는 선택 워드 라인)에 검증 전압을 인가하는 동안, 비선택 페이지들 또는 비선택 워드 라인들에 검증 패스 전압을 인가하는 동작을 포함할 수 있다. 검증 전압은 프로그램 펄스 동작(또는 프로그램 동작)이 패스 또는 페일인지 여부를 판단하기 위한 전압일 수 있다. 검증 패스 전압은 전류가 흐를 수 있는 채널을 형성하기 위한 전압일 수 있다. 한편, 검증 전압은 검증 패스 전압 보다 낮은 레벨의 전압일 수 있다.

한편, 선택 워드 라인은 복수의 워드 라인들 중에서 어드레스에 의해 결정된 워드 라인이며, 선택 페이지는 복수의 페이지들 중에서 선택 워드 라인과 연결된 페이지일 수 있다. 여기서, 어드레스는 블록 어드레스 및 페이지 어드레스 중에서 적어도 하나를 포함할 수 있다. 그리고, 비선택 워드 라인은 선택 워드 라인이 연결된 메모리 블록과 연결된 복수의 워드 라인들 중에서 선택 워드 라인을 제외한 나머지 워드 라인이며, 비선택 페이지는 선택 워드 라인과 연결된 메모리 블록에 포함된 복수의 페이지들 중에서 비선택 워드 라인과 연결된 페이지일 수 있다.

일 실시 예에서, 주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.

어드레스 디코더(121)는 로우 라인(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들어, 도 2 및 도 3을 참조하여, 로우 라인(RL)은 드레인 선택 라인(DSL), 복수의 워드 라인들(WL1~WL16), 소스 선택 라인(SSL) 및 소스 라인(SL)을 포함할 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.

어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 예를 들어, 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(121)는 수신된 어드레스(ADDR)에 포함된 블록 어드레스 또는 페이지 어드레스를 디코딩할 수 있다. 여기서, 페이지 어드레스는 로우 어드레스를 나타낼 수 있다. 어드레스 디코더(121)는 메모리 블록(BLK1~BLKz) 중 블록 어드레스에 의해 결정된 선택 메모리 블록에 전압 생성부(122)로부터 제공받은 동작 전압(Vop)을 인가할 수 있다. 어드레스 디코더(121)는 블록 어드레스에 의해 결정된 선택 메모리 블록에 포함된 페이지들 중 페이지 어드레스에 의해 결정된 선택 페이지에 전압 생성부(122)로부터 제공받은 동작 전압(Vop)을 인가할 수 있다. 여기서, 동작 전압(Vop)은 프로그램 전압, 검증 전압, 프로그램 패스 전압, 검증 패스 전압, 리드 전압, 리드 패스 전압, 제1 및 제2 이레이즈 전압 등 중에서 적어도 하나를 포함할 수 있다.

일 실시 예에서, 프로그램 펄스 동작의 경우, 어드레스 디코더(121)는 블록 어드레스에 의해 결정된 선택 메모리 블록에 포함된 페이지들(또는 선택 메모리 블록에 연결된 워드 라인들) 중 페이지 어드레스에 의해 결정된 선택 페이지(또는 선택 워드 라인)에 프로그램 전압을 인가하고, 비선택 페이지(또는 비선택 워드 라인)에 프로그램 패스 전압을 인가할 수 있다. 여기서, 프로그램 전압은 프로그램 패스 전압 보다 높은 레벨의 전압일 수 있다. 프로그램 검증 동작 시에 어드레스 디코더(121)는 블록 어드레스에 의해 결정된 선택 메모리 블록에 포함된 페이지들(또는 선택 메모리 블록에 연결된 워드 라인들) 중 페이지 어드레스에 의해 결정된 선택 페이지(또는 선택 워드 라인)에 검증 전압을 인가하고, 비선택 페이지(또는 비선택 워드 라인)에 검증 패스 전압을 인가할 수 있다. 여기서, 검증 전압은 검증 패스 전압 보다 낮은 레벨의 전압일 수 있다.

일 실시 예에서, 리드 동작의 경우, 어드레스 디코더(121)는 블록 어드레스에 의해 결정된 선택 메모리 블록에 포함된 페이지들(또는 선택 메모리 블록에 연결된 워드 라인들) 중 페이지 어드레스에 의해 결정된 선택 페이지(또는 선택 워드 라인)에 리드 전압을 인가하고, 비선택 페이지(또는 비선택 워드 라인)에 리드 패스 전압을 인가할 수 있다. 여기서, 리드 전압은 리드 패스 전압 보다 낮은 레벨의 전압일 수 있다. 다른 예를 들어, 이레이즈 동작의 경우, 어드레스 디코더(121)는 선택된 메모리 블록과 연결된 워드 라인들에 제1 이레이즈 전압을 인가하고, 선택된 메모리 블록에 포함된 메모리 셀들이 적층되는 기판에 제1 이레이즈 전압보다 높은 레벨의 제2 이레이즈 전압을 인가할 수 있다.

전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원을 이용하여 다양한 종류의 동작 전압(Vop)을 생성할 수 있다. 여기서, 외부 전원은 메모리 시스템(10)에 포함된 예비 전원이거나, 또는 호스트(20)로부터 제공되는 전원일 수 있다. 예를 들어, 메모리 장치(100)에 공급되는 외부 전원을 이용하여 프로그램 전압, 검증 전압, 프로그램 패스 전압, 검증 패스 전압, 리드 전압, 리드 패스 전압, 제1 및 제2 이레이즈 전압 등을 생성할 수 있다.

전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)으로부터 동작 신호(OPSIG)가 수신되면, 동작 신호(OPSIG)에 대응되는 동작 전압(Vop)을 어드레스 디코더(121)로 전달할 수 있다.

읽기 및 쓰기 회로(123)는 복수의 페이지 버퍼들(PB1~PBm)를 포함할 수 있다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 복수의 비트 라인들(BL1~BLm) 중 대응되는 비트 라인을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 예를 들어, 복수의 페이지 버퍼들(PB1~PBm) 각각은 하나의 비트 라인을 통해 복수의 메모리 블록들(BLK1~BLKz) 각각에 포함된 메모리 셀들 중 특정한 컬럼을 나타내는 메모리 셀들과 공통으로 연결될 수 있다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 데이터(DATA)를 임시 저장할 수 있다. 이를 위해, 복수의 페이지 버퍼들(PB1~PBm) 각각은 래치 회로 등의 다양한 메모리 소자로 구현될 수 있다.

읽기 및 쓰기 회로(123)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 예를 들어, 읽기 및 쓰기 회로(123)는 제어 로직(130)으로부터 버퍼 제어 신호(PBSIGNALS)가 수신되면, 복수의 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 데이터(DATA)에 대응되는 전압을 인가하거나, 또는 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 복수의 비트 라인들(BL1~BLm)을 통해 리드할 수 있다.

데이터 입출력 회로(124)는 데이터 라인(DL)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들을 포함할 수 있다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어 신호에 응답하여 동작할 수 있다. 예를 들어, 데이터 입출력 회로(124)는 제어 로직(130)의 제어 신호가 수신되면, 데이터 라인(DL)을 통해 읽기 및 쓰기 회로(123)으로 데이터(DATA)를 전달하거나, 또는 채널을 통해 메모리 컨트롤러(200)로 데이터(DATA)를 출력할 수 있다.

센싱 회로(125)는 제어 로직(130)으로부터 수신된 허용 비트 신호(VRYBIT)에 응답하여 기준 전압을 생성할 수 있다. 센싱 회로(125)는 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전압을 비교한 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 로직(130)으로 출력할 수 있다. 여기서, 패스 신호(PASS)는 프로그램 펄스 동작 또는 리드 동작이 패스된 것을 나타낼 수 있다. 페일 신호(FAIL)는 프로그램 펄스 동작 또는 리드 동작이 페일된 것을 나타낼 수 있다.

일 실시 예에서, 프로그램 펄스 동작의 경우, 데이터 입출력 회로(124)는 메모리 컨트롤러(200)로부터 선택 페이지에 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(124)는 데이터(DATA)를 읽기 및 쓰기 회로(123)에 포함된 복수의 페이지 버퍼들(PB1~PBm)로 전달할 수 있다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 데이터 입출력 회로(124)로부터 데이터(DATA)를 수신할 수 있다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 수신된 데이터(DATA)를 임시적으로 저장할 수 있다. 그리고, 선택 페이지에 프로그램 전압이 인가되고 비선택 페이지들에 프로그램 패스 전압이 인가되는 동안, 복수의 페이지 버퍼들(PB1~PBm) 각각은 복수의 비트 라인들(BL1~BLm) 중 연결된 비트 라인에 데이터(DATA)에 대응되는 전압을 인가할 수 있다.

검증 동작의 경우, 선택 페이지에 검증 전압이 인가되고 비선택 페이지들에 검증 패스 전압이 인가되는 동안, 복수의 페이지 버퍼들(PB1~PBm)은 복수의 비트 라인들(BL1~BLm)의 전압 또는 전류를 감지할 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 감지된 전압 또는 전류에 대응되는 센싱 데이터를 저장할 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 센싱 데이터에 대응되는 센싱 전압(VPB)을 센싱 회로(125)로 전달할 수 있다. 센싱 회로(125)는 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 여기서, 제어 로직(130)은 센싱 회로(125)으로부터 패스 신호(PASS)가 수신되면, 패스 신호(PASS)를 메모리 컨트롤러(200)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)으로부터 패스 신호(PASS)가 수신되면, 복수의 페이지 버퍼들(PB1~PBm) 각각에 저장된 데이터(DATA)를 삭제하도록 읽기 및 쓰기 회로(123)를 제어할 수 있다. 이와 달리, 제어 로직(130)은 센싱 회로(125)으로부터 페일 신호(FAIL)가 수신되면, 프로그램 전압의 레벨을 증가시켜 다음 프로그램 펄스 동작을 수행하도록 주변 회로(120)를 제어할 수 있다.

일 실시 예에서, 리드 동작의 경우, 선택 페이지에 리드 전압이 인가되고 비선택 페이지들에 리드 패스 전압이 인가되는 동안, 복수의 페이지 버퍼들(PB1~PBm)은 복수의 비트 라인들(BL1~BLm)의 전압 또는 전류를 감지할 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 감지된 전압 또는 전류에 대응되는 데이터(DATA)를 저장할 수 있다. 데이터(DATA)는 선택 페이지에 저장된 데이터(DATA)를 나타낼 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 데이터(DATA)를 데이터 입출력 회로(124)로 데이터 라인(DL)을 통해 전달할 수 있다. 데이터 입출력 회로(124)는 복수의 페이지 버퍼들(PB1~PBm)로부터 데이터 라인(DL)을 통해 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(124)는 데이터(DATA)를 메모리 컨트롤러(200)로 출력할 수 있다.

제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(130)은 메모리 컨트롤러(200)로부터 수신된 커맨드(CMD) 및 어드레스(ADDR)에 따라 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 여기서, 커맨드(CMD)는 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있다. 이를 위해, 제어 로직(130)은 주변 회로(120)와 연결될 수 있다. 예를 들어, 제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다.

일 실시 예에서, 제어 로직(130)은 메모리 컨트롤러(200)로부터 수신된 커맨드(CMD) 및 어드레스(ADDR)에 대응되는 다양한 신호를 주변 회로(120)로 제공할 수 있다. 여기서, 커맨드(CMD)는 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드 중 하나일 수 있다. 예를 들어, 제어 로직(130)은 동작 신호(OPSIG), 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 전압 생성부(122)로 동작 신호(OPSIG)를 출력하고, 어드레스 디코더(121)로 어드레스(ADDR)를 출력하고, 읽기 및 쓰기 회로(123)로 버퍼 제어 신호(PBSIGNALS)를 출력하고, 센싱 회로(125)로 허용 비트(VRYBIT)를 출력할 수 있다. 그리고, 제어 로직(130)은 센싱 회로(125)로부터 수신된 패스 신호(PASS) 또는 페일 신호(FAIL)를 통해 동작의 패스 또는 페일을 판단할 수 있다.

일 실시 예에서, 제어 로직(130)은 프로그램 커맨드 및 어드레스가 수신되면, 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 여기서, 프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP 방식일 수 있다.

구체적으로, 제어 로직(130)은 프로그램 커맨드 및 어드레스가 수신되면, 프로그램 펄스 동작 및 검증 동작을 포함하는 프로그램 루프를 수행하도록 주변 회로(120)를 제어할 수 있다. 여기서, 프로그램 펄스 동작 및 검증 동작은 순차적으로 수행될 수 있다. 예를 들어, 프로그램 펄스 동작이 수행된 이후에 검증 동작이 수행될 수 있다.

검증 동작의 결과에 따라, 제어 로직(130)은 프로그램 전압의 레벨이 상승된 다음 프로그램 루프를 수행하도록 주변 회로(120)를 제어하거나, 또는 동작을 종료할 수 있다. 구체적으로, 제어 로직(130)은 검증 동작에 따라 주변 회로(120)의 센싱 회로(125)로부터 페일 신호(FAIL) 또는 패스 신호(PASS)를 수신할 수 있다.

일 실시 예에서, 제어 로직(130)은 프로그램 펄스 동작이 페일된 것을 나타내는 페일 신호(FAIL)가 수신되면, 다음 프로그램 루프를 수행하도록 주변 회로(120)를 제어할 수 있다. 다음 프로그램 루프는 순차적으로 수행되는 프로그램 펄스 동작 및 검증 동작을 포함할 수 있다. 다음 프로그램 루프에 포함된 프로그램 펄스 동작의 프로그램 전압의 레벨은 이전보다 증가될 수 있다. 또한, 다음 프로그램 루프에 포함된 검증 동작의 검증 패스 전압의 레벨은 유지되거나, 또는 증가될 수 있다.

일 실시 예에서, 제어 로직(130)은 프로그램 펄스 동작이 패스된 것을 나타내는 패스 신호(PASS)가 수신되면, 프로그램 동작을 종료할 수 있다.

제어 로직(130)은 동작 제어부(131) 및 전압 레지스터(133)를 포함할 수 있다.

동작 제어부(131)는 커맨드(CMD) 및 어드레스(ADDR)에 따라 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 주변 회로(120)를 제어할 수 있다.

프로그램 동작의 경우, 동작 제어부(131)는 프로그램 펄스 동작 및 검증 동작을 포함하는 프로그램 루프를 수행하도록 주변 회로(120)를 제어할 수 있다. 동작 제어부(131)는 검증 동작에 따라 프로그램 펄스 동작의 패스를 나타내는 패스 신호(PASS)가 수신될 때까지 다음 프로그램 루프를 반복하여 수행하도록 주변 회로(120)를 제어할 수 있다. 즉, 동작 제어부(131)는 프로그램 펄스 동작이 패스될 때까지, 다음 프로그램 루프를 반복하여 수행하도록 주변 회로(120)를 제어할 수 있다.

구체적인 예를 들어, 동작 제어부(131)는 검증 동작에 따라, 패스 신호(PASS)가 수신되면 프로그램 동작을 종료하고, 또는 페일 신호(FAIL)가 수신되면 다음 프로그램 루프를 수행하도록 주변 회로(120)를 제어할 수 있다. 다음 프로그램 루프를 수행한 경우, 동작 제어부(131)는 검증 동작에 따라, 패스 신호(PASS)가 수신되면 프로그램 동작을 종료하고, 다시 페일 신호(FAIL)가 수신되면 다음 프로그램 루프를 수행하도록 주변 회로(120)를 제어할 수 있다. 이와 같이, 동작 제어부(131)는 페일 신호(FAIL)가 수신될 때마다, 다음 프로그램 루프를 반복하여 수행하도록 주변 회로(120)를 제어할 수 있다. 여기서, 프로그램 루프는 미리 정해진 한도 횟수 이내에서 반복 수행될 수 있다.

동작 제어부(131)는 다음 프로그램 루프를 반복하여 수행할 때마다, 프로그램 펄스 동작의 프로그램 전압의 레벨을 증가시킬 수 있다. 이 경우, 동작 제어부(131)는 프로그램 전압의 레벨이 상승한 다음 프로그램 루프의 프로그램 펄스 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 즉, 프로그램 전압의 레벨은 프로그램 루프의 횟수가 증가할 때마다 단계적으로 높아질 수 있다.

한편, 소스 라인 바운싱(source line bouncing) 등의 원인으로 인해 메모리 셀들의 문턱 전압이 타겟 레벨(또는 타겟 상태)에 도달하지 않았지만 프로그램 펄스 동작이 패스된 것으로 판단될 수 있다. 예를 들어, 소스 라인 바운싱으로 인해 소스 라인의 전류 또는 전압이 달라지면 메모리 셀의 문턱 전압이 다른 레벨로 판단될 수 있기 때문이다. 이 경우, 검증 동작의 신뢰성이 저하되고, 데이터의 신뢰성이 저하될 수 있다.

언더 프로그램 현상을 방지하기 위해, 동작 제어부(131)는 다음 프로그램 루프를 반복하여 수행할 때마다, 검증 동작의 검증 패스 전압의 레벨을 증가시킬 수 있다. 이 경우, 동작 제어부(131)는 검증 패스 전압의 레벨이 상승한 다음 프로그램 루프의 검증 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 즉, 검증 패스 전압의 레벨은 프로그램 루프의 횟수가 증가할 때마다 단계적으로 높아질 수 있다.

일 실시 예에서, 동작 제어부(131)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 비선택 워드 라인에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다.

여기서, 기준 레벨은 검증 전압의 검증 레벨들 중 미리 설정된 하나의 검증 레벨일 수 있다. 검증 전압의 검증 레벨은 프로그램 펄스 동작이 수행된 메모리 셀의 프로그램 상태를 검증하기 위해 미리 설정된 레벨일 수 있다. 기준 레벨 및 검증 레벨은 전압 레지스터(133)에 저장될 수 있다.

기준 레벨은 프로그램 상태들 중에서 높은 프로그램 상태와 낮은 프로그램 상태를 구분하기 위해 설정된 검증 레벨일 수 있다. 이는 높은 프로그램 상태일수록 언더 프로그램 현상이 발생할 가능성이 높기 때문이다. 이 경우, 높은 프로그램 상태를 갖는 프로그램 루프의 경우, 검증 패스 전압의 레벨이 단계적으로 증가될 수 있다.

일 예를 들어, 데이터 저장 방식이 멀티 레벨 셀인 경우, 기준 레벨은 제1 내지 제4 프로그램 상태 중에서 2번째로 높은 제3 프로그램 상태를 검증하기 위한 검증 전압의 검증 레벨로 설정될 수 있다. 다른 예를 들어, 데이터 저장 방식이 트리플 레벨 셀인 경우, 기준 레벨은 제1 내지 제8 프로그램 상태 중에서 3번째로 높은 제6 프로그램 상태를 검증하기 위한 검증 전압의 검증 레벨로 설정될 수 있다. 다만, 이는 일 실시 예일 뿐이며, 기준 레벨은 다양하게 변형되어 실시될 수 있다.

동작 제어부(131)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 비선택 워드 라인들 중에서 적어도 하나의 비선택 워드 라인에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다.

일 실시 예에서, 적어도 하나의 비선택 워드 라인은 복수의 워드 라인들 중 선택 워드 라인과 인접한 순서로 미리 설정된 개수만큼 선택된 워드 라인들을 포함할 수 있다. 이 경우, 동작 제어부(131)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 복수의 워드 라인들 중 선택 워드 라인과 인접한 순서로 미리 설정된 개수만큼 선택된 워드 라인들에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다. 예를 들어, 미리 설정된 개수가 2개이고 제N 워드 라인이 선택된 경우, 동작 제어부(131)는 제N 워드 라인과 인접한 제N-1 워드 라인 및 제N+1 워드 라인에 각각 인가되는 검증 패스 전압의 레벨을 증가시킬 수 있다. 다만, 이는 일 실시 예일 뿐이며, 미리 설정된 개수는 다양한 개수로 변형되어 실시될 수 있다.

일 실시 예에서, 적어도 하나의 비선택 워드 라인은 복수의 워드 라인들 중 선택 워드 라인을 제외한 나머지 워드 라인들일 수 있다. 이 경우, 동작 제어부(131)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 선택 워드 라인을 제외한 나머지 워드 라인들에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다. 예를 들어, 하나의 메모리 블록에 포함된 페이지들(또는 페이지들과 연결된 워드 라인들)의 개수가 100개인 경우, 동작 제어부(131)는 선택 워드 라인을 제외한 나머지 99개의 워드 라인들 각각에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다.

일 실시 예에서, 동작 제어부(131)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 미만이면, 검증 패스 전압의 레벨을 유지시킬 수 있다. 이 경우, 동작 제어부(131)는 검증 패스 전압의 레벨을 유지한 다음 프로그램 루프의 검증 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 즉, 낮은 프로그램 상태를 갖는 프로그램 루프의 경우, 검증 패스 전압의 레벨이 유지될 수 있다.

일 실시 예에서, 동작 제어부(131)는 메모리 블록에 포함된 복수의 페이지들 중에서 프로그램 완료된 페이지의 개수에 기초하여, 전압 증가량을 조정할 수 있다. 여기서, 전압 증가량은 다음 프로그램 루프에 비선택 워드 라인에 인가되는 검증 패스 전압의 레벨이 증가되는 정도를 나타낼 수 있다. 이 경우, 동작 제어부(131)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 다음 프로그램 루프를 수행할 때마다 전압 증가량에 따라 검증 패스 전압의 레벨을 증가시킬 수 있다.

일 실시 예에서, 동작 제어부(131)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율이 기준 값 미만인 경우, 전압 증가량의 값을 유지할 수 있다. 즉, 동작 제어부(131)는 비율이 기준 값 미만인 경우, 미리 설정된 값을 전압 증가량의 값으로 적용할 수 있다. 여기서, 비율은 하나의 메모리 블록에 대해 프로그램 동작이 수행된 정도를 나타낼 수 있다. 한편, 기준 값은 하나의 메모리 블록에서 프로그램이 진행된 정도에 따라 전압 증가량의 값을 조정하기 위한 기준을 나타내며, 미리 설정된 값일 수 있다. 예를 들어, 기준 값은 0.7 또는 70%일 수 있으며, 다양한 값으로 변형되어 실시될 수 있다.

일 실시 예에서, 동작 제어부(131)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율이 기준 값 이상인 경우, 비율 및 기준 값의 차이에 따라 전압 증가량의 값을 조정할 수 있다. 예를 들어, 동작 제어부(131)는 비율이 기준 값 이상인 경우, 비율 및 기준 값의 차이에 비례하도록 전압 증가량의 값을 증가시킬 수 있다.

일 실시 예에서, 동작 제어부(131)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율이 기준 값 미만인 경우, 비율 및 기준 값의 차이에 제1 기울기를 곱한 값으로 전압 증가량의 값을 조정할 수 있다. 그리고, 동작 제어부(131)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율이 기준 값 이상인 경우, 비율 및 기준 값의 차이에 제2 기울기를 곱한 값으로 전압 증가량의 값을 조정할 수 있다. 여기서, 제2 기울기는 제1 기울기보다 큰 기울기 값을 가질 수 있다.

일 실시 예에서, 동작 제어부(131)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 타겟 검증 전압 보다 낮은 레벨의 기준 검증 전압 이상이면, 프로그램 루프를 수행할 때마다, 비선택 워드 라인들 중에서 프로그램 완료된 페이지와 연결된 워드 라인에 인가하는 검증 패스 전압의 레벨을 제1 증가량에 따라 증가시킬 수 있다. 또한, 이 경우, 동작 제어부(131)는 비선택 워드 라인들 중에서 이레이즈된 페이지와 연결된 워드 라인에 인가하는 검증 패스 전압의 레벨을 제2 증가량에 따라 증가시킬 수 있다. 여기서, 제2 증가량은 제1 증가량보다 작은 값일 수 있다. 다만, 이는 일 실시 예일 뿐이며, 제2 증가량은 제1 증가량보다 큰 값으로 변형될 수 있다.

일 실시 예에 따른 동작 제어부(131)는 프로그램 펄스 동작을 수행할 동안 비선택 워드 라인에 프로그램 패스 전압을 인가하도록 주변 회로(120)를 제어할 수 있다.

전압 레지스터(133)는 전압 정보를 저장할 수 있다. 전압 정보는 복수의 프로그램 루프들 각각에서 사용되는 전압의 레벨에 대한 정보를 포함할 수 있다. 일 실시 예에서, 전압 정보는 복수의 프로그램 루프들 각각에 대한 프로그램 전압, 검증 전압 및 검증 패스 전압의 레벨을 포함할 수 있다. 또한, 전압 정보는 복수의 프로그램 루프들 각각에 대한 프로그램 패스의 레벨을 더 포함할 수 있다. 전압 정보는 테이블 형식의 정보일 수 있다. 다만, 이는 일 실시 예일 뿐이며, 전압 정보는 다양한 형식의 정보로 변형 실시될 수 있다.

한편, 상술한 동작 제어부(131) 및 전압 레지스터(133) 각각의 동작들 중 적어도 하나는 제어 로직(130) 외부의 별도의 구성이 수행하는 것으로 변형되어 실시될 수 있다.

이상과 같은 본 개시의 일 실시 예에 따르면, 언더 프로그램된 메모리 셀이 발생하는 현상을 방지하거나 감소시킬 수 있다.

도 3은 일 실시 예에 따른 메모리 블록의 구조를 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 블록(BLKz)은 복수의 스트링들을 포함할 수 있다. 복수의 스트링들은 서로 동일하게 구성될 수 있으므로, 복수의 스트링들 중에서 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.

스트링(ST)의 일단은 복수의 비트 라인들(BL1~BLn) 중 하나의 비트 라인인 제1 비트 라인(BL1)에 연결될 수 있다. 스트링(ST)의 타단은 소스 라인(SL)에 연결될 수 있다. 즉, 하나의 소스 라인(SL)은 복수의 스트링들에 공통으로 연결되며, 하나의 비트 라인은 하나의 스트링에 연결될 수 있다.

스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 일 실시 예에서, 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MCn) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 셀렉트 트랜지스터(SST)들의 게이트는 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 소스는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인은 제1 비트 라인(BL1)에 연결될 수 있다.

복수의 메모리 셀(MC1~MCn)의 게이트는 복수의 워드 라인(WL1~WLn)에 하나씩 연결될 수 있다. 복수의 메모리 셀(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 이들과 직렬로 연결될 수 있다.

메모리 블록(BLKz)은 복수의 페이지들을 포함할 수 있다. 하나의 페이지(PG)는 동일한 워드 라인에 공통으로 연결되는 메모리 셀들의 그룹으로 정의될 수 있다. 여기서, 페이지(PG)는 프로그램 동작이 또는 리드 동작이 수행되는 단위에 대응되는 메모리 셀들의 집합일 수 있다. 메모리 블록(BLKz)은 이레이즈 동작이 수행되는 단위에 대응되는 메모리 셀들의 집합일 수 있다.

페이지(PG)는 페이지 데이터를 저장할 수 있다. 페이지 데이터는 페이지(PG)에 포함된 메모리 셀(MC1~MCn)의 개수에 대응되는 데이터 비트들을 포함할 수 있다. 예를 들어, 하나의 메모리 셀이 1비트의 데이터를 저장하는 싱글 레벨 셀의 방식인 경우, 페이지(PG)에 포함된 복수의 메모리 셀(MC1~MCn) 각각이 1 비트의 데이터를 저장할 수 있다. 즉, 1개의 페이지(PG)는 1개의 페이지 데이터를 저장할 수 있다. 다른 예를 들어, 하나의 메모리 셀이 2비트의 데이터를 저장하는 멀티 레벨 셀의 방식인 경우, 페이지(PG)에 포함된 복수의 메모리 셀(MC1~MCn) 각각이 2 비트의 데이터를 저장할 수 있다. 즉, 1개의 페이지(PG)는 2개의 페이지 데이터를 저장할 수 있다. 이와 유사한 방식으로 3비트의 데이터를 저장하는 트리플 레벨 셀의 방식인 경우, 1개의 페이지(PG)는 3개의 페이지 데이터를 저장할 수 있다. 4비트의 데이터를 저장할 수 있는 쿼드 레벨 셀의 방식인 경우, 1개의 페이지(PG)는 4개의 페이지 데이터를 저장할 수 있다. 이하에서는 설명의 편의를 위해, 데이터의 저장 방식이 멀티 레벨 셀인 경우를 가정하여 설명하도록 한다.

도 4a 내지 4d는 일 실시 예에 따른 메모리 셀들의 문턱 전압의 분포를 설명하기 위한 도면이다.

도 4a는 이레이즈 동작이 수행된 메모리 셀들의 문턱 전압을 나타낸 것이다.

도 4a를 참조하면, 이레이즈 상태는 복수의 프로그램 상태들 중 제0 프로그램 상태(PV0)일 수 있다. 복수의 프로그램 상태들 각각은 특정한 전압 범위를 가질 수 있다. 일 실시 예에서, 복수의 프로그램 상태들 각각은 검증 전압의 검증 레벨들(VVRF1~VVRF3) 각각을 기준으로 구분되는 전압 범위를 가질 수 있다. 여기서, 이레이즈 상태는 복수의 프로그램 상태들 중에서 가장 작은 레벨의 전압 범위를 가질 수 있다. 예를 들어, 이레이즈 상태는 검증 전압의 검증 레벨들(VVRF1~VVRF3) 보다 작은 레벨의 전압 범위를 가질 수 있다. 복수의 프로그램 상태들 각각은 데이터의 특정한 값을 나타낼 수 있다.

한편, 도 4a에서는 검증 전압의 개수는 3개인 것으로 도시하였으나, 이는 일 실시 예일 뿐이며, 검증 전압의 개수 또는 프로그램 상태의 개수는 싱글 레벨 셀 방식, 멀티 레벨 셀 방식, 트리플 레벨 셀 방식 등과 같이 메모리 셀의 저장 방식에 따라 달라질 수 있다.

도 4b 및 도 4c는 프로그램 동작이 수행된 메모리 셀들의 문턱 전압을 나타낸 것이다. 여기서, 도 4b는 멀티 레벨 셀 방식에 따라 프로그램 동작이 수행된 것이고, 도 4c는 트리플 레벨 셀 방식에 따라 프로그램 동작이 수행된 것을 나타낸다.

일 실시 예에서, 도 4b와 같이 멀티 레벨 셀 방식인 경우, 복수의 프로그램 상태는 제0 프로그램 상태(PV0) 내지 제3 프로그램 상태(PV3)를 포함할 수 있다. 여기서, 제0 프로그램 상태(PV0)은 이레이즈 상태일 수 있다. 페이지 데이터에 따라 선택 페이지에 포함된 메모리 셀들은 제0 프로그램 상태(PV0) 내지 제3 프로그램 상태(PV3) 중에서 하나의 프로그램 상태를 갖도록, 프로그램 동작을 통해 선택 페이지에 포함된 메모리 셀들의 문턱 전압이 조정될 수 있다.

일 실시 예에서, 도 4c와 같이 트리플 레벨 셀 방식인 경우, 복수의 프로그램 상태는 제0 프로그램 상태(PV0) 내지 제3 프로그램 상태(PV3)를 포함할 수 있다. 여기서, 제0 프로그램 상태(PV0)은 이레이즈 상태일 수 있다. 페이지 데이터에 따라 선택 페이지에 포함된 메모리 셀들은 제0 프로그램 상태(PV0) 내지 제3 프로그램 상태(PV3) 중에서 하나의 프로그램 상태를 갖도록, 프로그램 동작을 통해 선택 페이지에 포함된 메모리 셀들의 문턱 전압이 조정될 수 있다.

일 실시 예에서, 도 4c와 같이 트리플 레벨 셀 방식의 경우, 복수의 프로그램 상태는 제0 프로그램 상태(PV0) 내지 제7 프로그램 상태(PV7)를 포함할 수 있다. 여기서, 제0 프로그램 상태(PV0)은 이레이즈 상태일 수 있다. 페이지 데이터에 따라 선택 페이지에 포함된 메모리 셀들은 제0 프로그램 상태(PV0) 내지 제7 프로그램 상태(PV7) 중에서 하나의 프로그램 상태를 갖도록, 프로그램 동작을 통해 선택 페이지에 포함된 메모리 셀들의 문턱 전압이 조정될 수 있다.

복수의 프로그램 상태를 검증하기 위해 검증 전압은 복수의 레벨들 중 하나로 조정될 수 있다.

일 실시 예에서, 도 4b와 같이 멀티 레벨 셀 방식인 경우, 제0 프로그램 상태(PV0) 내지 제3 프로그램 상태(PV3)를 검증하기 위해, 검증 전압은 제1 검증 레벨(VVRF1) 내지 제3 검증 레벨(VVRF3) 중 하나로 조정될 수 있다. 이 경우, 특정한 검증 레벨을 갖는 검증 전압을 이용하여 메모리 셀의 프로그램 상태를 판단할 수 있다. 예를 들어, 메모리 셀과 연결된 워드 라인에 인가되는 검증 전압의 검증 레벨 미만인 문턱 전압을 갖는 메모리 셀은 턴온되고, 검증 레벨 이상인 문턱 전압을 갖는 메모리 셀은 턴오프되는 성질을 이용할 수 있다.

메모리 셀의 문턱 전압이 제1 검증 레벨(VVRF1) 미만인 경우, 메모리 셀은 제0 프로그램 상태(PV0)일 수 있다. 메모리 셀의 문턱 전압이 제1 검증 레벨(VVRF1) 이상이고 제2 검증 레벨(VVRF2) 미만인 경우, 메모리 셀은 제1 프로그램 상태(PV1)일 수 있다. 메모리 셀의 문턱 전압이 제2 검증 레벨(VVRF2) 이상이고 제3 검증 레벨(VVRF3) 미만인 경우, 메모리 셀은 제2 프로그램 상태(PV2)일 수 있다. 메모리 셀의 문턱 전압이 제3 검증 레벨(VVRF3) 이상인 경우, 메모리 셀은 제3 프로그램 상태(PV3)일 수 있다. 여기서, 제1 검증 레벨(VVRF1)부터 제3 검증 레벨(VVRF3)까지의 순서로 더 큰 값일 수 있다. 또한, 제0 프로그램 상태(PV0)부터 제3 프로그램 상태(PV3)까지의 순서로 더 높은 프로그램 상태를 나타낼 수 있다.

일 실시 예에서, 도 4c와 같이 트리플 레벨 셀 방식인 경우, 제0 프로그램 상태(PV0) 내지 제7 프로그램 상태(PV7)를 검증하기 위해, 검증 전압은 제1 검증 레벨(VVRF1) 내지 제7 검증 레벨(VVRF7) 중 하나로 조정될 수 있다. 도 4b의 설명과 유사한 방식으로 검증 전압을 이용하여 메모리 셀의 프로그램 상태를 판단할 수 있다.

일 실시 예에 따른 프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP 방식일 수 있다. 구체적으로, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 복수의 프로그램 루프들 각각은 프로그램 펄스 동작 및 검증 동작을 포함할 수 있다. 메모리 장치(100)는 검증 동작을 통해 프로그램 펄스 동작이 패스된 것으로 판단될 때까지, 다음 프로그램 루프들을 반복하여 수행될 수 있다. 여기서, 프로그램 전압이 선택 워드 라인에 반복적으로 인가됨에 따라 선택 워드 라인에 연결된 메모리 셀의 문턱 전압은 단계적으로 증가할 수 있다. 즉, 메모리 셀의 프로그램 상태 또한 단계적으로 증가할 수 있다. 예를 들어, 도 4a와 같이 제0 프로그램 상태(PV0)를 갖는 메모리 셀들 각각이 도 4b와 같이 제0 프로그램 상태(PV0) 내지 제3 프로그램 상태(PV3) 중 하나의 상태를 갖도록 메모리 장치(100)는 프로그램 루프를 반복하여 수행할 수 있다.

도 4d는 멀티 레벨 셀 방식에 따라 프로그램 동작이 수행된 메모리 셀들의 문턱 전압을 나타낸 것이다. 도 4d를 참조하여, 예를 들어, 제1 프로그램 상태(PV1) 및 제2 프로그램 상태(PV2) 각각을 타겟으로 프로그램 동작이 수행된 메모리 셀들은 정상적으로 프로그램되고, 제3 프로그램 상태(PV3)를 타겟으로 프로그램 동작이 수행된 메모리 셀들은 언더 프로그램된 것을 가정하도록 한다.

구체적으로, 제3 검증 레벨(VVRF3) 미만인 문턱 전압을 갖는 제1 메모리 셀들(410)이 존재하는 상태에서, 공통 소스 라인(CSL)으로 과도한 전류가 방출되는 소스 라인 바운싱 등의 원인으로 인해 프로그램 펄스 동작이 패스된 것으로 판단될 수 있다. 특히, 프로그램 상태들 중에서 높은 프로그램 상태인 경우에 이러한 현상이 자주 발생할 수 있다. 이 경우, 다음 프로그램 루프의 진행 없이 언더 프로그램 상태(PV3')를 갖는 메모리 셀들이 존재하는 상태로 프로그램 동작이 종료될 수 있다. 언더 프로그램 상태(PV3')를 갖는 메모리 셀들은 문턱 전압이 제3 검증 레벨(VVRF3) 미만인 제1 메모리 셀들(410) 및 문턱 전압이 제3 검증 레벨(VVRF3) 이상인 제2 메모리 셀들(420)을 포함할 수 있다. 한편, 제1 메모리 셀들(410)은 슬로우 셀들, 제2 메모리 셀들(420)은 패스트 셀들이라 간략히 지칭할 수 있다.

제1 프로그램 상태(PV1)를 갖는 메모리 셀들의 문턱 전압의 최소 레벨은 제1 검증 레벨(VVRF1)과 같거나 큰 레벨일 수 있다. 제1 리드 마진(m1)은 제1 검증 레벨(VVRF1) 및 리드 전압의 제1 리드 레벨(VR1) 사이의 차이를 나타낼 수 있다. 여기서, 제1 리드 레벨(VR1)은 제1 프로그램 상태(PV1)에 대응되는 데이터를 리드하기 위해 미리 설정된 레벨이고, 제1 리드 레벨(VR1)은 제1 검증 레벨(VVRF1) 보다 작은 레벨일 수 있다.

제2 프로그램 상태(PV2)를 갖는 메모리 셀들의 문턱 전압의 최소 레벨은 제2 검증 레벨(VVRF2)과 같거나 큰 레벨일 수 있다. 제2 리드 마진(m2)은 제2 검증 레벨(VVRF2) 및 리드 전압의 제2 리드 레벨(VR2) 사이의 차이를 나타낼 수 있다. 여기서, 제2 리드 레벨(VR2)은 제2 프로그램 상태(PV2)에 대응되는 데이터를 리드하기 위해 미리 설정된 레벨이고, 제2 리드 레벨(VR2)은 제2 검증 레벨(VVRF2) 보다 작은 레벨일 수 있다.

언더 프로그램 상태(PV3')를 갖는 메모리 셀들의 문턱 전압의 최소 레벨(VU)은 제3 검증 레벨(VVRF3) 보다 작은 레벨일 수 있다. 제3 마진(m3)은 최소 레벨(VU) 및 리드 전압의 제3 리드 레벨(VR3) 사이의 차이를 나타낼 수 있다. 여기서, 제3 리드 레벨(VR3)은 제3 프로그램 상태(PV3)에 대응되는 데이터를 리드하기 위해 미리 설정된 레벨이고, 제3 리드 레벨(VR3)은 제3 검증 레벨(VVRF3) 보다 작은 레벨일 수 있다.

문턱 전압의 분포가 비정상적으로 제어된 메모리 셀들에 대한 제3 마진(m3)은 문턱 전압의 분포가 정상적으로 제어된 메모리 셀들에 대한 제1 마진(m1) 및 제2 마진(m2)에 비해 더 낮은 값일 수 있다. 이는 시간의 경과 또는 동작 횟수의 증가 등으로 인해 메모리 셀들이 열화될수록 제3 마진(m3)은 점점 낮아질 수 있다. 이에 따라 데이터의 신뢰성이 저하될 가능성이 높아질 수 있다.

한편, 상술한 실시 예는 멀티 레벨 셀 방식인 경우를 가정하여 설명하였으나, 이러한 설명은 트리플 레벨 셀 방식, 쿼드 레벨 셀 방식 등의 경우에도 적용될 수 있다.

본 개시에서는 언더 프로그램 상태를 방지하기 위해 검증 동작 시 비선택 워드 라인에 인가하는 검증 패스 전압을 단계적으로 증가시키는 방식을 이용할 수 있다.

도 5는 일 실시 예에 따른 선택 워드 라인 및 비선택 워드 라인을 설명하기 위한 도면이다. 도 5는 메모리 블록에 포함된 메모리 셀들 중에서 어느 하나의 비트 라인과 연결된 메모리 셀들을 나타낸 것이고, 다른 비트 라인과 연결된 메모리 셀들은 생략하여 나타낸 것이다.

도 5를 참조하면, 복수의 워드 라인들(WL1~WLz)은 하나의 비트 라인(BL)과 공통으로 연결된 복수의 메모리 셀들(MC1~MCz)과 각각 연결될 수 있다. 복수의 메모리 셀들(MC1~MCz) 각각은 각 페이지에 포함될 수 있다. 각 페이지는 같은 워드 라인에 연결되고 다른 비트 라인에 연결되는 메모리 셀들을 포함할 수 있다.

프로그램 동작은 복수의 워드 라인들(WL1~WLz)과 연결된 메모리 셀들(MC1~MCz)에 대해 순차적으로 수행될 수 있다. 예를 들어, 도 5를 참조하면, 메모리 블록에 포함된 메모리 셀들(MC1~MCz) 중에서 제1 내지 제n-1 워드 라인들(WL1~WLn-1)에 연결된 제1 내지 제n-1 메모리 셀들(MC1~MCn-1)에 대해 순차적으로 프로그램 동작이 수행될 수 있다. 이 경우, 메모리 블록에 포함된 메모리 셀들(MC1~MCz) 중에서 제n 내지 제z 워드 라인들(WLn~WLz)에 연결된 제n 내지 제z 메모리 셀들(MCn~MCz)은 제0 프로그램 상태(즉, 이레이즈 상태)일 수 있다.

이후, 복수의 워드 라인들(WL1~WLz) 중에서 어드레스에 의해 제n 워드 라인(WLn)이 선택될 수 있다. 예를 들어, 선택 워드 라인(Sel.WL)은 제n 워드 라인(WLn)일 수 있다. 선택 워드 라인(Sel.WL)과 연결된 선택 페이지(Sel.PG)는 제n 메모리 셀(MCn)을 포함할 수 있다. 비선택 워드 라인들(Unsel.WL)은 복수의 워드 라인들(WL1~WLz) 중에서 선택 워드 라인(Sel.WL)을 제외한 메모리 블록과 연결된 나머지 워드 라인을 포함할 수 있다. 예를 들어, 비선택 워드 라인들(Unsel.WL)은 제1 내지 제n-1 워드 라인들(WL1~WLn-1) 및 제n+1 내지 제z 워드 라인들(WLn+1~WLz)을 포함할 수 있다.

메모리 장치(100)는 프로그램 커맨드 및 어드레스가 수신되면, 프로그램 펄스 동작 및 검증 동작을 포함하는 프로그램 루프를 수행할 수 있다. 여기서, 어드레스는 선택 워드 라인(Sel.WL) 또는 선택 페이지(Sel.PG)를 나타내는 어드레스인 것으로 가정하도록 한다.

구체적으로, 메모리 장치(100)는 선택 워드 라인(Sel.WL)에 프로그램 전압을 인가하면서 비선택 워드 라인들(Unsel.WL)에 프로그램 패스 전압을 인가하는 프로그램 펄스 동작을 수행할 수 있다. 이후, 메모리 장치(100)는 선택 워드 라인(Sel.WL)에 검증 전압을 인가하면서 비선택 워드 라인들(Unsel.WL)에 검증 패스 전압을 인가하는 검증 동작을 수행할 수 있다.

메모리 장치(100)는 검증 동작에 따라 프로그램 펄스 동작이 페일되면, 프로그램 펄스 동작 및 검증 동작을 포함하는 다음 프로그램 루프를 수행할 수 있다.

구체적으로, 메모리 장치(100)는 프로그램 전압의 레벨을 증가시킬 수 있다. 메모리 장치(100)는 선택 워드 라인(Sel.WL)에 프로그램 전압을 인가하면서 비선택 워드 라인들(Unsel.WL)에 프로그램 패스 전압을 인가하는 프로그램 펄스 동작을 수행할 수 있다. 즉, 선택 워드 라인(Sel.WL)에는 이전보다 레벨이 상승한 프로그램 전압이 인가될 수 있다.

그리고, 메모리 장치(100)는 선택 워드 라인(Sel.WL)에 연결된 선택 페이지(Sel.PG)에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 비선택 워드 라인들(Unsel.WL) 중에서 적어도 하나의 비선택 워드 라인에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다. 예를 들어, 기준 레벨은 복수의 프로그램 상태들 각각을 검증하기 위한 검증 전압의 검증 레벨들 중 미리 설정된 하나의 검증 레벨일 수 있다. 메모리 장치(100)는 선택 워드 라인(Sel.WL)에 검증 전압을 인가하면서 비선택 워드 라인들(Unsel.WL)에 검증 패스 전압을 인가하는 검증 동작을 수행할 수 있다. 즉, 검증 동작 시, 비선택 워드 라인들(Unsel.WL)에는 이전과 레벨이 동일한 검증 패스 전압이 인가되거나, 또는 비선택 워드 라인들(Unsel.WL) 중 적어도 일부는 이전보다 레벨이 상승한 검증 패스 전압이 인가될 수 있다.

검증 동작과 관련하여, 레벨이 상승한 검증 패스 전압은 비선택 워드 라인들(Unsel.WL) 중에서 적어도 하나의 비선택 워드 라인에 인가될 수 있다.

일 실시 예에서, 적어도 하나의 비선택 워드 라인은 메모리 블록과 연결된 복수의 워드 라인들(WL1~WLz) 중 선택 워드 라인(Sel.WL)과 인접한 순서로 미리 설정된 개수만큼 선택된 워드 라인들을 포함할 수 있다. 예를 들어, 미리 설정된 개수가 2개인 경우, 적어도 하나의 비선택 워드 라인은 선택 워드 라인(Sel.WL)인 제n 워드 라인(WLn)을 기준으로 가장 인접한 제n-1 워드 라인(WLn-1) 및 제n+1 워드 라인(WLn+1)을 포함할 수 있다. 보다 구체적으로 미리 설정된 개수가 2개인 경우, 메모리 장치(100)는 선택 워드 라인(Sel.WL)인 제n 워드 라인(WLn)과 연결된 선택 페이지(Sel.PG)를 기준으로 가장 인접한 제1 인접 페이지(APG1) 및 제2 인접 페이지(APG2)를 판단하고, 제1 인접 페이지(APG1)와 연결된 제n-1 워드 라인(WLn-1) 및 제2 인접 페이지(APG2)와 연결된 제n+1 워드 라인(WLn+1)을 적어도 하나의 비선택 워드 라인으로 결정할 수 있다.

이 경우, 메모리 장치(100)는 검증 동작 시 선택 워드 라인(Sel.WL)에 검증 전압을 인가할 수 있다. 메모리 장치(100)는 선택 워드 라인(Sel.WL)에 검증 전압을 인가하는 동안, 비선택 워드 라인들(Unsel.WL) 중에서 제n-1 워드 라인(WLn-1) 및 제n+1 워드 라인(WLn+1)에는 레벨이 상승한 검증 패스 전압을 인가하고, 나머지 워드 라인들에는 레벨이 유지된 검증 패스 전압을 인가할 수 있다.

일 실시 예에서, 적어도 하나의 비선택 워드 라인은 메모리 블록과 연결된 복수의 워드 라인들(WL1~WLz) 중 선택 워드 라인(Sel.WL)인 제n 워드 라인(WLn)을 제외한 나머지 워드 라인들일 수 있다. 즉, 적어도 하나의 비선택 워드 라인은 비선택 워드 라인들(Unsel.WL) 전부일 수 있다. 이 경우, 메모리 장치(100)는 비선택 워드 라인들(Unsel.WL)에 인가되는 검증 패스 전압의 레벨을 증가시킬 수 있다. 메모리 장치(100)는 검증 동작 시 선택 워드 라인(Sel.WL)에 검증 전압을 인가하는 동안 비선택 워드 라인들(Unsel.WL)에 레벨이 상승한 검증 패스 전압을 인가할 수 있다.

일 실시 예에서, 메모리 장치(100)는 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 다음 프로그램 루프를 수행할 때마다, 비선택 워드 라인들(Unsel.WL)에 인가하는 검증 패스 전압의 레벨을 다른 증가량에 따라 증가시킬 수 있다.

구체적으로, 메모리 장치(100)는 제1 증가량에 따라 비선택 워드 라인들(Unsel.WL) 중에서 프로그램 완료된 페이지와 연결된 워드 라인에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다. 그리고, 메모리 장치(100)는 제2 증가량에 따라 비선택 워드 라인들(Unsel.WL) 중에서 이레이즈된 페이지와 연결된 워드 라인에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다. 여기서 이레이즈된 페이지는 제0 프로그램 상태(PV0)를 갖는 메모리 셀들을 포함하는 페이지를 나타낸다.

예를 들어, 도 5를 참조하여, 제1 내지 제n-1 워드 라인들(WL1~WLn-1)에 인가하는 검증 패스 전압의 레벨은 제1 증가량에 따라 증가되고, 제n+1 내지 제z 워드 라인들(WLn+1~WLz)에 인가하는 검증 패스 전압의 레벨은 제2 증가량에 따라 증가될 수 있다. 여기서, 제2 증가량은 제1 증가량 보다 작은 값일 수 있다. 다만, 이는 일 실시 예일 뿐이며, 제2 증가량은 제1 증가량 보다 큰 값일 수 있다.

이 경우에도, 제1 증가량에 따라 레벨이 증가한 검증 패스 전압이 인가되는 워드 라인은 제1 내지 제n-1 워드 라인들(WL1~WLn-1) 전부 또는 일부일 수 있다. 또한, 제2 증가량에 따라 레벨이 증가한 검증 패스 전압이 인가되는 워드 라인은 제n+1 내지 제z 워드 라인들(WLn+1~WLz) 전부 또는 일부일 수 있다.

구체적인 예를 들어, 메모리 장치(100)는 프로그램 완료된 페이지들 중에서 선택 워드 라인(Sel.WL)인 제n 워드 라인(WLn)과 연결된 선택 페이지(Sel.PG)를 기준으로 가장 인접한 제1 인접 페이지(APG1)에 연결된 제n-1 워드 라인(WLn-1)에는 제1 증가량에 따라 증가된 레벨의 검증 패스 전압을 인가할 수 있다. 이때, 메모리 장치(100)는 프로그램 완료된 페이지들 중에서 제1 인접 페이지(APG1)를 제외한 나머지 페이지들에 레벨이 유지된 검증 패스 전압을 인가할 수 있다.

이와 병렬적으로, 메모리 장치(100)는 이레이즈된 페이지들 중에서 선택 워드 라인(Sel.WL)인 제n 워드 라인(WLn)과 연결된 선택 페이지(Sel.PG)를 기준으로 가장 인접한 제2 인접 페이지(APG2)에 연결된 제n+1 워드 라인(WLn+1)에는 제2 증가량에 따라 증가된 레벨의 검증 패스 전압을 인가할 수 있다. 이때, 메모리 장치(100)는 이레이즈된 페이지들 중에서 제2 인접 페이지(APG2)를 제외한 나머지 페이지들에 레벨이 유지된 검증 패스 전압을 인가할 수 있다.

한편, 메모리 장치(100)는 검증 동작에 따라 프로그램 펄스 동작이 패스되면 프로그램 동작을 종료할 수 있다.

한편, 상술한 실시 예들은 일 실시 예일 뿐이며, 적어도 하나의 비선택 워드 라인에 포함되는 워드 라인의 개수 및 위치 관계는 다양하게 변형 실시될 수 있다.

도 6은 일 실시 예에 따른 프로그램 루프를 설명하기 위한 도면이다.

도 6을 참조하면, 메모리 장치(100)는 선택된 메모리 셀이 프로그램 상태들 중 타겟 상태가 될 때까지, 설정된 순서에 따라 복수의 프로그램 루프들(PL1, PL2, PL3, ..., PLn-1, PLn, PLn+1, ...)을 순차적으로 수행할 수 있다. 타겟 상태는 프로그램 상태들 중에서 저장될 데이터에 따라 결정된 프로그램 상태일 수 있다.

복수의 프로그램 루프들(PL1, PL2, PL3, ..., PLn-1, PLn, PLn+1, ...) 각각은 메모리 셀이 타겟 상태에 도달하도록 프로그램 전압을 인가하는 프로그램 펄스 동작(PGM)과 메모리 셀이 타겟 상태에 도달했는지 여부를 판단하기 위해 검증 전압을 인가하는 검증 동작(VERIFY)를 포함할 수 있다. 타겟 상태는 복수의 프로그램 상태들 중 저장될 데이터에 따라 결정된 프로그램 상태일 수 있다.

예를 들어, 타겟 상태가 제1 프로그램 상태(PV1)인 메모리 셀은 제1 검증 레벨(VVRF1)을 갖는 검증 전압에 의해 검증이 수행되고, 제2 프로그램 상태(PV2)인 메모리 셀은 제2 검증 레벨(VVRF2)을 갖는 검증 전압에 의해 검증이 수행되고, 제3 프로그램 상태(PV3)인 메모리 셀은 제3 검증 레벨(VVRF3)을 갖는 검증 전압에 의해 검증이 수행될 수 있다. 다만, 이는 일 실시 예일 뿐이며, 보다 정확한 검증을 위해 복수의 검증 전압이 인가될 수 있다.

일 실시 예에서, 타겟 상태가 제3 프로그램 상태(PV3)인 경우를 가정하면, 메모리 장치(100)는 선택된 메모리 셀이 타겟 상태인 제3 프로그램 상태(PV3)가 될 때까지 복수의 프로그램 루프들(PL1, PL2, PL3, ..., PLn-1, PLn, PLn+1, ...)을 순차적으로 수행할 수 있다. 즉, 메모리 장치(100)는 선택된 메모리 셀이 타겟 레벨인 제3 검증 레벨(VVRF3) 이상이 될 때까지 복수의 프로그램 루프들(PL1, PL2, PL3, ..., PLn-1, PLn, PLn+1, ...)을 순차적으로 수행할 수 있다. 여기서, 타겟 레벨은 타겟 상태에 대응될 수 있다. 이하에서는, 복수의 검증 레벨들(VVRF1, VVRF2, VVRF3) 중에서 제2 검증 레벨(VVRF2)이 기준 레벨로 설정된 것을 가정하여 설명하도록 한다.

구체적으로, 메모리 장치(100)는 제1 프로그램 루프(PL1)에 포함된 프로그램 펄스 동작(PGM) 및 검증 동작(VERIFY)을 순차적으로 수행할 수 있다.

제1 프로그램 루프(PL1)의 프로그램 펄스 동작(PGM)은 선택된 메모리 셀의 문턱 전압을 증가시키기 위해, 선택된 메모리 셀과 연결된 선택 워드 라인(Sel.WL)에 프로그램 전압을 인가하고, 비선택 워드 라인들(Unsel.WL)에 프로그램 패스 전압을 인가할 수 있다. 여기서, 프로그램 전압은 제1 프로그램 레벨(VPGM1)을 갖는 전압일 수 있다. 한편, 프로그램 패스 전압은 프로그램 패스 레벨(VPA)을 갖는 전압일 수 있다.

제1 프로그램 루프(PL1)의 검증 동작(VERIFY)은 적어도 하나의 검증 전압을 선택된 메모리 셀과 연결된 선택 워드 라인(Sel.WL)에 인가하고, 검증 패스 전압을 비선택 워드 라인들(Unsel.WL)에 인가할 수 있다. 여기서, 적어도 하나의 검증 전압은 제1 검증 레벨(VVRF1)을 갖는 전압, 제2 검증 레벨(VVRF2)을 갖는 전압 및 제3 검증 레벨(VVRF3)을 갖는 전압 중에서 적어도 하나를 포함할 수 있다. 검증 전압은 프로그램 상태에 따라 결정될 수 있다. 한편, 검증 패스 전압은 제1 검증 패스 레벨(VPB1)을 갖는 전압일 수 있다.

메모리 장치(100)는 메모리 셀의 문턱 전압이 검증 전압의 제3 검증 레벨(VVRF3) 이상인 경우, 프로그램 펄스 동작(PGM)이 패스된 것으로 판단할 수 있다. 메모리 장치(100)는 메모리 셀의 문턱 전압이 검증 전압의 제3 검증 레벨(VVRF3) 미만인 경우, 프로그램 펄스 동작(PGM)이 페일된 것으로 판단할 수 있다.

그리고, 메모리 장치(100)는 검증 동작(VERIFY)에 따라 프로그램 펄스 동작(PGM)이 패스된 것으로 판단될 때까지, 제2 프로그램 루프(PL2), 제3 프로그램 루프(PL3), ... 와 같이 다음 프로그램 루프를 반복하여 수행할 수 있다.

예를 들어, 메모리 장치(100)는 검증 동작(VERIFY)에 따라 프로그램 펄스 동작(PGM)이 페일인 것으로 판단되면, 제2 프로그램 루프(PL2)에 포함된 프로그램 펄스 동작(PGM) 및 검증 동작(VERIFY)을 순차적으로 수행할 수 있다.

일 실시 예에서, 프로그램 루프가 반복될 때마다, 메모리 장치(100)는 제1 프로그램 레벨(VPGM1), 제2 프로그램 레벨(VPGM2), 제3 프로그램 레벨(VPGM3), ..., 제n-1 프로그램 레벨(VPGMn-1), 제n 프로그램 레벨(VPGMn), 제n+1 프로그램 레벨(VPGMn+1), ... 와 같이 프로그램 전압의 레벨을 단계적으로 증가시킬 수 있다.

일 실시 예에서, 프로그램 루프가 반복될 때마다, 메모리 장치(100)는 프로그램 패스 레벨(VPA)과 같이 프로그램 패스 전압의 레벨을 일정하게 유지할 수 있다.

일 실시 예에서, 다음 프로그램 루프가 수행될 때, 메모리 장치(100)는 제1 검증 레벨(VVRF1)을 갖는 전압, 제2 검증 레벨(VVRF2)을 갖는 전압 및 제3 검증 레벨(VVRF3)을 갖는 전압들 중 적어도 하나의 검증 전압을 선택해 검증 동작시 이용할 수 있다.

예를 들어, 검증 동작을 통해 메모리 셀이 제0 프로그램 상태(PV0)인 것으로 판단된 경우, 다음 프로그램 루프의 검증 동작 시 제1 검증 레벨(VVRF1)을 갖는 검증 전압이 선택 워드 라인(Sel.WL)에 인가될 수 있다. 이전 또는 이후에, 제2 검증 레벨(VVRF2)을 갖는 검증 전압 및 제3 검증 레벨(VVRF3)을 갖는 검증 전압 중 적어도 하나가 선택 워드 라인(Sel.WL)에 추가적으로 인가될 수 있다.

다른 예를 들어, 검증 동작을 통해 메모리 셀이 제1 프로그램 상태(PV1)인 것으로 판단된 경우, 다음 프로그램 루프의 검증 동작 시 제2 검증 레벨(VVRF2)을 갖는 검증 전압이 선택 워드 라인(Sel.WL)에 인가될 수 있다. 이전 또는 이후에, 제1 검증 레벨(VVRF1)을 갖는 검증 전압 및 제3 검증 레벨(VVRF3)을 갖는 검증 전압 중 적어도 하나가 선택 워드 라인(Sel.WL)에 추가적으로 인가될 수 있다.

다른 예를 들어, 검증 동작을 통해 메모리 셀이 제2 프로그램 상태(PV2)인 것으로 판단된 경우, 다음 프로그램 루프의 검증 동작 시 제3 검증 레벨(VVRF3)을 갖는 검증 전압이 선택 워드 라인(Sel.WL)에 인가될 수 있다. 이전 또는 이후에, 제1 검증 레벨(VVRF1)을 갖는 검증 전압 및 제2 검증 레벨(VVRF2)을 갖는 검증 전압 중 적어도 하나가 선택 워드 라인(Sel.WL)에 추가적으로 인가될 수 있다.

일 실시 예에서, 선택된 메모리 셀의 문턱 전압이 기준 레벨 이상일 경우에 다음 프로그램 루프가 수행될 때마다, 메모리 장치(100)는 제n-1 검증 패스 레벨(VPBn-1), 제n 검증 패스 레벨(VPBn), 제n+1 검증 패스 레벨(VPBn+1), ... 와 같이 검증 패스 전압의 레벨을 단계적으로 증가시킬 수 있다. 이는 소스 라인 바운싱 등으로 인하여 스트링에 흐르는 센싱 전류가 감소하여 메모리 셀의 문턱 전압이 실제 레벨보다 더 큰 레벨로 식별하게 되는 결과를 보정하기 위함이다. 예를 들어, 비선택 워드 라인들(Unsel.WL)에 인가하는 검증 패스 전압의 레벨을 증가시킬 경우, 센싱 전류가 증가하여 선택 워드 라인(Sel.WL)에 연결된 메모리 셀의 문턱 전압의 레벨이 더 작은 값으로 식별될 수 있다. 한편, 레벨이 상승하는 검증 패스 전압이 인가되는 대상은 비선택 워드 라인들(Unsel.WL) 전부 또는 일부일 수 있다.

일 실시 예에서, 선택된 메모리 셀의 문턱 전압이 기준 레벨 미만인 경우에 다음 프로그램 루프가 수행될 때, 메모리 장치(100)는 제1 검증 패스 레벨(VPB1), 제2 검증 패스 레벨(VPB2), 제3 검증 패스 레벨(VPB3), ..., 제n-1 검증 패스 레벨(VPBn-1)과 같이 검증 패스 전압의 레벨을 일정하게 유지할 수 있다. 여기서, 제1 검증 패스 레벨(VPB1), 제2 검증 패스 레벨(VPB2), 제3 검증 패스 레벨(VPB3), ..., 제n-1 검증 패스 레벨(VPBn-1)은 같은 레벨일 수 있다. 이는 메모리 셀의 문턱 전압 또는 프로그램 상태에 따라 검증 패스 전압의 레벨을 선택적으로 적용하기 위함이다.

도 7은 일 실시 예에 따른 검증 패스 전압의 변화를 설명하기 위한 도면이다. 도 7의 그래프는 시간 또는 프로그램 루프에 따른 검증 패스 전압을 나타낸 것이다.

도 7을 참조하면, 메모리 장치(100)는 프로그램 동작 또는 프로그램 펄스 동작이 패스될 때까지, 복수의 프로그램 루프들을 순차적으로 수행할 수 있다. 이하에서는 제n-1 프로그램 루프(PLn-1)의 검증 동작에 따라 메모리 셀들의 문턱 전압이 기준 레벨 이상으로 센싱되는 것을 가정하도록 한다.

제n-1 프로그램 루프(PLn-1)의 이전 프로그램 루프들의 경우, 메모리 장치(100)는 검증 동작에 따라 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압이 기준 레벨 미만이고 타겟 레벨 미만인 것으로 판단할 수 있다. 제n-1 프로그램 루프(PLn-1)의 경우, 메모리 장치(100)는 검증 동작에 따라 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압이 기준 레벨 이상이고 타겟 레벨 미만인 것으로 판단할 수 있다.

이 경우, 메모리 장치(100)는 제n-1 프로그램 루프(PLn-1)의 다음 순서인 제n 프로그램 루프(PLn)를 수행할 수 있다. 구체적으로, 메모리 장치(100)는 제n 프로그램 루프(PLn)에 포함된 검증 동작의 검증 패스 전압의 레벨을 전압 증가량(V_shift)에 따라 증가시킬 수 있다. 이때, 메모리 장치(100)는 프로그램 루프가 진행될수록 검증 패스 전압의 레벨을 선형적으로 증가시킬 수 있다. 즉, 메모리 장치(100)는 전압 증가량(V_shift)의 고정된 값에 따라 검증 패스 전압의 레벨을 증가시킬 수 있다. 또는 메모리 장치(100)는 프로그램 루프가 진행될수록 검증 패스 전압의 레벨을 비선형적으로 증가시킬 수 있다. 즉, 메모리 장치(100)는 전압 증가량(V_shift)의 가변된 값에 따라 검증 패스 전압의 레벨을 증가시킬 수 있다. 전압 증가량(V_shift)의 값은 미리 설정되어 메모리 장치(100)에 저장될 수 있다.

일 실시 예에서, 메모리 장치(100)는 메모리 셀의 문턱 전압이 기준 레벨 미만인 프로그램 루프 구간에서, 검증 패스 전압의 레벨을 유지할 수 있다. 다른 실시 예에서, 메모리 장치(100)는 메모리 셀의 문턱 전압이 기준 레벨 미만인 프로그램 루프 구간에서, 프로그램 루프가 진행될수록 전압 증가량(V_shift) 보다 낮은 증가량에 따라 검증 패스 전압의 레벨이 증가시킬 수 있다.

도 8a는 일 실시 예에 따른 검증 패스 전압이 변경되는 조건을 설명하기 위한 도면이다.

도 8a를 참조하면, 본 개시의 일 실시 예에 따른 검증 패스 전압의 레벨은 메모리 셀들의 문턱 전압을 기준 레벨과 비교한 결과 또는 메모리 셀들의 프로그램 상태를 기준 프로그램 상태와 비교한 결과에 따라 결정될 수 있다. 이때, 기준 레벨 또는 기준 프로그램 상태는 데이터 저장 방식에 따라 미리 결정될 수 있다. 예를 들어, 기준 프로그램 상태는 검증 패스 전압의 레벨을 일정하게 유지한 상태로 프로그램 동작을 수행하여, 메모리 셀의 프로그램 상태 별 언더 프로그램의 발생 빈도를 고려해 미리 결정된 것일 수 있다.

일 실시 예에서, 데이터 저장 방식이 멀티 레벨 셀(MLC) 방식인 경우 기준 프로그램 상태는 복수의 프로그램 상태들(PV0~PV3) 중에서 제2 프로그램 상태(PV2)로 설정될 수 있다. 이때, 기준 레벨은 검증 전압의 검증 레벨들 중에서 기준 프로그램 상태인 제2 프로그램 상태(PV2)를 검증하기 위한 검증 레벨일 수 있다.

일 실시 예에서, 데이터 저장 방식이 트리플 레벨 셀(TLC) 방식인 경우 기준 프로그램 상태는 복수의 프로그램 상태들(PV0~PV7) 중에서 제5 프로그램 상태(PV5)로 설정될 수 있다. 이때, 기준 레벨은 검증 전압의 검증 레벨들 중에서 기준 프로그램 상태인 제5 프로그램 상태(PV5)를 검증하기 위한 검증 레벨일 수 있다.

한편, 상술한 기준 레벨 또는 기준 프로그램 상태에 대한 예시는 일 실시 예일 뿐이며, 다양한 방식으로 변형되어 실시될 수 있다.

도 8b는 일 실시 예에 따른 검증 패스 전압의 증가량의 변화를 설명하기 위한 도면이다.

도 8b의 (1) 및 (2)를 참조하면, 메모리 장치(100)는 메모리 블록에 포함된 복수의 페이지들 중에서 프로그램 완료된 페이지의 개수에 기초하여 전압 증가량(V_shift)의 값을 조정할 수 있다. 메모리 블록에 포함된 복수의 페이지들 중에서 프로그램 완료된 페이지의 개수는 메모리 블록에 대한 프로그램 진행 정도를 나타낼 수 있다. 전압 증가량(V_shift)은 검증 패스 전압의 레벨이 증가되는 정도를 나타낸다. 전압 증가량(V_shift)의 값이 클수록, 이전 프로그램 루프의 검증 패스 전압의 레벨 및 다음 프로그램 루프의 검증 패스 전압의 레벨 간의 차이가 더 커지게 된다.

이 경우, 메모리 장치(100)는 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 다음 프로그램 루프를 수행할 때마다 전압 증가량(V_shift)의 값에 따라 선택 워드 라인에 인가되는 검증 패스 전압의 레벨을 증가시킬 수 있다. 이는 메모리 블록에 대한 프로그램 진행 정도에 따라 스트링에 흐르는 센싱 전류가 달라질 수 있기 때문이다. 즉, 메모리 블록에 대한 프로그램 진행 정도가 일정 수준 이상일 경우, 검증 패스 전압의 레벨을 더 크게 증가시킴으로써 언더 프로그램 현상을 효과적으로 방지할 수 있다.

일 실시 예에서, 메모리 장치(100)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율이 기준 값 미만인 경우, 전압 증가량(V_shift)의 값을 유지할 수 있다. 예를 들어, 도 8b의 (1) 및 (2)와 같이 기준 값은 60%와 같이 미리 설정된 값일 수 있다. 다만, 이는 일 실시 예일 뿐이며, 기준 값은 60%와 다른 값으로 설정되거나, 비율이 기준 값 미만인 경우에도 전압 증가량(V_shift)은 선형적 또는 비선형적으로 증가하도록 변형되어 실시될 수 있다.

일 실시 예에서, 메모리 장치(100)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율이 기준 값 이상인 경우, 비율 및 기준 값의 차이에 따라 전압 증가량(V_shift)의 값을 조정할 수 있다. 예를 들어, 도 8b의 (1) 및 (2)와 같이 비율이 기준 값인 60% 이상인 경우, 비율과 기준 값 사이의 차이에 비례하는 값이 되도록 전압 증가량(V_shift)의 값을 조정할 수 있다. 다만, 이는 일 실시 예일 뿐이며, 기준 값은 60%와 다른 값으로 설정되거나, 전압 증가량(V_shift)은 비선형적으로 증가하도록 변형되어 실시될 수 있다.

구체적인 예를 들어, 메모리 블록이 제1 내지 제100 페이지와 같이 100개의 페이지들을 포함하고, 제1 내지 제10 페이지와 같이 10개의 페이지가 프로그램 완료되고 선택 페이지인 제11 페이지에 프로그램 동작을 수행하는 경우를 가정하도록 한다.

이 경우, 메모리 장치(100)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율인 10%에 대응되는 제2 값(V_shift_2)으로 전압 증가량(V_shift)의 값을 적용할 수 있다. 메모리 장치(100)는 제11 페이지에 포함된 메모리 셀들의 문턱 전압이 타겟 레벨 이상이 될 때까지 프로그램 루프를 반복하여 수행할 수 있다. 여기서, 메모리 장치(100)는 제11 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 다음 프로그램 루프를 수행할 때마다 전압 증가량(V_shift)의 제2 값(V_shift_2)에 따라 제11 페이지와 연결된 선택 워드 라인에 인가되는 검증 패스 전압의 레벨을 증가시킬 수 있다.

다른 예를 들어, 메모리 블록이 제1 내지 제100 페이지와 같이 100개의 페이지들을 포함하고, 제1 내지 제80 페이지와 같이 80개의 페이지가 프로그램 완료되고 선택 페이지인 제81 페이지에 프로그램 동작을 수행하는 경우를 가정하도록 한다.

이 경우, 메모리 장치(100)는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율인 80%에 대응되는 제9 값(V_shift_9)으로 전압 증가량(V_shift)의 값을 적용할 수 있다. 메모리 장치(100)는 제81 페이지에 포함된 메모리 셀들의 문턱 전압이 타겟 레벨 이상이 될 때까지 프로그램 루프를 반복하여 수행할 수 있다. 여기서, 메모리 장치(100)는 제81 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 다음 프로그램 루프를 수행할 때마다 전압 증가량(V_shift)의 제9 값(V_shift_9)에 따라 제81 페이지와 연결된 선택 워드 라인에 인가되는 검증 패스 전압의 레벨을 증가시킬 수 있다.

이상과 같은 본 개시의 일 실시 예에 따르면, 언더 프로그램된 메모리 셀의 발생을 방지하는 메모리 장치(100)를 제공할 수 있다. 또한, 프로그램 펄스 동작을 검증하는 검증 동작의 신뢰성를 향상시킬 수 있다.

도 9는 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 9를 참조하면, 메모리 장치(100)의 동작 방법은 프로그램 커맨드를 수신하는 단계(S910), 제1 프로그램 루프 동안 프로그램 펄스 동작 및 검증 동작을 순차적으로 수행하는 단계(S920), 및 제2 프로그램 루프 동안 프로그램 전압이 상승된 프로그램 펄스 동작 및 검증 패스 전압이 상승된 검증 동작을 수행하는 단계(S930)를 포함할 수 있다.

구체적으로, 메모리 장치(100)는 프로그램 커맨드를 수신할 수 있다(S910). 여기서, 메모리 장치(100)는 프로그램 커맨드와 함께 어드레스를 수신할 수 있다. 또한, 메모리 장치(100)는 메모리 블록에 저장될 데이터를 수신할 수 있다.

일 실시 예에서, 메모리 장치(100)의 동작 방법은 제1 및 제2 프로그램 루프를 포함하는 복수의 프로그램 루프들 각각에 대한 프로그램 전압, 검증 전압 및 검증 패스 전압의 레벨을 포함하는 전압 정보를 저장하는 단계를 더 포함할 수 있다.

그리고, 메모리 장치(100)는 제1 프로그램 루프 동안 메모리 블록에 포함된 복수의 페이지들과 각각 연결된 복수의 워드 라인들 중에서 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하는 프로그램 펄스 동작 및 선택 워드 라인에 프로그램 전압에 대응되는 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 순차적으로 수행할 수 있다(S920).

일 실시 예에서, 메모리 장치(100)의 동작 방법은 프로그램 펄스 동작을 수행하는 동안, 비선택 워드 라인들에 프로그램 패스 전압을 인가하는 단계를 더 포함할 수 있다.

일 실시 예에서, 메모리 장치(100)의 동작 방법은 제1 프로그램 루프 동안 검증 동작에 따라 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들을 센싱하는 단계를 더 포함할 수 있다.

그리고, 메모리 장치(100)는 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이고 기준 레벨 보다 높은 타겟 레벨 미만이면, 제2 프로그램 루프 동안 프로그램 전압의 레벨을 증가시킨 프로그램 펄스 동작 및 검증 패스 전압의 레벨을 증가시킨 검증 동작을 순차적으로 수행할 수 있다(S930).

일 실시 예에서, 메모리 장치(100)의 동작 방법은 메모리 셀들의 문턱 전압들이 기준 레벨 미만이면, 제2 프로그램 루프 동안 프로그램 전압의 레벨을 증가시킨 프로그램 펄스 동작 및 검증 패스 전압의 레벨을 유지시킨 검증 동작을 순차적으로 수행하는 단계를 더 포함할 수 있다.

일 실시 예에서, 메모리 장치(100)의 동작 방법은 메모리 블록에 포함된 복수의 페이지들 중에서 프로그램 완료된 페이지의 개수에 기초하여, 검증 패스 전압의 증가량을 조정하는 단계를 더 포함할 수 있다.

여기서, 검증 패스 전압의 증가량을 조정하는 단계는 프로그램 완료된 페이지의 개수 및 복수의 페이지들의 개수의 비율이 기준 값 미만인 경우, 증가량을 일정한 값으로 유지하고, 비율이 기준 값 이상인 경우, 증가량을 비율 및 기준 값의 차이에 비례하는 값이 되도록 증가량을 조정할 수 있다.

일 실시 예에서, 메모리 장치(100)의 동작 방법은 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이고 타겟 레벨 미만이면, 제3 프로그램 루프 동안 프로그램 전압의 레벨을 증가시킨 프로그램 펄스 동작 및 검증 패스 전압의 레벨을 증가시킨 검증 동작을 순차적으로 수행하는 단계를 더 포함할 수 있다.

일 실시 예에서, 메모리 장치(100)의 동작 방법은 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 타겟 레벨 이상이면, 프로그램 커맨드에 대응되는 프로그램 동작의 패스 신호를 출력하는 단계를 더 포함할 수 있다. 즉, 프로그램 동작을 종료할 수 있다.

도 10은 일 실시 예에 따른 메모리 장치의 동작을 구체적으로 설명하기 위한 도면이다.

도 10을 참조하면, 메모리 장치(100)는 프로그램 커맨드를 수신할 수 있다(S1010). 여기서, 메모리 장치(100)는 프로그램 커맨드와 함께 어드레스를 수신할 수 있다. 또한, 메모리 장치(100)는 메모리 블록에 저장될 데이터를 수신할 수 있다.

메모리 장치(100)는 프로그램 커맨드가 수신되면, 프로그램 커맨드에 따른 프로그램 동작을 수행할 수 있다. 즉, 메모리 장치(100)는 제m 프로그램 루프를 수행할 수 있다(S1020). 구체적으로, 메모리 장치(100)는 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에 프로그램 패스 전압을 병렬적으로 인가할 수 있다(S1021). 이후, 메모리 장치(100)는 선택 워드 라인에 검증 전압을 인가하고, 비선택 워드 라인들에 검증 패스 전압을 병렬적으로 인가할 수 있다(S1023).

메모리 장치(100)는 프로그램 동작이 패스된 경우(S1030, YES), 프로그램 동작을 종료할 수 있다. 이 경우, 메모리 장치(100)는 프로그램 동작의 패스를 나타내는 패스 신호를 출력할 수 있다.

한편, 메모리 장치(100)는 프로그램 동작이 패스되지 않은 경우(S1030, NO), 선택 워드 라인에 연결된 적어도 하나의 메모리 셀의 문턱 전압이 기준 레벨 이상이면(S1041, YES), 제m+1 프로그램 루프 동안에 인가되는 프로그램 전압의 레벨 및 검증 패스 전압의 레벨을 증가시킬 수 있다(S1043).

한편, 메모리 장치(100)는 프로그램 동작이 패스되지 않은 경우(S1030, NO), 선택 워드 라인에 연결된 적어도 하나의 메모리 셀의 문턱 전압이 기준 레벨 미만이면(S1041, NO), 제m+1 프로그램 루프 동안에 인가되는 프로그램 전압의 레벨을 증가시킬 수 있다(S1045).

도 11은 일 실시 예에 따른 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.

도 11을 참조하면, 메모리 컨트롤러(200)는 호스트 인터페이스(210), 플래시 변환 레이어(220), 프로세서(230), 메모리 인터페이스(240), 버퍼 메모리(250) 및 에러 정정 회로(260)를 포함할 수 있다.

호스트 인터페이스(210)는 다양한 통신 규격에 따른 호스트(20)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), UART(Universal asynchronous receiver/transmitter) 등과 같은 다양한 통신 규격에 따라 통신을 수행할 수 있다.

호스트 인터페이스(210)는 호스트(20)로부터 다양한 요청을 수신할 수 있다. 예를 들어, 요청은 데이터를 저장하도록 지시하는 쓰기 요청, 저장된 데이터를 출력하도록 지시하는 리드 요청, 저장된 데이터를 삭제하도록 지시하는 삭제 요청을 포함할 수 있다. 호스트 인터페이스(210)는 수신된 요청을 프로세서(230)로 전달할 수 있다.

호스트 인터페이스(210)는 호스트(20)로부터 데이터 및 논리 어드레스를 수신할 수 있다. 그리고, 호스트 인터페이스(210)는 수신된 데이터를 버퍼 메모리(250)로 전달할 수 있다. 호스트 인터페이스(210)는 수신된 논리 어드레스를 플래시 변환 레이어(220) 또는 프로세서(230)로 전달할 수 있다.

플래시 변환 레이어(220)는 논리 어드레스 및 물리 어드레스 간의 매핑 관계를 나타내는 어드레스 매핑 테이블을 저장할 수 있다. 플래시 변환 레이어(220)는 호스트(20)으로부터 논리 어드레스가 수신되면, 어드레스 매핑 테이블에 기초하여 수신된 논리 어드레스에 대응되는 메모리 장치(100)의 물리 어드레스를 프로세서(230)로 전달할 수 있다.

프로세서(230)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 메모리 장치(100)에 전원이 인가되면, 프로세서(230)는 명령어(instruction)를 실행할 수 있다. 명령어는 예를 들어, 펌웨어(firmware, FW) 등일 수 있다. 펌웨어는 호스트 인터페이스 레이어 및 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다. 호스트 인터페이스 레이어는 호스트(20) 및 호스트 인터페이스(210) 간의 통신을 제어할 수 있다. 즉, 호스트 인터페이스(210)의 동작은 호스트 인터페이스 레이어(Host Interface Layer, HIL)에 의해 제어될 수 있다. 플래시 인터페이스 레이어는 메모리 인터페이스(240) 및 메모리 장치(100) 간의 통신을 제어할 수 있다. 한편, 프로세서(230) 및 플래시 변환 레이어(220)는 별도로 구성될 수 있으나, 이는 일 실시 예일 뿐이며, 플래시 변환 레이어(220)의 동작은 프로세서(230)에서 수행되는 것으로 구현되는 것 또한 가능하다 할 것이다.

메모리 인터페이스(240)는 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 커맨드, 어드레스 및 데이터 등을 채널을 통해 주고받을 수 있다. 예를 들면, 메모리 인터페이스(240)는 프로세서(230)에서 출력된 커맨드 및 어드레스와, 버퍼 메모리(250)에서 출력된 데이터를 채널을 통해 메모리 장치(100)로 전송할 수 있다. 메모리 인터페이스(240)는 채널을 통해 메모리 장치(100)로부터 수신한 데이터를 버퍼 메모리(250)로 전송할 수 있다.

예를 들어, 메모리 인터페이스(240)는 프로그램 커맨드, 어드레스 및 버퍼 메모리(250)에 저장된 데이터를 메모리 장치(100)로 전송할 수 있다. 이 경우, 메모리 장치(100)는 어드레스에 대응되는 메모리 블록의 페이지에 데이터를 저장할 수 있다. 다른 예를 들어, 메모리 인터페이스(240)는 리드 커맨드 및 어드레스를 메모리 장치(100)로 전송할 수 있다. 이 경우, 메모리 인터페이스(240)는 어드레스에 대응되는 메모리 블록의 페이지에 저장된 데이터를 메모리 장치(100)로부터 수신할 수 있다. 다른 예를 들어, 메모리 인터페이스(240)는 이레이즈 커맨드 및 어드레스를 메모리 장치(100)로 전송할 수 있다. 이 경우, 메모리 장치(100)는 어드레스에 메모리 블록에 저장된 데이터를 소거할 수 있다.

버퍼 메모리(250)는 호스트(20)으로부터 수신된 데이터를 임시로 저장할 수 있다. 여기서, 호스트(20)으로부터 수신된 데이터는 프로그램 커맨드에 따라 메모리 장치(100)에 저장하기 위한 데이터일 수 있다. 예를 들어, 버퍼 메모리(250)는 호스트(20)으로부터 수신된 데이터를 저장할 수 있다. 버퍼 메모리(250)는 저장된 데이터가 메모리 장치(100)에 저장된 이후에 버퍼 메모리(250)에 저장된 데이터를 삭제할 수 있다. 예를 들어, 버퍼 메모리(250)는 메모리 장치(100)로부터 프로그램 동작의 패스를 나타내는 패스 신호를 수신하면, 버퍼 메모리(250)에 저장된 데이터를 삭제할 수 있다.

버퍼 메모리(250)는 메모리 장치(100)로부터 수신된 데이터를 임시로 저장할 수 있다. 메모리 장치(100)로부터 수신된 데이터는 리드 커맨드에 따라 호스트(20)으로 제공하기 위한 메모리 장치(100)에 저장된 데이터일 수 있다. 예를 들어, 버퍼 메모리(250)는 메모리 장치(100)로부터 수신된 데이터를 저장할 수 있다. 버퍼 메모리(250)는 저장된 데이터가 호스트(20)로 전송된 이후에 저장된 데이터를 삭제할 수 있다. 예를 들어, 버퍼 메모리(250)는 호스트(20)로부터 데이터의 전송 완료를 나타내는 신호가 수신되면, 버퍼 메모리(250)에 저장된 데이터를 삭제할 수 있다.

이를 위해, 버퍼 메모리(250)는 전원이 공급되는 한 저장된 정보가 계속 보존될 수 있는 SRAM(Static random access memory; Static RAM) 또는 일정 시간마다 리프레시 해야 저장된 정보를 보존할 수 있는 DRAM(Dynamic RAM) 등으로 구성될 수 있다. 일 실시 예에서, 버퍼 메모리(250)의 일 영역은 메모리 컨트롤러(200)의 동작 메모리로서 구성될 수 있으며, 캐시 메모리로도 이용될 수 있다. 일 실시 예에서, 버퍼 메모리(250)의 일 영역에는 펌웨어가 저장될 수 있다. 버퍼 메모리(250)에 저장된 펌웨어는 프로세서(230)에 의해 구동될 수 있다. 다만, 이는 일 실시 예일 뿐이며, 메모리 컨트롤러(200)는 버퍼 메모리(250)와는 별도의 동작 메모리, 캐시 메모리 및 펌웨어를 저장하는 별도의 메모리 중 적어도 하나를 더 포함할 수도 있다.

에러 정정 회로(260)는 에러 정정 코드를 이용하여 메모리 장치(100)로 전송될 데이터의 패리티 비트를 생성하는 인코딩 동작을 수행할 수 있다. 에러 정정 회로(260)는 데이터가 분할된 청크 데이터들 각각에 대해 인코딩 동작을 수행할 수 있다. 여기서, 데이터는 페이지에 대응되는 사이즈를 갖고, 청크 데이터는 청크에 대응되는 사이즈를 가질 수 있다. 여기서, 패티리 비트는 데이터의 에러 비트를 검출하거나 정정하기 위해서 사용되는 코드일 수 있다. 예를 들어, 패리티 비트는 실제 데이터에 대한 데이터 비트의 시작 부분 또는 끝 부분의 위치에 삽입될 수 있다. 다른 예를 들어, 패리티 비트는 1, 2, 4, 8, 16, ... 등과 같이 2의 거듭제곱번째 위치에 삽입되고, 나머지 위치에 실제 데이터에 대한 데이터 비트가 배열되어 있을 수 있다.

에러 정정 회로(260)는 메모리 장치(100)로부터 리드된 데이터에 포함된 패리티 비트를 기초로 리드된 데이터에 포함된 에러 비트를 검출하고 정정하는 디코딩 동작을 수행할 수 있다. 예를 들어, 에러 정정 회로(260)는 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 인코딩 동작 또는 디코딩 동작을 수행할 수 있다. 여기서, 디코딩 동작은 에러 정정 동작이라 지칭할 수 있다.

에러 정정 회로(260)는 데이터에 포함된 패리티 비트를 이용해 데이터에 포함된 에러 비트를 검출할 수 있다. 예를 들어, 에러 정정 회로(260)는 패리티 검사(Parity Check), 블록합 검사(Block Sum Check), 순환잉여검사(Cycle Redundancy Check, CRC) 등의 다양한 방식을 이용하여 데이터에 포함된 에러 비트를 검출할 수 있다.

에러 정정 회로(260)는 데이터의 에러 비트의 수가 기준 개수 미만이면, 데이터의 에러 비트를 정정할 수 있다. 에러 정정 회로(260)는 데이터의 에러 비트의 수가 기준 개수 이상이면, 데이터의 에러 비트를 정정할 수 없다. 여기서, 기준 개수는 에러 비트를 정정할 수 있는 능력을 나타낼 수 있다.

한편, 상술한 실시 예에서는 프로그램 전압, 검증 전압 및 검증 패스 전압의 레벨은 메모리 장치(100)가 자체적으로 제어하는 것으로 설명하였으나, 이는 일 실시 예일 뿐이며, 프로그램 전압, 검증 전압 및 검증 패스 전압 중에서 적어도 하나의 레벨은 메모리 컨트롤러(200)가 제어하는 것으로 변형되어 실시될 수 있다.

일 실시 예에서, 메모리 컨트롤러(200)는 전압 제어부(270) 및 전압 레지스터(280)를 포함할 수 있다.

전압 제어부(270)는 메모리 장치(100)의 동작 전압의 레벨을 조정할 수 있다. 예를 들어, 전압 제어부(270)는 전압 정보에 따라 메모리 장치(100)의 동작 전압의 레벨을 조정하기 위한 전압 제어 신호를 메모리 장치(100)로 전송할 수 있다. 여기서, 동작 전압은 복수의 프로그램 루프들 각각에 대한 프로그램 전압, 검증 전압 및 검증 패스 전압 중에서 적어도 하나를 포함할 수 있다.

전압 레지스터(280)는 메모리 장치(100)의 복수의 프로그램 루프들 각각에 대한 프로그램 전압, 검증 전압 및 검증 패스 전압의 레벨을 포함하는 전압 정보를 저장할 수 있다.

일 실시 예에서, 프로세서(230)는 프로그램 커맨드 및 어드레스가 수신되면, 프로그램 펄스 동작 및 검증 동작을 포함하는 프로그램 루프를 반복하여 수행하도록 메모리 장치(100)를 제어할 수 있다. 여기서, 프로그램 커맨드 및 어드레스는 호스트(20)로부터 수신될 수 있다. 이때, 어드레스는 논리 어드레스일 수 있다.

프로그램 펄스 동작은 복수의 워드 라인들 중에서 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하고 비선택 워드 라인들에 프로그램 패스 전압을 인가하는 동작일 수 있다. 선택 워드 라인은 논리 어드레스가 변환된 물리 어드레스에 의해 결정될 수 있다. 검증 동작은 선택 워드 라인에 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 동작일 수 있다.

그리고, 전압 제어부(270)는 검증 동작에 따라 프로그램 펄스 동작의 패스를 나타내는 패스 신호가 수신될 때까지, 프로그램 루프를 수행할 때마다, 선택 워드 라인에 인가하는 프로그램 전압의 레벨 및 비선택 워드 라인들에 인가하는 검증 패스 전압의 레벨을 증가시킬 수 있다.

도 12는 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드를 보여주는 블록도이다.

도 12를 참조하면, 메모리 카드(2000)는 메모리 장치(2100), 메모리 컨트롤러(2200) 및 커넥터(2300)를 포함할 수 있다.

메모리 장치(2100)는 데이터를 저장하는 프로그램 동작, 데이터를 리드하는 리드 동작 또는 데이터를 삭제하는 이레이즈 동작을 수행할 수 있다. 예시적으로, 메모리 장치(2100)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다. 메모리 장치(2100)에는 도 1 등을 참조하여 설명한 메모리 장치(100)에 대한 설명이 동일하게 적용될 수 있으며, 이하에서는 중복되는 내용을 생략하도록 한다.

메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 인스트럭션을 실행할 수 있다. 메모리 컨트롤러(2200)는 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 메모리 장치(2100)를 제어할 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트 사이에서 통신을 통해 데이터 또는 커맨드 등을 전달할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다. 메모리 컨트롤러(2200)에는 도 1 등을 참조하여 설명한 메모리 컨트롤러(200)에 대한 설명이 동일하게 적용될 수 있으며, 이하에서는 중복되는 내용을 생략하도록 한다.

메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다. 메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 13은 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.

도 13을 참조하면, SSD 시스템(3000)은 복수의 비휘발성 메모리 장치들(3100_1~3100_n), SSD 컨트롤러(3200), 신호 커넥터(3010), 보조 전원 장치(3030) 및 버퍼 메모리(3040)를 포함할 수 있다.

SSD 시스템(3000)은 신호 커넥터(3010)를 통해 호스트(3300)와 통신을 수행할 수 있다. 신호 커넥터(3010)는 다양한 통신 방식에 따른 인터페이스의 형태로 구현될 수 있다. 예를 들어, 신호 커넥터(3010)는 SATA(Serial ATA) 인터페이스, mSATA(mini-SATA) 인터페이스, PCIe(PCI Express) 인터페이스, M.2 인터페이스 등 다양한 통신 방식에 따른 인터페이스 중 하나일 수 있다.

복수의 제1 비휘발성 메모리 장치들(3100_1)은 제1 채널(CH1)을 통해 SSD 컨트롤러(3200)와 연결되고, 복수의 제2 비휘발성 메모리 장치들(3100_2)은 제2 채널(CH2)을 통해 SSD 컨트롤러(3200)와 연결되고, 복수의 제n 비휘발성 메모리 장치들(3100_n)은 제n 채널(CHn)을 통해 SSD 컨트롤러(3200)와 연결될 수 있다. 이에 따라, SSD 컨트롤러(3200)는 서로 독립적인 채널을 통해 연결된 비휘발성 메모리 장치들과 병렬적으로 통신을 수행할 수 있다.

한편, 복수의 비휘발성 메모리 장치들(3100_1~3100_n) 각각에는 도 1 등을 참조하여 설명한 메모리 장치(100)에 대한 설명이 동일하게 적용될 수 있으며, 이하에서는 중복되는 내용을 생략하도록 한다. SSD 컨트롤러(3200)에는 도 1 등을 참조하여 설명한 메모리 컨트롤러(200)에 대한 설명이 동일하게 적용될 수 있으며, 이하에서는 중복되는 내용을 생략하도록 한다.

SSD 시스템(3000)은 전원 커넥터(3020)를 통해 호스트(3300)로부터 외부 전원을 입력 받을 수 있다. 보조 전원 장치(3030)는 전원 커넥터(3020)를 통해 호스트(3300)와 연결될 수 있다. 보조 전원 장치(3030)는 호스트(3300)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3030)는 호스트(3300)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3030)는 SSD 시스템(3000) 내에 위치할 수도 있고, SSD 시스템(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3030)는 메인 보드에 위치하며, SSD 시스템(3000)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3040)는 SSD 시스템(3000)의 버퍼 메모리로 동작할 수 있다. 예를 들어, 버퍼 메모리(3040)는 호스트(3300)로부터 수신된 데이터 또는 복수의 비휘발성 메모리 장치들(3100_1~3100_n)로부터 수신된 데이터를 임시 저장하거나, 비휘발성 메모리 장치들(3100_1~3100_n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3040)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리 장치들을 포함할 수 있다.

도 14는 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.

도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함할 수 있다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(Operating System, OS), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(System-on-Chip, SoC)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

일 실시 예에서, 스토리지 모듈(4400)에는 도 1 등을 참조하여 설명된 메모리 시스템(10)에 대한 설명이 동일하게 적용될 수 있다. 예를 들어, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 여기서, 복수의 비휘발성 메모리 장치들 각각에는 도 1 등을 참조하여 설명된 메모리 장치(100)에 대한 설명이 동일하게 적용될 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

10: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러
20: 호스트

Claims

복수의 워드 라인들과 각각 연결된 복수의 페이지들을 포함하는 메모리 블록;
상기 복수의 워드 라인들 중 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하는 프로그램 펄스 동작 및 상기 선택 워드 라인에 상기 프로그램 전압에 대응되는 적어도 하나의 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 포함하는 프로그램 루프를 수행하는 주변 회로; 및
상기 검증 동작에 따라 상기 프로그램 펄스 동작의 패스를 나타내는 패스 신호가 수신될 때까지, 상기 프로그램 펄스 동작 및 상기 검증 동작을 포함하는 다음 프로그램 루프를 반복하여 수행하도록 상기 주변 회로를 제어하고,
상기 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이면, 상기 다음 프로그램 루프를 수행할 때마다 상기 비선택 워드 라인들 중 적어도 하나의 비선택 워드 라인에 인가하는 상기 검증 패스 전압의 레벨을 증가시키는 제어 로직;을 포함하는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 메모리 셀들의 상기 문턱 전압들이 상기 기준 레벨 미만이면, 상기 검증 패스 전압의 레벨을 유지한 상기 다음 프로그램 루프를 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 메모리 블록에 포함된 상기 복수의 페이지들 중에서 프로그램 완료된 페이지의 개수에 기초하여 전압 증가량의 값을 조정하고,
상기 메모리 셀들의 상기 문턱 전압들이 상기 기준 레벨 이상이면, 상기 다음 프로그램 루프를 수행할 때마다 상기 전압 증가량의 값에 따라 상기 검증 패스 전압의 레벨을 증가시키는 메모리 장치.
제3항에 있어서,
상기 제어 로직은,
상기 프로그램 완료된 페이지의 개수 및 상기 복수의 페이지들의 개수의 비율이 기준 값 미만인 경우, 상기 전압 증가량의 값을 유지하고,
상기 비율이 상기 기준 값 이상인 경우, 상기 비율 및 상기 기준 값의 차이에 따라 상기 전압 증가량의 값을 조정하는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 메모리 셀들의 상기 문턱 전압들이 상기 기준 레벨 이상이면, 상기 다음 프로그램 루프를 수행할 때마다, 제1 증가량에 따라 상기 적어도 하나의 비선택 워드 라인 중에서 프로그램 완료된 페이지와 연결된 워드 라인에 인가하는 상기 검증 패스 전압의 레벨을 증가시키고, 상기 제1 증가량 보다 작은 제2 증가량에 따라 이레이즈된 페이지와 연결된 워드 라인에 인가하는 상기 검증 패스 전압의 레벨을 증가시키는 메모리 장치.
제1항에 있어서,
상기 적어도 하나의 비선택 워드 라인은,
상기 복수의 워드 라인들 중 상기 선택 워드 라인과 인접한 순서로 미리 설정된 개수만큼 선택된 워드 라인들을 포함하는 메모리 장치.
제1항에 있어서,
상기 적어도 하나의 비선택 워드 라인은, 상기 복수의 워드 라인들 중 상기 선택 워드 라인을 제외한 나머지 워드 라인들인 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
복수의 프로그램 루프들 각각에 대한 프로그램 전압, 검증 전압 및 검증 패스 전압의 레벨을 포함하는 전압 정보를 저장하는 전압 레지스터를 포함하는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 패스 신호가 수신될 때까지, 상기 다음 프로그램 루프를 수행할 때마다 상기 프로그램 전압의 레벨을 증가시키는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 프로그램 펄스 동작을 수행할 동안 상기 비선택 워드 라인에 프로그램 패스 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
복수의 워드 라인들과 각각 연결된 복수의 페이지들을 포함하는 메모리 장치; 및
프로그램 커맨드 및 어드레스가 수신되면, 상기 복수의 워드 라인들 중에서 상기 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하고 비선택 워드 라인들에 프로그램 패스 전압을 인가하는 프로그램 펄스 동작 및 상기 선택 워드 라인에 검증 전압을 인가하고 상기 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 포함하는 프로그램 루프를 반복하여 수행하도록 상기 메모리 장치를 제어하고,
상기 검증 동작에 따라 상기 프로그램 펄스 동작의 패스를 나타내는 패스 신호가 수신될 때까지, 상기 프로그램 루프를 수행할 때마다, 상기 선택 워드 라인에 인가하는 상기 프로그램 전압의 레벨 및 상기 비선택 워드 라인들에 인가하는 상기 검증 패스 전압의 레벨을 증가시키는 메모리 컨트롤러;를 포함하는 메모리 장치.
메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
프로그램 커맨드 및 어드레스를 수신하는 단계;
제1 프로그램 루프 동안 상기 메모리 블록에 포함된 복수의 페이지들과 각각 연결된 복수의 워드 라인들 중에서 상기 어드레스에 의해 결정된 선택 워드 라인에 프로그램 전압을 인가하는 프로그램 펄스 동작 및 상기 선택 워드 라인에 상기 프로그램 전압에 대응되는 검증 전압을 인가하고 비선택 워드 라인들에 검증 패스 전압을 인가하는 검증 동작을 순차적으로 수행하는 단계; 및
상기 선택 워드 라인에 연결된 페이지에 포함된 메모리 셀들의 문턱 전압들이 기준 레벨 이상이고 상기 기준 레벨 보다 높은 타겟 레벨 미만이면, 제2 프로그램 루프 동안 상기 프로그램 전압의 레벨을 증가시킨 상기 프로그램 펄스 동작 및 상기 검증 패스 전압의 레벨을 증가시킨 상기 검증 동작을 순차적으로 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
제12항에 있어서,
상기 메모리 셀들의 상기 문턱 전압들이 상기 기준 레벨 미만이면, 상기 제2 프로그램 루프 동안 상기 프로그램 전압의 레벨을 증가시킨 상기 프로그램 펄스 동작 및 상기 검증 패스 전압의 레벨을 유지시킨 상기 검증 동작을 순차적으로 수행하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제12항에 있어서,
상기 메모리 블록에 포함된 상기 복수의 페이지들 중에서 프로그램 완료된 페이지의 개수에 기초하여, 상기 검증 패스 전압의 증가량을 조정하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제14항에 있어서,
상기 검증 패스 전압의 증가량을 조정하는 단계는,
상기 프로그램 완료된 페이지의 개수 및 상기 복수의 페이지들의 개수의 비율이 기준 값 미만인 경우, 상기 증가량을 일정한 값으로 유지하고,
상기 비율이 상기 기준 값 이상인 경우, 상기 증가량을 상기 비율 및 상기 기준 값의 차이에 비례하는 값이 되도록 상기 증가량을 조정하는 메모리 장치의 동작 방법.
제12항에 있어서,
상기 제1 프로그램 루프 동안 상기 검증 동작에 따라 상기 선택 워드 라인에 연결된 상기 페이지에 포함된 상기 메모리 셀들의 상기 문턱 전압들을 센싱하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제12항에 있어서,
상기 선택 워드 라인에 연결된 상기 페이지에 포함된 상기 메모리 셀들의 상기 문턱 전압들이 상기 기준 레벨 이상이고 상기 타겟 레벨 미만이면, 제3 프로그램 루프 동안 상기 프로그램 전압의 레벨을 증가시킨 상기 프로그램 펄스 동작 및 상기 검증 패스 전압의 레벨을 증가시킨 상기 검증 동작을 순차적으로 수행하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제12항에 있어서,
상기 선택 워드 라인에 연결된 상기 페이지에 포함된 상기 메모리 셀들의 상기 문턱 전압들이 상기 타겟 레벨 이상이면, 상기 프로그램 커맨드에 대응되는 프로그램 동작의 패스 신호를 출력하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제12항에 있어서,
상기 제1 및 제2 프로그램 루프를 포함하는 복수의 프로그램 루프들 각각에 대한 프로그램 전압, 검증 전압 및 검증 패스 전압의 레벨을 포함하는 전압 정보를 저장하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제12항에 있어서,
상기 프로그램 펄스 동작을 수행하는 동안, 상기 비선택 워드 라인들에 프로그램 패스 전압을 인가하는 단계;를 더 포함하는 메모리 장치의 동작 방법.