KR20230000731A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents
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Abstract
메모리 장치의 동작 방법은, 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 선택 메모리 셀들을 프로그램하는 단계; 상기 선택 메모리 셀들의 제1 프로그램 상태를 검증하기 위해, 상기 선택 워드 라인에 제1 검증 전압을 인가하고, 비선택 워드 라인들에 제1 검증 패스 전압을 인가하는 제1 검증 단계; 및 상기 선택 메모리 셀들의 상기 제1 프로그램 상태보다 높은 제2 프로그램 상태를 검증하기 위해, 상기 선택 워드 라인에 상기 제1 검증 전압보다 높은 레벨의 제2 검증 전압을 인가하고, 상기 비선택 워드 라인들에 상기 제1 검증 패스 전압보다 높은 레벨의 제2 검증 패스 전압을 인가하는 제2 검증 단계를 포함할 수 있다.
Description
본 발명은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 소스 라인 바운싱 현상에도 불구하고 프로그램된 메모리 셀들의 문턱 전압 분포의 폭을 좁힐 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공하고자 한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 선택 메모리 셀들을 프로그램하는 단계; 상기 선택 메모리 셀들의 제1 프로그램 상태를 검증하기 위해, 상기 선택 워드 라인에 제1 검증 전압을 인가하고, 비선택 워드 라인들에 제1 검증 패스 전압을 인가하는 제1 검증 단계; 및 상기 선택 메모리 셀들의 상기 제1 프로그램 상태보다 높은 제2 프로그램 상태를 검증하기 위해, 상기 선택 워드 라인에 상기 제1 검증 전압보다 높은 레벨의 제2 검증 전압을 인가하고, 상기 비선택 워드 라인들에 상기 제1 검증 패스 전압보다 높은 레벨의 제2 검증 패스 전압을 인가하는 제2 검증 단계를 포함할 수 있다.
또한, 상기 프로그램하는 단계, 상기 제1 검증 단계 및 상기 제2 검증 단계를 포함하는 프로그램 루프를 상기 선택 메모리 셀들의 검증이 패스될 때까지 반복하고, 상기 프로그램 루프를 반복할 때마다 상기 제1 및 제2 검증 패스 전압 각각의 레벨을 증가시키는 단계를 더 포함할 수 있다.
또한, 상기 비선택 워드 라인들은 이레이즈된 워드 라인이며, 상기 제1 및 제2 검증 단계는 프로그램된 워드 라인들에 제3 검증 패스 전압을 인가하는 단계를 포함하며, 상기 제3 검증 패스 전압은 상기 제1 및 제2 검증 패스 전압보다 높은 레벨을 가질 수 있다.
또한, 상기 제3 검증 패스 전압은 상기 프로그램된 워드 라인들에 연결된 메모리 셀들의 문턱 전압보다 높은 레벨을 가질 수 있다.
또한, 상기 선택 메모리 셀들을 포함하는 메모리 블록의 이레이즈된 워드 라인의 개수에 따라 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계를 더 포함할 수 있다.
또한, 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계는 상기 이레이즈된 워드 라인의 개수가 적을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 낮은 레벨로 결정하는 단계를 포함할 수 있다.
또한, 상기 선택 메모리 셀들을 포함하는 메모리 블록의 E/W사이클(erase/write cycle)에 기초하여 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계를 더 포함할 수 있다.
또한, 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계는 상기 E/W사이클이 높을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 높은 레벨로 결정하는 단계를 포함할 수 있다.
또한, 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계는 상기 E/W사이클에 따라 복수의 룩업 테이블들 중 어느 하나를 선택하는 단계; 및 상기 선택된 룩업 테이블을 참조하여 현재 프로그램 루프에서의 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계를 포함할 수 있다.
또한, 상기 선택 메모리 셀들을 포함하는 메모리 블록은 3차원 구조로 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 블록; 및 상기 복수의 워드 라인들 중 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 선택 메모리 셀들을 프로그램하고, 상기 선택 메모리 셀들의 제1 프로그램 상태를 검증하기 위해 상기 선택 워드 라인에 제1 검증 전압을 인가하면서 비선택 워드 라인들에 제1 검증 패스 전압을 인가하고, 상기 선택 메모리 셀들의 제2 프로그램 상태를 검증하기 위해 상기 선택 워드 라인에 상기 제1 검증 전압보다 높은 제2 검증 전압을 인가하면서 상기 비선택 워드 라인들에 상기 제1 검증 패스 전압보다 높은 상기 제2 검증 패스 전압을 인가하는 주변 회로를 포함할 수 있다.
또한, 상기 주변 회로는 상기 선택 메모리 셀들을 프로그램하고, 상기 선택 메모리 셀들의 제1 및 제2 프로그램 상태를 검증하는 동작을 포함하는 프로그램 루프를 상기 선택 메모리 셀들의 검증이 패스될 때까지 반복하고, 상기 프로그램 루프를 반복할 때마다 상기 제1 및 제2 검증 패스 전압 각각의 레벨을 증가시킬 수 있다.
또한, 상기 비선택 워드 라인들은 이레이즈된 워드 라인이며, 상기 주변 회로는 상기 선택 메모리 셀들의 제1 및 제2 프로그램 상태를 검증하기 위해 프로그램된 워드 라인들에 제3 검증 패스 전압을 더 인가하고, 상기 제3 검증 패스 전압은 상기 제1 및 제2 검증 패스 전압보다 높은 레벨을 가질 수 있다.
또한, 상기 제3 검증 패스 전압은 상기 프로그램된 워드 라인에 연결된 메모리 셀들의 문턱 전압보다 높은 레벨을 가질 수 있다.
또한, 상기 주변 회로는 상기 메모리 블록의 이레이즈된 워드 라인의 개수에 따라 상기 제1 및 제2 검증 패스 전압을 결정할 수 있다.
또한, 상기 주변 회로는 상기 이레이즈된 워드 라인의 개수가 적을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 낮은 레벨로 결정할 수 있다.
또한, 상기 주변 회로는 상기 선택 메모리 셀들을 포함하는 메모리 블록의 E/W사이클(erase/write cycle)에 기초하여 상기 제1 및 제2 검증 패스 전압의 레벨을 결정할 수 있다.
또한, 상기 주변 회로는 상기 E/W사이클이 높을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 높은 레벨로 결정할 수 있다.
또한, 상기 주변 회로는 상기 E/W사이클에 따라 복수의 룩업 테이블들 중 어느 하나를 선택하고, 상기 선택된 룩업 테이블을 참조하여 현재 프로그램 루프에서의 제1 및 제2 검증 패스 전압의 레벨을 결정할 수 있다.
또한, 상기 메모리 블록은 3차원 구조로 구현될 수 있다.
본 발명은 소스 라인 바운싱 현상에도 불구하고 프로그램된 메모리 셀들의 문턱 전압 분포의 폭을 좁힐 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 장치(150)를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 ISPP(Incremental Step Pulse Program) 방식의 프로그램 동작을 설명하기 위해 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 장치(150)의 검증 동작을 위한 전압 공급을 나타낸 도면이다.
도 6a 및 도 6b는 MLC 메모리 장치에서의 문턱 전압에 따른 메모리 셀 분포를 나타낸다.
도 7a 내지 도 7c는 선택 워드 라인에 인가되는 검증 전압의 값 및 프로그램 진행 상태에 따른 온 셀의 개수를 나타낸다.
도 8은 제1 프로그램 루프(PL1)를 예로 들어 메모리 장치(150)의 동작을 설명하기 위한 도면이다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따라 공통 소스 라인(CSL)에 흐르는 전류량의 변화가 완화되는 것을 설명하기 위한 도면이다.
도 10은 제1 및 제2 프로그램 루프(PL1, PL2)를 예로 들어 메모리 장치(150)의 동작을 설명하기 위한 도면이다.
도 11은 메모리 장치(150)의 프로그램 루프 및 프로그램 상태별 검증 전압을 포함하는 룩업 테이블들을 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 장치(150)를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 ISPP(Incremental Step Pulse Program) 방식의 프로그램 동작을 설명하기 위해 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 장치(150)의 검증 동작을 위한 전압 공급을 나타낸 도면이다.
도 6a 및 도 6b는 MLC 메모리 장치에서의 문턱 전압에 따른 메모리 셀 분포를 나타낸다.
도 7a 내지 도 7c는 선택 워드 라인에 인가되는 검증 전압의 값 및 프로그램 진행 상태에 따른 온 셀의 개수를 나타낸다.
도 8은 제1 프로그램 루프(PL1)를 예로 들어 메모리 장치(150)의 동작을 설명하기 위한 도면이다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따라 공통 소스 라인(CSL)에 흐르는 전류량의 변화가 완화되는 것을 설명하기 위한 도면이다.
도 10은 제1 및 제2 프로그램 루프(PL1, PL2)를 예로 들어 메모리 장치(150)의 동작을 설명하기 위한 도면이다.
도 11은 메모리 장치(150)의 프로그램 루프 및 프로그램 상태별 검증 전압을 포함하는 룩업 테이블들을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)을 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 처리 시스템은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함할 수 있다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치를 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치를 포함할 수 있다.
호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 다수의 운영 시스템을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 다수의 커맨드를 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드에 해당하는 동작, 즉 사용자 요청에 상응하는 동작을 수행할 수 있다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.
그리고, 메모리 시스템(110)에 포함된 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공할 수 있다. 여기서, 메모리 장치(150)는, 데이터를 저장하는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀 어레이(미도시)는 다수의 메모리 블록을 포함할 수 있다. 각 메모리 블록은 다수의 메모리 셀을 포함할 수 있다. 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다. 실시 예에 따라, 페이지는 메모리 장치(150)에 데이터를 저장하거나, 메모리 장치(150)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에 따라, 메모리 장치(150)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(150)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(150)는 컨트롤러(130)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(150)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(130)는 메모리 시스템(110)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(110)에 전원이 인가되면, 컨트롤러(130)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(150)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(102)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 컨트롤러(130)는 호스트(102)와 메모리 장치(150) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(150)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(150)에 포함된 데이터가 저장될 메모리 셀의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
컨트롤러(130)는 호스트(102)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(150)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(130)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(150)에 제공할 수 있다. 리드 동작 시, 컨트롤러(130)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다. 소거 동작 시, 컨트롤러(130)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다.
실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(150)에 전송할 수 있다. 예를 들면, 컨트롤러(130)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(150)로 제공할 수 있다.
실시 예에 따라, 컨트롤러(130)가 적어도 둘 이상의 메모리 장치(150)를 제어할 수 있다. 이 경우, 컨트롤러(130)는 동작 성능의 향상을 위해 메모리 장치(150)를 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(150)를 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(102)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식 중 적어도 하나를 이용하여 메모리 시스템(110)와 통신할 수 있다.
도 2는 도 1에 도시된 메모리 장치(150)를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(150)는 메모리 셀 어레이(151) 및 주변 회로(152)를 포함할 수 있다.
메모리 셀 어레이(151)는 다수의 메모리 블록(BLK1-BLKz)을 포함할 수 있다. 다수의 메모리 블록(BLK1-BLKz)은 행 라인(RL)을 통해 어드레스 디코더(155)에 연결될 수 있다. 다수의 메모리 블록(BLK1-BLKz)은 다수의 비트 라인(BL1-BLm)을 통해 페이지 버퍼 그룹(156)에 연결될 수 있다. 다수의 메모리 블록(BLK1-BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 실시 예로서, 다수의 메모리 셀은 불휘발성 메모리 셀일 수 있다. 같은 워드 라인에 연결된 메모리 셀은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다.
행 라인(RL)은 적어도 하나 이상의 소스 선택 라인, 다수의 워드 라인 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(151)에 포함된 메모리 셀은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(152)는 메모리 셀 어레이(151)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변 회로(152)는 행 라인(RL) 및 다수의 비트 라인(BL1-BLm)에 다양한 동작 전압을 인가하거나, 인가된 전압을 디스차지 할 수 있다.
주변 회로(152)는 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157), 센싱 회로(158), 및 제어 로직(153)을 포함할 수 있다.
주변 회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변 회로(152)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(151)를 구동할 수 있다.
어드레스 디코더(155)는 행 라인(RL)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 행 라인(RL)은 드레인 선택 라인, 워드라인, 소스 선택 라인 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인은 노멀 워드라인과 더미 워드라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(155)는 제어 로직(153)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(155)는 제어 로직(153)으로부터 어드레스(RADD)를 수신할 수 있다.
어드레스 디코더(155)는 수신된 어드레스(RADD) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 블록 어드레스에 따라 다수의 메모리 블록(BLK1-BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(155)는 수신된 어드레스(RADD) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(155)는 선택 워드 라인에 전압 생성부(154)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(155)는 선택 워드 라인에 프로그램 전압을 인가하고 비선택 워드 라인에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(155)는 선택 워드 라인에 검증 전압을 인가하고 비선택 워드 라인에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(155)는 선택 워드 라인에 읽기 전압을 인가하고, 비선택 워드 라인에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(150)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 메모리 장치(150)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(155)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(155)는 선택된 메모리 블록에 입력되는 워드라인에 접지 전압을 인가할 수 있다.
전압 생성부(154)는 메모리 장치(150)에 공급되는 외부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 발생하도록 구성될 수 있다. 전압 생성부(154)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(154)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(154)에서 생성된 내부 전원 전압은 메모리 장치(150)의 동작전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(154)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 생성할 수 있다. 전압 생성부(154)는 메모리 장치(150)에서 요구되는 다양한 전압을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(154)는 다수의 이레이즈 전압, 다수의 프로그램 전압, 다수의 패스 전압, 다수의 선택 리드 전압, 다수의 비선택 리드 전압을 생성할 수 있다.
전압 생성부(154)는 다양한 전압 레벨을 갖는 다수의 동작 전압(Vop)을 생성하기 위해서, 내부 전원 전압을 수신하는 다수의 펌핑 커패시터을 포함하고, 제어 로직(153)의 제어에 응답하여 다수의 펌핑 커패시터을 선택적으로 활성화하여 다수의 동작 전압(Vop)을 생성할 것이다.
생성된 다수의 동작 전압(Vop)은 어드레스 디코더(155)에 의해 메모리 셀 어레이(151)에 공급될 수 있다.
페이지 버퍼 그룹(156)는 다수의 페이지 버퍼(PB1-PBm)를 포함할 수 있다. 다수의 페이지 버퍼(PB1-PBm)는 각각 다수의 비트 라인(BL1-BLm)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 다수의 페이지 버퍼(PB1-PBm)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.
다수의 페이지 버퍼(PB1-PBm)는 데이터 입출력 회로(157)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 다수의 페이지 버퍼(PB1-PBm)는 데이터 입출력 회로(157) 및 데이터 라인(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.
프로그램 동작 시, 다수의 페이지 버퍼(PB1-PBm)는 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(157)를 통해 수신한 데이터(DATA)를 다수의 비트 라인(BL1-BLm)을 통해 선택된 메모리 셀에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인(BL)과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인(BL)과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 다수의 페이지 버퍼(PB1-PBm)는 선택된 메모리 셀로부터 다수의 비트 라인(BL1-BLm)을 통해 메모리 셀에 저장된 데이터(DATA)를 읽을 수 있다.
리드 동작 시, 페이지 버퍼 그룹(156)는 선택된 페이지의 메모리 셀로부터 비트 라인(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 다수의 페이지 버퍼(PB1-PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(156)는 비트 라인(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(156)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(157)는 데이터 라인(DL)을 통해 다수의 페이지 버퍼(PB1-PBm)에 연결될 수 있다. 데이터 입출력 회로(157)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.
데이터 입출력 회로(157)는 입력되는 데이터(DATA)를 수신하는 다수의 입출력 버퍼(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(157)는 도 1을 참조하여 설명된 컨트롤러(130)로부터 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(157)는 리드 동작 시, 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼(PB1-PBm)로부터 전달된 데이터(DATA)를 컨트롤러(130)로 출력할 수 있다.
센싱 회로(158)는 리드 동작 또는 검증 동작 시, 제어 로직(153)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(156)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(153)으로 출력할 수 있다.
제어 로직(153)은 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)에 연결될 수 있다. 제어 로직(153)은 메모리 장치(150)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(153)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(152)에 포함된 나머지 구성요소(154, 155, 156, 157, 158)를 제어할 수 있다. 예를 들면, 제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(153)은 동작 신호(OPSIG)를 전압 생성부(154)로 출력하고, 어드레스(RADD)를 어드레스 디코더(155)로 출력하고, 읽기 및 쓰기 회로 제어신호(PBSIGNALS)는 페이지 버퍼 그룹(156)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(158)로 출력할 수 있다. 또한, 제어 로직(153)은 센싱 회로(158)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 다수의 비트 라인(BL1-BLm)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 셀 스트링(strings; ST)을 포함할 수 있다. 다수의 비트 라인(BL1-BLm)은 메모리 셀 스트링(ST)에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 메모리 셀 스트링(ST)에 공통으로 연결될 수 있다. 메모리 셀 스트링(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 메모리 셀 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
메모리 셀 스트링(ST)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀(MC1-MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 메모리 셀 스트링(ST)에는 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 소스 선택 트랜지스터(SST)과 다수의 메모리 셀(MC1-MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 다수의 메모리 셀(MC1-MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링(ST)에 포함된 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있고, 다수의 메모리 셀(MC1-MC16)의 게이트는 다수의 워드 라인(WL1-WL16)에 연결될 수 있다. 서로 다른 메모리 셀 스트링(ST)에 포함된 메모리 셀 중에서 동일한 워드 라인에 연결된 메모리 셀의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 다수의 워드 라인(WL1-WL16)의 개수만큼의 물리 페이지(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수도 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(LPG) 데이터를 저장할 수 있다.
한편, 도 3을 참조하여 2차원 구조를 갖는 메모리 블록이 주로 설명되었으나, 본 발명은 메모리 장치(150)가 2차원 구조의 메모리 블록들을 포함하는 경우로 제한되지 않는다. 예를 들어, 본 발명의 실시 예에 따른 메모리 장치(150)는 3차원 구조를 갖는 메모리 블록들을 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 ISPP(Incremental Step Pulse Program) 방식의 프로그램 동작을 설명하기 위해 도시한 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 ISPP방식의 프로그램 동작은 다수의 프로그램 루프(PL1-PLn)를 포함할 수 있다. 즉, ISPP방식의 프로그램 동작을 수행하는 메모리 장치(150)는, 프로그램이 완료될 때까지 다수의 프로그램 루프(PL1-PLn)를 설정된 순서에 따라 하나씩 반복적으로 수행하여 선택된 메모리 셀이 다수의 프로그램 상태 중 어느 하나의 프로그램 상태를 갖도록 프로그램 할 수 있다.
다수의 프로그램 루프(PL1-PLn) 각각은, 프로그램 전압을 인가하는 프로그램 단계(PGM Step)와 검증 전압을 인가하여 메모리 셀이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
프로그램 단계에서, 프로그램 대상으로 선택된 메모리 셀과 연결된 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작이 수행될 수 있다. 프로그램 전압 인가 동작에 의해 선택된 메모리 셀은 다수의 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다.
실시 예에 따라, ISPP방식의 프로그램 동작에서 다수의 프로그램 루프(PL1-PLn) 각각이 수행될 때마다, 프로그램 전압의 레벨이 증가할 수 있다. 즉, 프로그램 전압의 레벨은 다수의 프로그램 루프(PL1-PLn) 각각이 반복적으로 수행됨에 따라 소정의 전압 증가분만큼 단계적으로 증가 또는 감소할 수 있다. 다수의 프로그램 루프(PL1-PLn) 각각에서 사용되는 프로그램 전압의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 제어 로직(153)의 제어에 따라 다양한 형태로 결정될 수 있다.
프로그램 대상으로 선택된 워드 라인에는 프로그램 전압이 인가될 수 있다. 프로그램 대상으로 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들에는 패스 전압이 인가될 수 있다. 메모리 장치(150)에는 다수의 메모리 블록들이 포함될 수 있으며, 다수의 메모리 블록들 각각에는 다수의 워드 라인들이 포함될 수 있다. 따라서, 프로그램 대상으로 선택된 하나의 메모리 블록에 포함된 다수의 워드 라인들 중, 선택된 워드라인에는 프로그램 전압이 인가되고, 나머지 비선택 워드라인들에는 패스 전압이 인가될 수 있다.
프로그램 대상으로 선택된 메모리 셀에 연결된 선택된 비트 라인에는 프로그램 허용 전압이 인가될 수 있다. 프로그램 대상으로 선택된 메모리 셀 이외의 메모리 셀에 연결된 비선택된 비트 라인에는 프로그램 금지 전압이 인가될 수 있다. 실시예에 따라, 프로그램 허용 전압은 접지전압(VSS)이고, 프로그램 금지 전압은 전원전압(VCORE)일 수 있다.
다수의 프로그램 루프(PL1-PLn) 각각을 수행할 때마다, 다수의 메모리 셀에 연결된 다수의 비트 라인(BL1-BLm) 각각을 설정된 전위레벨, 예컨대, 프로그램 허용 레벨 또는 프로그램 금지 레벨로 프리차지하는 비트라인 프리차지 동작을 수행할 수 있다.
메모리 장치(150)는 프로그램 검증 단계에서, 프로그램 대상으로 선택된 워드 라인에는 검증 전압을 인가하고, 비선택된 워드 라인에는 검증 패스 전압을 인가할 수 있다. 메모리 장치(150)는 프로그램 대상으로 선택된 워드 라인에 연결된 메모리 셀 각각이 연결된 비트 라인을 통해 출력되는 전압 또는 전류를 감지하고, 감지된 결과를 기초로 검증 단계가 패스인지 페일인지 여부를 결정할 수 있다.
프로그램 검증 단계에서, 다수의 프로그램 상태 중 적어도 하나의 프로그램 상태에 대한 프로그램 검증 동작이 수행될 수 있다. 예를 들어, 제k(k는 1이상 자연수) 프로그램 상태로 프로그램 될 메모리 셀이 제k 프로그램 상태에 대응되는 검증 전압에 의해 오프 셀로 판독되면, 제k 상태에 대한 프로그램 검증 동작은 패스될 수 있다.
도 4에서, 프로그램 대상으로 선택된 메모리 셀이 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC)이면, 선택된 메모리 셀은 4개의 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램될 수 있다. 메모리 셀이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 전압(Vpgm1)이 인가된 후에 다수의 메모리 셀의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)이 순차적으로 인가될 수 있다. 이 때, 목표 상태가 제1 프로그램 상태인 메모리 셀은 제1 검증 전압(Vvfy1)에 의해 검증이 수행되고, 목표 상태가 제2 프로그램 상태인 메모리 셀은 제2 검증 전압(Vvfy2)에 의해 검증이 수행되고, 목표 상태가 제3 프로그램 상태인 메모리 셀은 제3 검증 전압(Vvfy3)에 의해 검증이 수행될 수 있다. 검증 전압의 개수는 본 실시 예에 제한되지 않는다.
제1 내지 제3 검증 전압(Vvfy1-Vvfy3) 각각에 의해 검증 패스된 메모리 셀은 목표 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit) 상태로 전환될 것이다. 프로그램 금지된 메모리 셀과 연결된 비트라인에는 프로그램 금지 전압이 인가될 수 있다. 제2 프로그램 루프(PL2)에서 선택된 워드라인에 제1 프로그램 전압(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 전압(Vpgm2)이 인가될 수 있다.
제2 프로그램 루프(PL2)에 대한 검증 동작은, 제1 프로그램 루프(PL1)의 검증 동작과 동일할 수 있다. 예시적으로, 검증 패스는 대응하는 검증 전압에 의해 메모리 셀이 오프 셀(off-cell)로 판독된 것을 가리킨다.
실시 예에 따라, 미리 설정된 횟수의 프로그램 동작 이내에 프로그램이 완료되지 않으면, ISPP 프로그램 동작은 페일로 판단될 수 있다. 미리 설정된 횟수의 프로그램 동작 이내에 프로그램이 완료되면, ISPP 프로그램 동작은 패스로 판단될 수 있다. 프로그램의 완료 여부는 프로그램 대상으로 선택된 메모리 셀 중 설정된 비율 이상의 메모리 셀에 대한 프로그램 검증 동작이 패스되었는지 여부로 결정될 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치(150)의 검증 동작을 위한 전압 공급을 나타낸 도면이다. 도 5의 예에서, 하나의 메모리 셀 스트링(ST)에 다수의 워드 라인(WL1-WL16)이 존재하고, 다수의 워드 라인(WL1-WL16) 중에서 제3 워드 라인(WL3)이 선택 워드 라인(Sel. WL)에 해당할 수 있다.
검증 동작 수행 시, 선택 워드 라인에 해당하는 제3 워드 라인(WL3)에는 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)이 순차적으로 인가될 수 있다. 그리고, 다수의 워드 라인(WL1-WL16) 중 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들, 즉 비선택 워드 라인(Unsel. WL)들에는 검증 패스 전압이 인가될 수 있다. 한편, 다수의 워드 라인(WL1-WL16)은 순차적으로 프로그램될 수 있다. 비선택 워드 라인들 중 제1 내지 제2 워드 라인(WL1-WL2)은 프로그램된 워드 라인일 수 있으며, 비선택 워드 라인들 중 제4 내지 제16 워드 라인(WL4-WL16)은 이레이즈된 워드 라인일 수 있다.
프로그램 동작 결과, 선택 워드 라인에 연결된 선택 메모리 셀의 문턱 전압이 검증 전압보다 높은 경우 상기 선택 메모리 셀은 턴 오프되고, 상기 선택 메모리 셀의 문턱 전압이 상기 검증 전압보다 낮은 경우 상기 선택 메모리 셀은 턴온될 수 있다.
한편, 다수의 선택 메모리 셀들이 턴온되는 경우, 공통 소스 라인(CSL)으로 과도한 전류가 방출되어 소스 라인 바운싱(bouncing) 현상이 발생할 수 있다. 소스 라인 바운싱 현상은 공통 소스 라인(CSL)으로 과도한 전류가 방출됨으로 인해 소스 라인의 전위가 상승하는 현상을 지칭할 수 있다. 공통 소스 라인(CSL)으로 흐르는 전류의 양이 많을수록 소스 라인 바운싱 현상이 심해질 수 있다. 메모리 셀에 동일한 양의 정공(hole)이 유입된 경우라도, 소스 라인 바운싱 현상으로 인해 소스 라인의 전압 레벨이 달라지면 메모리 셀의 문턱 전압이 다른 레벨로 판단될 수 있다.
도 6a 내지 도 7c를 참조하여 선택 워드 라인에 인가되는 검증 전압의 값 및 프로그램 진행 상태에 따른 공통 소스 라인(CSL)의 전류량 변화에 대해 상세히 설명된다.
도 6a 및 도 6b는 MLC 메모리 장치에서의 문턱 전압에 따른 메모리 셀 분포를 나타낸다. 구체적으로, 도 6a는 이레이즈된 메모리 셀들의 분포를 나타내고, 도 6b는 프로그램 완료된 메모리 셀들의 분포를 나타낸다.
도 6a 및 도 6b의 그래프의 가로축은 메모리 셀의 문턱 전압(Vth), 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 수(# of cells)를 나타낸다. 도 6a에서 메모리 셀들은 모두 제1 프로그램 상태(PS1), 즉 이레이즈 상태를 가질 수 있다. 메모리 셀들이 모두 이레이즈 상태를 갖는 경우, 선택 워드 라인에 제1 내지 제3 검증 전압(Vvfy1-Vvfy3) 중 어느 검증 전압이 인가되더라도 모든 메모리 셀들이 온(on) 셀로 판단될 수 있다.
도 6b에서 메모리 셀들은 제1 내지 제4 프로그램 상태(PS1-PS4) 중 어느 하나의 프로그램 상태를 가질 수 있다. 프로그램 동작이 완료되면 프로그램 상태별로 메모리 셀들이 균등하게 분포할 수 있다. 만약 선택 워드 라인에 제1 검증 전압(Vvfy1)이 인가된다면 전체 메모리 셀들 중 제1 프로그램 상태(PS1)를 갖는 약 25%의 메모리 셀들은 온 셀로 판단되고, 제2 내지 제4 프로그램 상태(PS2-PS4)를 갖는 약 75%의 메모리 셀들은 오프 셀로 판단될 수 있다. 마찬가지로, 제2 검증 전압(Vvfy2)이 인가된다면 전체 메모리 셀들 중 약 50%의 메모리 셀들이 온 셀로 판단될 수 있고, 제3 검증 전압(Vvfy3)이 인가된다면 전체 메모리 셀들 중 약 75%의 메모리 셀들이 온 셀로 판단될 수 있다.
도 6a 및 도 6b를 참조하면, 선택 워드 라인에 인가되는 검증 전압의 값 및 프로그램 진행 상태에 따라 온 셀의 개수가 달라질 수 있다.
도 7a 내지 도 7c는 선택 워드 라인에 인가되는 검증 전압의 값 및 프로그램 진행 상태에 따른 온 셀의 개수를 나타낸다. 도 7a 내지 도 7c의 그래프에서 가로축은 프로그램 루프를 나타내고, 세로축은 해당 프로그램 루프에서 온 셀의 개수를 나타낸다.
도 7a는 제1 검증 전압(Vvfy1)이 인가될 때의 온 셀의 개수를 프로그램 진행 상태에 따라서 나타낸다. 초기 프로그램 루프에서는 대부분의 메모리 셀들이 제1 프로그램 상태(PS1)를 가지므로 대부분의 메모리 셀들이 온 셀로 판단될 수 있으나, 마지막 프로그램 루프에서는 25% 정도의 메모리 셀들만이 온 셀로 판단될 수 있다. 도 7a에 도시된 △C1은 초기 프로그램 루프와 마지막 프로그램 루프에서의 온 셀의 개수의 변화량을 나타낸다.
도 7b는 제2 검증 전압(Vvfy2)이 인가될 때의 온 셀의 개수를 프로그램 진행 상태에 따라서 나타낸다. 초기 프로그램 루프에서는 대부분의 메모리 셀들이 온 셀로 판단될 수 있으나, 마지막 프로그램 루프에서는 50% 정도의 메모리 셀들이 온 셀로 판단될 수 있다. 도 7b에 도시된 △C2는 초기 프로그램 루프와 마지막 프로그램 루프에서의 온 셀의 개수의 변화량을 나타낸다.
도 7c는 제3 검증 전압(Vvfy3)이 인가될 때의 온 셀의 개수를 프로그램 진행 상태에 따라서 나타낸다. 초기 프로그램 루프에서는 대부분의 메모리 셀들이 온 셀로 판단될 수 있으나, 마지막 프로그램 루프에서는 75% 정도의 메모리 셀들이 온 셀로 판단될 수 있다. 도 7c에 도시된 △C3는 초기 프로그램 루프와 마지막 프로그램 루프에서의 온 셀의 개수의 변화량을 나타낸다.
도 7a 내지 도 7c를 참조하면, 프로그램 루프에 따른 온 셀의 개수는 선택 워드 라인에 인가되는 검증 전압이 낮은 값을 가질수록 크게 변화할 수 있다.
공통 소스 라인(CSL)에 흐르는 전류량은 온 셀에 흐르는 전류량의 합으로 결정될 수 있으며, 온 셀의 개수에 비례할 수 있다. 프로그램 루프에 따른 온 셀의 개수가 크게 변할수록 공통 소스 라인(CSL)에 흐르는 전류량도 크게 변할 수 있다.
만약 프로그램 루프에 따라 공통 소스 라인(CSL)에 흐르는 전류량이 크게 변한다면, 메모리 셀에 동일한 양의 정공이 유입된 경우라도 프로그램 루프에 따른 메모리 셀의 문턱 전압이 크게 달라질 수 있다. 프로그램 루프에 따른 메모리 셀의 문턱 전압이 크게 달라지면, 각 프로그램 루프를 거쳐서 프로그램 완료된 메모리 셀들의 전압 분포가 열화되고, 메모리 장치(150)의 신뢰성이 떨어질 수 있다.
이하에서, 프로그램 루프에 따른 소스 라인 전위의 차이를 완화시킬 수 있는 메모리 장치(150)가 제안된다.
본 발명의 실시예에 따르면, 메모리 장치(150)는 선택 워드 라인에 인가되는 검증 전압 레벨에 따라 다른 레벨을 갖는 검증 패스 전압을 이레이즈된 워드 라인에 인가할 수 있다. 이레이즈된 워드 라인에 인가되는 검증 패스 전압 레벨에 따라 다수의 비트 라인(BL1-BLm) 각각에 흐르는 전류량이 달라지고, 결과적으로 공통 소스 라인(CSL)에 흐르는 전류량이 달라질 수 있다. 메모리 장치(150)는 이레이즈 검증 패스 전압의 값을 조정함으로써 프로그램 루프에 따른 소스 라인 전위의 차이를 보상할 수 있다. 따라서, 프로그램된 메모리 셀들의 문턱전압 분포의 폭이 좁아지고 메모리 장치(150)의 신뢰성이 향상될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(150)의 동작이 도 8 내지 도 12를 참조하여 상세히 설명된다.
도 8은 제1 프로그램 루프(PL1)를 예로 들어 메모리 장치(150)의 동작을 설명하기 위한 도면이다.
도 4를 참조하여 설명된 것과 같이, 하나의 프로그램 루프에서 메모리 장치(150)는 선택 워드 라인에 프로그램 전압을 인가한 뒤, 각각의 프로그램 상태에 대한 검증 전압들을 인가할 수 있다.
제1 프로그램 루프(PL1)의 프로그램 단계에서, 메모리 장치(150)는 선택 워드 라인에 제1 프로그램 전압(Vpgm1)을 인가하는 동안 비선택 워드 라인에 프로그램 패스 전압(Vpp)을 인가할 수 있다. 프로그램 패스 전압(Vpp)은 상기 비선택 워드 라인에 연결된 모든 비선택 메모리 셀들을 턴온시키기 충분한 레벨을 가질 수 있으나, 제1 프로그램 전압(Vpgm1)보다는 낮은 레벨을 가질 수 있다.
제1 프로그램 루프(PL1)의 검증 단계에서, 메모리 장치(150)는 선택 워드 라인에 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)을 순서대로 인가할 수 있다. 메모리 장치(150)는 선택 워드 라인에 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)을 순서대로 인가하는 동안, 비선택 워드 라인들에 검증 패스 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(150)는 비선택 워드 라인들 중 프로그램된 워드 라인에는 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)보다 높은 레벨의 검증 패스 전압을 인가할 수 있다. 이하에서, 프로그램된 워드 라인에 인가되는 검증 패스 전압은 프로그램 검증 패스 전압(Vpvp)으로 지칭될 수 있다. 프로그램 검증 패스 전압(Vpvp)은 프로그램된 모든 비선택 메모리 셀들을 턴온시키기 충분한 레벨, 즉 모든 비선택 메모리 셀보다 높은 레벨을 가질 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(150)는 비선택 워드 라인들 중 이레이즈된 워드 라인에는 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)의 값에 따라 다른 레벨의 검증 패스 전압을 인가할 수 있다. 이하에서, 이레이즈된 워드 라인에 인가되는 검증 패스 전압은 이레이즈 검증 패스 전압으로 지칭될 수 있다. 이레이즈 검증 패스 전압은 이레이즈된 워드 라인에 연결된 이레이즈된 메모리 셀들을 턴온시키기에 충분한 레벨을 가질 수 있으며, 프로그램 검증 패스 전압(Vpvp)보다 낮은 레벨을 가질 수 있다.
메모리 장치(150)가 선택 워드 라인에 점차 높은 레벨의 검증 전압을 인가하는 동안, 이레이즈된 워드 라인에는 점차 높은 레벨의 이레이즈 검증 패스 전압을 인가할 수 있다. 도 8의 예에서, 메모리 장치(150)가 선택 워드 라인에 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)을 순서대로 인가하는 동안 제1 내지 제3 이레이즈 검증 패스 전압으로서 Vevp11, Vevp12, Vevp13을 순서대로 인가할 수 있다.
이레이즈 검증 패스 전압의 레벨이 낮을수록 공통 소스 라인(CSL)에 흐르는 전류량도 줄어들 수 있다. 메모리 장치(150)는 상대적으로 낮은 레벨의 검증 전압이 인가될 때 상대적으로 낮은 레벨의 이레이즈 검증 패스 전압을 인가할 수 있다. 이레이즈 검증 패스 전압의 레벨이 낮아지면, 프로그램 루프에 따라 상기 검증 전압이 인가될 때의 온 셀의 개수가 크게 변화더라도 공통 소스 라인(CSL)에 흐르는 전류량의 변화는 완화될 수 있다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따라 공통 소스 라인(CSL)에 흐르는 전류량의 변화가 완화되는 것을 설명하기 위한 도면이다. 도 9a 내지 도 9c의 그래프에서 가로축은 프로그램 루프를 나타내고, 세로축은 공통 소스 라인(CSL)에 흐르는 전류량을 나타낸다.
도 9a는 제1 검증 전압(Vvfy1)이 인가될 때 공통 소스 라인(CSL)에 흐르는 전류를 나타내고, 도 9b는 제2 검증 전압(Vvfy2)이 인가될 때 공통 소스 라인(CSL)에 흐르는 전류를 나타내고, 도 9c는 제3 검증 전압(Vvfy3)이 인가될 때 공통 소스 라인(CSL)에 흐르는 전류를 나타낸다.
선택 워드 라인에 낮은 레벨의 검증 전압이 인가될수록 이레이즈된 워드 라인에 낮은 레벨의 이레이즈 검증 패스 전압이 인가되고, 공통 소스 라인(CSL)에 흐르는 전류량이 감소될 수 있다. 공통 소스 라인(CSL)에 흐르는 전류량이 낮아지면 프로그램 루프에 따른 전류량의 변화도 완화될 수 있다.
도 9a 내지 도 9c를 비교하면, 제3 검증 전압(Vvfy3)이 인가되는 경우에 공통 소스 라인(CSL)에 흐르는 전류량이 가장 높고, 제2 검증 전압(Vvfy2), 제1 검증 전압(Vvfy1) 순으로 공통 소스 라인(CSL)에 흐르는 전류량이 낮을 수 있다. 제1 검증 전압(Vvfy1)이 인가될 때의 온 셀의 개수는 프로그램 루프에 따라 크게 변할 수 있지만, 공통 소스 라인(CSL)에 흐르는 전류가 억제되므로 공통 소스 라인(CSL)에 흐르는 전류량의 변화(△I)는 완화될 수 있다.
한편, 프로그램 루프가 진행될 때마다 선택 메모리 셀들의 문턱 전압은 상승할 수 있다. 다시 도 7a 내지 도 7c를 참조하면, 프로그램 루프가 진행될수록 선택 메모리 셀들 중 온 셀의 수는 감소할 수 있다. 온 셀의 수가 감소하면, 공통 소스 라인(CSL)에 흐르는 전류량이 감소할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(150)는 프로그램 루프가 진행될 때마다 제1 내지 제3 이레이즈 검증 패스 전압의 레벨을 각각 증가시킴으로써, 온 셀의 수가 감소함에 따라 감소하는 공통 소스 라인(CSL)의 전류량을 보상할 수 있다.
도 10은 제1 및 제2 프로그램 루프(PL1, PL2)를 예로 들어 메모리 장치(150)의 동작을 설명하기 위한 도면이다.
도 10에 도시된 제1 프로그램 루프(PL1)에서의 워드 라인별 전압들은 도 8에서 도시된 것과 동일할 수 있다.
제2 프로그램 루프(PL2)의 프로그램 동작 시, 메모리 장치(150)는 선택 워드 라인에 제1 프로그램 전압(Vpgm1)보다 높은 레벨의 제2 프로그램 전압(Vpgm2)을 인가할 수 있다. 메모리 장치(150)는 선택 워드 라인에 제2 프로그램 전압(Vpgm2)을 인가하는 동안, 비선택 워드 라인에 프로그램 패스 전압(Vpp)을 인가할 수 있다.
제2 프로그램 루프(PL2)의 검증 동작 시, 메모리 장치(150)는 선택 워드 라인에 제1 내지 제3 검증 전압(Vvfy1-Vvfy3)을 순차적으로 인가하면서 비선택 워드 라인에 제1 내지 제3 이레이즈 검증 패스 전압을 인가할 수 있다. 메모리 장치(150)는 제1 내지 제3 이레이즈 검증 패스 전압으로서, Vevp11, Vevp12, Vevp13보다 높은 레벨의 패스 전압인 Vevp21, Vevp22, Vevp23을 이레이즈된 워드 라인에 인가할 수 있다. 메모리 장치(150)는 프로그램 루프가 진행될 때마다 제1 내지 제3 이레이즈 검증 패스 전압 레벨을 각각 증가시킴으로써 공통 소스 라인(CSL)의 전류량 감소를 보상할 수 있다. 따라서, 프로그램 루프에 따라 공통 소스 라인(CSL)에 흐르는 전류량의 변화(△I )가 더욱 감소되고, 프로그램 완료된 메모리 셀들의 분포가 더욱 정교해질 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(150)는 검증 전압을 인가했을 때 공통 소스 라인(CSL)에 흐르는 전류를 일정하게 유지할 수 있는 이레이즈 검증 패스 전압을 결정하기 위해 추가적인 요소를 고려할 수 있다.
제1 예로, 메모리 장치(150)는 메모리 블록에서 이레이즈된 워드 라인의 수가 적을수록 더 낮은 레벨의 이레이즈 검증 패스 전압을 인가할 수 있다. 메모리 블록의 워드 라인이 하나씩 프로그램될 때마다, 이레이즈 검증 패스 전압을 인가할 수 있는 이레이즈된 워드 라인의 수가 점차 감소할 수 있다. 메모리 장치(150)가 이레이즈된 워드 라인의 수가 적을수록 더 낮은 레벨의 이레이즈 검증 패스 전압을 인가하면 공통 소스 라인(CSL)에 흐르는 전류의 변화를 더욱 효과적으로 억제할 수 있다.
제2 예로, 메모리 장치(150)는 메모리 블록의 E/W사이클(erase/write cycle)이 증가할수록 더 높은 레벨의 이레이즈 검증 패스 전압을 인가할 수 있다. 메모리 블록의 E/W사이클이 증가할수록 메모리 셀들이 열화되고, 선택 메모리 셀들을 프로그램하거나 리드할 때 인접한 메모리 셀들의 문턱전압이 상승하는 디스터번스(disturbance)가 심해질 수 있다. E/W사이클이 증가할수록 인접한 메모리 셀들의 문턱전압이 상승할 수 있으며, 검증 동작 시에 다수의 비트 라인(BL1-BLm)들에 흐르는 전류량이 감소할 수 있다. 메모리 장치(150)는 E/W사이클이 증가함에 따라 감소되는 전류량을 보상하기 위해, E/W사이클이 증가할수록 더 높은 레벨의 이레이즈 검증 패스 전압을 이레이즈된 워드 라인에 인가할 수 있다.
구현에 따라, 메모리 장치(150)는 하나 이상의 룩업 테이블을 참조하여 이레이즈 검증 패스 전압의 값을 결정할 수 있다.
도 11은 메모리 장치(150)의 프로그램 루프 및 프로그램 상태별 검증 전압을 포함하는 룩업 테이블들을 나타내는 도면이다.
본 발명의 실시 예에 따르면, 메모리 장치(150)는 프로그램하고자 하는 메모리 블록의 E/W사이클에 따라 제1 내지 제3 룩업 테이블(1102-1106) 중 어느 하나의 룩업 테이블을 선택할 수 있다. 메모리 장치(150)는 상기 선택된 룩업 테이블을 참조하여 검증 단계에서 인가될 이레이즈 검증 패스 전압의 레벨을 결정할 수 있다.
도 11은 제1 룩업 테이블(1102)을 예시한다. 제1 룩업 테이블(1102)은 검증 전압 및 프로그램 루프별 이레이즈 검증 패스 전압을 포함할 수 있다. 제1 룩업 테이블(1102)에 도시된 ΔV 및 ΔV2는 임의의 상수이다.
제1 룩업 테이블(1102)을 참조하면, 프로그램 루프별 이레이즈 검증 패스 전압은 제1 내지 제3 검증 전압(Vvfy1-Vvfy3) 순으로 높은 레벨을 가질 수 있다. 그리고, 검증 전압별 이레이즈 검증 패스 전압은 제1 내지 제5 프로그램 루프(PL1-PL5) 순으로 높은 레벨을 가질 수 있다.
본 발명의 실시예에 따르면, 메모리 장치(150)는 선택 워드 라인에 인가되는 검증 전압 레벨이 높아질수록 이레이즈된 워드 라인들에 더 높은 레벨의 검증 패스 전압을 인가할 수 있다. 예를 들어, 메모리 장치(150)는 선택 메모리 셀들의 제1 프로그램 상태를 검증하기 위해 상기 선택 워드 라인에 제1 검증 전압(Vvfy1)을 인가하고, 이레이즈된 워드 라인들에 제1 검증 패스 전압을 인가할 수 있다. 그리고, 메모리 장치(150)는 선택 메모리 셀들의 제1 프로그램 상태보다 높은 제2 프로그램 상태를 검증하기 위해, 상기 선택 워드 라인에 상기 제1 검증 전압(Vvfy1)보다 높은 레벨의 제2 검증 전압(Vvfy2)을 인가하고, 상기 이레이즈된 워드 라인들에 상기 제1 검증 패스 전압보다 높은 레벨의 제2 검증 패스 전압을 인가할 수 있다. 제1 및 제2 검증 패스 전압은 프로그램 완료된 워드 라인에 인가되는 프로그램 패스 전압(Vpp)보다는 낮은 값을 가질 수 있다. 본 발명의 실시 예에 따르면, 프로그램 루프별로 공통 소스 라인(CSL)에 흐르는 전류량의 변화가 완화될 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(150)는 프로그램 루프를 반복할 때마다 상기 제1 및 제2 검증 패스 전압의 레벨을 증가시킴으로써 프로그램 루프별 공통 소스 라인(CSL)에 흐르는 전류량의 변화를 더욱 완화시킬 수 있다. 따라서, 메모리 셀 분포가 정교해지고, 메모리 장치(150)의 신뢰성이 향상될 수 있다.
이상 본 발명의 실시예에 따른 메모리 장치 및 메모리 장치의 동작 방법을 구체적인 실시 형태로서 설명하였으나, 이는 예시에 불과한 것으로서 본 발명은 이에 한정되지 않는 것이며, 본 명세서에 개시된 기초 사상에 따르는 최광의 범위를 갖는 것으로 해석되어야 한다. 당업자는 개시된 실시 형태들을 조합, 치환하여 적시되지 않은 실시 형태를 실시할 수 있으나, 이 역시 본 발명의 권리범위를 벗어나지 않는 것이다. 이외에도 당업자는 본 명세서에 기초하여 개시된 실시형태를 용이하게 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 권리범위에 속함은 명백하다.
Claims (20)
- 메모리 장치의 동작 방법에 있어서,
선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 선택 메모리 셀들을 프로그램하는 단계;
상기 선택 메모리 셀들의 제1 프로그램 상태를 검증하기 위해, 상기 선택 워드 라인에 제1 검증 전압을 인가하고, 비선택 워드 라인들에 제1 검증 패스 전압을 인가하는 제1 검증 단계; 및
상기 선택 메모리 셀들의 상기 제1 프로그램 상태보다 높은 제2 프로그램 상태를 검증하기 위해, 상기 선택 워드 라인에 상기 제1 검증 전압보다 높은 레벨의 제2 검증 전압을 인가하고, 상기 비선택 워드 라인들에 상기 제1 검증 패스 전압보다 높은 레벨의 제2 검증 패스 전압을 인가하는 제2 검증 단계
를 포함하는 동작 방법.
- 제1항에 있어서,
상기 프로그램하는 단계, 상기 제1 검증 단계 및 상기 제2 검증 단계를 포함하는 프로그램 루프를 상기 선택 메모리 셀들의 검증이 패스될 때까지 반복하고, 상기 프로그램 루프를 반복할 때마다 상기 제1 및 제2 검증 패스 전압 각각의 레벨을 증가시키는 단계
를 더 포함하는 동작 방법.
- 제1항에 있어서,
상기 비선택 워드 라인들은 이레이즈된 워드 라인이며,
상기 제1 및 제2 검증 단계는
프로그램된 워드 라인들에 제3 검증 패스 전압을 인가하는 단계를 포함하며,
상기 제3 검증 패스 전압은 상기 제1 및 제2 검증 패스 전압보다 높은 레벨을 갖는
동작 방법.
- 제3항에 있어서,
상기 제3 검증 패스 전압은 상기 프로그램된 워드 라인들에 연결된 메모리 셀들의 문턱 전압보다 높은 레벨을 갖는
동작 방법.
- 제3항에 있어서,
상기 선택 메모리 셀들을 포함하는 메모리 블록의 이레이즈된 워드 라인의 개수에 따라 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계
를 더 포함하는 동작 방법.
- 제5항에 있어서,
상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계는
상기 이레이즈된 워드 라인의 개수가 적을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 낮은 레벨로 결정하는 단계를 포함하는
동작 방법.
- 제1항에 있어서,
상기 선택 메모리 셀들을 포함하는 메모리 블록의 E/W사이클(erase/write cycle)에 기초하여 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계
를 더 포함하는 동작 방법.
- 제7항에 있어서,
상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계는
상기 E/W사이클이 높을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 높은 레벨로 결정하는 단계를 포함하는
동작 방법.
- 제7항에 있어서,
상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계는
상기 E/W사이클에 따라 복수의 룩업 테이블들 중 어느 하나를 선택하는 단계; 및
상기 선택된 룩업 테이블을 참조하여 현재 프로그램 루프에서의 제1 및 제2 검증 패스 전압의 레벨을 결정하는 단계를 포함하는
동작 방법.
- 제1항에 있어서,
상기 선택 메모리 셀들을 포함하는 메모리 블록은 3차원 구조로 구현되는
동작 방법.
- 메모리 장치에 있어서,
복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 블록; 및
상기 복수의 워드 라인들 중 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 선택 메모리 셀들을 프로그램하고, 상기 선택 메모리 셀들의 제1 프로그램 상태를 검증하기 위해 상기 선택 워드 라인에 제1 검증 전압을 인가하면서 비선택 워드 라인들에 제1 검증 패스 전압을 인가하고, 상기 선택 메모리 셀들의 제2 프로그램 상태를 검증하기 위해 상기 선택 워드 라인에 상기 제1 검증 전압보다 높은 제2 검증 전압을 인가하면서 상기 비선택 워드 라인들에 상기 제1 검증 패스 전압보다 높은 상기 제2 검증 패스 전압을 인가하는 주변 회로
를 포함하는 메모리 장치.
- 제11항에 있어서,
상기 주변 회로는
상기 선택 메모리 셀들을 프로그램하고, 상기 선택 메모리 셀들의 제1 및 제2 프로그램 상태를 검증하는 동작을 포함하는 프로그램 루프를 상기 선택 메모리 셀들의 검증이 패스될 때까지 반복하고, 상기 프로그램 루프를 반복할 때마다 상기 제1 및 제2 검증 패스 전압 각각의 레벨을 증가시키는
메모리 장치.
- 제11항에 있어서,
상기 비선택 워드 라인들은 이레이즈된 워드 라인이며,
상기 주변 회로는
상기 선택 메모리 셀들의 제1 및 제2 프로그램 상태를 검증하기 위해 프로그램된 워드 라인들에 제3 검증 패스 전압을 더 인가하고,
상기 제3 검증 패스 전압은 상기 제1 및 제2 검증 패스 전압보다 높은 레벨을 갖는
메모리 장치.
- 제13항에 있어서,
상기 제3 검증 패스 전압은 상기 프로그램된 워드 라인에 연결된 메모리 셀들의 문턱 전압보다 높은 레벨을 갖는
메모리 장치.
- 제13항에 있어서,
상기 주변 회로는
상기 메모리 블록의 이레이즈된 워드 라인의 개수에 따라 상기 제1 및 제2 검증 패스 전압을 결정하는
메모리 장치.
- 제15항에 있어서,
상기 주변 회로는
상기 이레이즈된 워드 라인의 개수가 적을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 낮은 레벨로 결정하는
메모리 장치.
- 제11항에 있어서,
상기 주변 회로는
상기 선택 메모리 셀들을 포함하는 메모리 블록의 E/W사이클(erase/write cycle)에 기초하여 상기 제1 및 제2 검증 패스 전압의 레벨을 결정하는
메모리 장치.
- 제17항에 있어서,
상기 주변 회로는
상기 E/W사이클이 높을수록 상기 제1 및 제2 검증 패스 전압의 레벨을 더 높은 레벨로 결정하는
메모리 장치.
- 제17항에 있어서,
상기 주변 회로는
상기 E/W사이클에 따라 복수의 룩업 테이블들 중 어느 하나를 선택하고, 상기 선택된 룩업 테이블을 참조하여 현재 프로그램 루프에서의 제1 및 제2 검증 패스 전압의 레벨을 결정하는
메모리 장치.
- 제11항에 있어서,
상기 메모리 블록은 3차원 구조로 구현되는
메모리 장치.
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