KR20210074028A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 채널 부스팅 성능을 갖는 메모리 장치는 제1 메모리 셀 스트링들, 제2 메모리 셀 스트링들, 주변 회로 및 제어 로직을 포함한다. 주변 회로는 제1 비트라인들을 통해 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되고, 제2 비트라인들을 통해 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결된다. 제어 로직은 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키고, 프로그램 금지 비트라인의 전위가 제1 전압으로 상승한 이후에, 프로그램 금지 비트라인을 플로팅시키고 제2 비트라인들의 전위를 제2 전압으로 상승시키도록 주변 회로를 제어한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 채널 부스팅 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 제1 메모리 셀 스트링들, 제2 메모리 셀 스트링들, 주변 회로 및 제어 로직을 포함한다. 주변 회로는 제1 비트라인들을 통해 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되고, 제2 비트라인들을 통해 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결된다. 제어 로직은 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키고, 프로그램 금지 비트라인의 전위가 제1 전압으로 상승한 이후에, 프로그램 금지 비트라인을 플로팅시키고 제2 비트라인들의 전위를 제2 전압으로 상승시키도록 주변 회로를 제어한다.
본 발명의 실시 예에 따른 제1 메모리 셀 스트링들 및 제2 메모리 셀 스트링들을 포함하는 메모리 장치의 동작 방법은 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되는 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키는 단계, 프로그램 금지 비트라인을 플로팅시키는 단계 및 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결되는 제2 비트라인들의 전위를 제2 전압으로 상승시키는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 제1 메모리 셀 스트링들, 제2 메모리 셀 스트링들, 주변 회로 및 제어 로직을 포함한다. 주변 회로는 제1 비트라인들을 통해 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되고, 제2 비트라인들을 통해 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결된다. 제어 로직은 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키고, 제2 비트라인들의 전위를 제2 전압으로 상승시키면서 프로그램 금지 비트라인의 전위를 제1 전압에서 제3 전압으로 상승시키도록 주변 회로를 제어한다.
본 기술에 따르면 향상된 채널 부스팅 성능을 갖는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시 예를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 7은 도 1의 페이지 버퍼를 설명하기 위한 도면이다.
도 8은 도 7의 비트라인 전압 설정 회로를 설명하기 위한 도면이다.
도 9는 실시 예에 따른 비트라인 셋업 동작을 설명하기 위한 도면이다.
도 10은 실시 예에 따른 비트라인 셋업 동작을 설명하기 위한 타이밍도이다.
도 11은 프로그램 동작을 설명하기 위한 순서도이다.
도 12는 도 11의 비트라인 셋업 동작을 설명하기 위한 순서도이다.
도 13은 도 1의 메모리 장치의 다른 실시 예를 설명하기 위한 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 메모리 셀 어레이(110)는 제1 메모리 셀 스트링들 및 제2 메모리 셀 스트링들을 포함할 수 있다. 주변 회로(120)는 제1 비트라인들을 통해 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되고, 제2 비트라인들을 통해 상기 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결될 수 있다.
제어 로직(130)은 제1 드레인 선택 트랜지스터들을 프로그램하기 위해, 비트라인 셋업 동작 및 프로그램 펄스 인가 동작을 수행하도록 주변 회로(120)를 제어할 수 있다.
제어 로직(130)은 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키도록 주변 회로(120)를 제어할 수 있다. 제어 로직(130)은 프로그램 금지 비트라인의 전위가 제1 전압으로 상승한 이후에, 프로그램 금지 비트라인을 플로팅(floating)시키도록 주변 회로(120)를 제어할 수 있다. 제어 로직(130)은 프로그램 금지 비트라인이 플로팅되면, 제2 비트라인들의 전위를 제2 전압으로 상승시키도록 주변 회로(120)를 제어할 수 있다. 플로팅된 프로그램 금지 비트라인과 인접한 제2 비트라인들의 전위가 상승하는 동안, 비트라인 커플링 효과로 인해 프로그램 금지 비트라인의 전위는 제3 전압으로 상승할 수 있다.
즉, 제어 로직(130)은 제2 비트라인들의 전위가 제2 전압으로 상승하는 동안, 프로그램 금지 비트라인의 전위가 제3 전압으로 상승하도록 주변 회로(120)를 제어할 수 있다.
제3 전압은 제1 전압 및 제2 전압을 기초로 결정될 수 있다. 구체적으로 제3 전압 값은 제2 전압 값에 비트라인 커플링 계수를 곱한 값과 제1 전압 값을 합산한 값일 수 있다. 비트라인 커플링 효과에 따른 프로그램 금지 비트라인 전위의 상승은 도 9에서 상세히 설명하기로 한다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 설명하기 위한 도면이다.
도 2를 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 2에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 1의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시 예를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
실시 예에서, 하나의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 하나의 서브 블록은 하나의 열에 'U'자 형태로 배열되는 셀 스트링들을 포함할 수 있다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
실시 예에서, 하나의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 하나의 서브 블록은 하나의 열에 'I'자 형태로 배열되는 셀 스트링들을 포함할 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 6은 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 6에서, 설명의 편의를 위해, 복수의 메모리 셀들 각각은 1-비트의 데이터를 저장하는 싱글 레벨 셀(MLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 각각은 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC), 3-비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
메모리 장치의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 프로그램 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다. 실시 예에서, 메모리 셀이 저장하는 데이터 비트의 개수가 2이상이면, 메모리 장치는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 단계(PGM Step) 및 검증 단계(Verify Step)를 포함할 수 있다.
프로그램 단계(PGM Step)에서, 선택된 메모리 셀들과 연결된 선택된 워드라인에 프로그램 전압이 인가될 수 있다. 프로그램 단계(PGM Step)에서, 선택된 메모리 셀들 중 프로그램 대상 셀과 연결된 비트라인에는 프로그램 허용 전압 또는 프로그램 금지 전압이 인가될 수 있다. 선택된 메모리 셀들 중 비프로그램 대상 셀과 연결된 비트라인에는 프로그램 금지 전압이 인가될 수 있다.
예를 들어, 프로그램 대상 셀 중 프로그램 허용 셀과 연결된 프로그램 허용 비트라인에는 프로그램 허용 전압이 인가될 수 있다. 프로그램 대상 셀들 중 프로그램 금지 셀과 연결된 프로그램 금지 비트라인에는 프로그램 금지 전압이 인가될 수 있다. 실시 예에서, 프로그램 허용 전압은 접지 전압일 수 있다. 실시 예에서, 프로그램 금지 전압은 전원 전압일 수 있다.
검증 단계(Verify Step)에서 선택된 워드라인에 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부가 판단될 수 있다.
예를 들어, 제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 펄스(Vpgm1)가 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 검증 전압(V_vfy)이 인가된다.
검증 전압 (V_vfy)에 의해 검증 통과(verify pass)된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다. 제2 프로그램 루프(PL2)에서 제1 프로그램 펄스(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 펄스(Vpgm2)가 인가된다. 이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 통과(verify pass)는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
검증 동작 시에, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드라인에는 검증 전압이 인가되고, 도 1의 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 비트라인에 인가된 전압을 기초로 메모리 셀들의 검증 통과 여부를 판단할 수 있다.
도 7은 도 1의 페이지 버퍼를 설명하기 위한 도면이다.
도 7을 참조하면, 페이지 버퍼는 제1 트랜지스터(410), 제2 트랜지스터(420) 및 비트라인 전압 설정 회로(430)를 포함할 수 있다. 페이지 버퍼는 제3 트랜지스터(440)를 추가로 포함할 수 있다.
제1 트랜지스터(410)는 비트라인(BL)과 입력 전원 노드(VEXT_PB)를 연결할 수 있다. 제1 트랜지스터(410)는 제1 제어 신호(BLBIAS)에 따라 제어될 수 있다. 제1 제어 신호(BLBIAS)는 입력 전원 노드(VEXT_PB)에 인가되는 입력 전압을 비트라인(BL)에 전달하기 위한 비트라인 바이어스 제어 신호일 수 있다.
실시 예에서, 입력 전원 노드(VEXT_PB)에는 다양한 레벨의 전압이 인가될 수 있다. 예를 들어, 입력 전원 노드(VEXT_PB)에는 내부 전원 전압(VCORE)이 인가될 수 있다. 입력 전원 노드(VEXT_PB)에는 외부 전원 전압(VCCE)이 인가될 수 있다. 입력 전원 노드(VEXT_PB)에는 소거 전압(VERASE)이 인가될 수 있다. 입력 전원 노드(VEXT_PB)에는 외부 패드를 통해 입력되는 외부 전압(VEXT_PAD)이 인가될 수 있다. 입력 전원 노드(VEXT_PB)에 인가되는 전압의 종류는 본 실시 예에 제한되지 않는다.
제2 트랜지스터(420)는 비트라인(BL)과 공통 비트라인 노드(N1)를 연결할 수 있다. 제2 트랜지스터(420)는 제2 제어 신호(SELBL)에 따라 제어될 수 있다. 제2 제어 신호(SELBL)는 비트라인(BL)과 공통 비트라인 노드(N1)를 연결하기 위한 비트라인 선택 신호일 수 있다.
비트라인 전압 설정 회로(430)는 래치에 저장된 데이터(QS)에 따라 공통 비트라인 노드(N1)의 전위를 내부 전원 전압(VCORE)으로 프리차지하거나 접지 전압(VGND)으로 디스차지 할 수 있다.
예를 들어, 데이터(QS)의 값이 '0'이면 비트라인 전압 설정 회로(430)는 공통 비트라인 노드(N1)의 전위를 내부 전원 전압(VCORE)으로 프리차지할 수 있다. 데이터(QS)의 값이 '1'이면 비트라인 전압 설정 회로(430)는 공통 비트라인 노드(N1)의 전위를 접지 전압(VGND)으로 디스차지할 수 있다.
제3 트랜지스터(440)는 공통 비트라인 노드(N1)와 접지 전압 노드를 연결할 수 있다. 제3 트랜지스터(440)는 제3 제어 신호(BLDIS)에 따라 제어될 수 있다. 제3 제어 신호(BLDIS)는 비트라인(BL)을 접지 전압(VGND)으로 디스차지하기 위한 비트라인 디스차지 신호일 수 있다.
실시 예에서, 선택된 메모리 셀이 프로그램 대상 셀이면, 프로그램 검증 결과에 따라 래치에 저장된 데이터(QS)의 값은 '0' 또는 '1'일 수 있다. 예를 들어, 선택된 메모리 셀이 프로그램 대상 셀 중 프로그램 허용 셀이면 래치에 저장된 데이터(QS)의 값은 '1'일 수 있다. 선택된 메모리 셀이 프로그램 대상 셀 중 프로그램 금지 셀이면 래치에 저장된 데이터(QS)의 값은 '0'일 수 있다.
실시 예에서, 선택된 메모리 셀이 비프로그램 대상 셀이면, 래치에 저장된 데이터(QS)의 값은 '0'일 수 있다. 다만, 도 9에서 설명되는 비트라인 셋 업 단계 중 제1 단계에서 래치에 저장된 데이터(QS)의 값은 '0'에서 '1'로 반전될 수 있다.
도 8은 도 7의 비트라인 전압 설정 회로를 설명하기 위한 도면이다.
도 8을 참조하면, 비트라인 전압 설정 회로(430)는 제4 내지 제 10 트랜지스터(T4~T10)를 포함할 수 있다. 비트라인 전압 설정 회로에 포함되는 트랜지스터의 개수는 본 실시 예에 제한되지 않는다.
제4 트랜지스터(T4)는 공통 비트라인 노드(N1)와 노드(N2)를 연결하고, 제4 제어 신호(PBSENSE)에 따라 제어될 수 있다.
제5 트랜지스터(T5)는 내부 전원 전압(VCORE)이 입력되는 내부 전원 노드와 노드(N3)를 연결하고, 제5 제어 신호에 따라 제어될 수 있다. 제5 제어 신호는 래치에 저장된 데이터(QS)의 값일 수 있다.
제6 내지 제8 트랜지스터(T6~T8)는 노드(N3)와 노드(N2) 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 노드(N3)와 노드(N2)를 연결하고, 제6 제어 신호(SA_CSOC)에 따라 제어될 수 있다. 제7 트랜지스터(T7)는 노드(N3)와 노드(SO)를 연결하고, 제7 제어 신호(SA_PRE_N)에 따라 제어될 수 있다. 제8 트랜지스터(T8)는 노드(SO)와 노드(N2)를 연결하고, 제8 제어 신호(TRANSO)에 따라 제어될 수 있다.
제9 및 제10 트랜지스터(T9, T10)는 노드(N2)와 접지 전압(VGND)이 입력되는 접지 노드 사이에 직렬로 연결될 수 있다. 제9 트랜지스터(T9)는 제9 제어 신호(SA_DIS)에 따라 제어되고, 제10 트랜지스터(T10)는 제10 제어 신호에 따라 제어될 수 있다. 제10 제어 신호는 래치에 저장된 데이터(QS)의 값일 수 있다.
실시 예에서, 래치에 저장된 데이터(QS)의 값이 '1'이면 제10 트랜지스터(T10)는 턴 온되고, 제5 트랜지스터(T5)는 턴 오프될 수 있다. 제4 및 제9 트랜지스터(T4, T9)가 턴 온됨에 따라 공통 비트라인 노드(N1)의 전위는 접지 전압(VGND)으로 디스차지될 수 있다.
실시 예에서, 래치에 저장된 데이터(QS)의 값이 '0'이면 제10 트랜지스터(T10)는 턴 오프되고, 제5 트랜지스터(T5)는 턴 온될 수 있다. 제4 및 제6 트랜지스터(T4, T6)가 턴 온됨에 따라 공통 비트라인 노드(N1)의 전위는 내부 전원 전압(VCORE)으로 프리차지될 수 있다.
도 9는 실시 예에 따른 비트라인 셋업 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 프로그램 동작은 프로그램 단계(PGM Step) 및 검증 단계(Verify Step)를 포함할 수 있다. 프로그램 단계(PGM Step)는 비트라인 셋업 동작이 수행되는 비트라인 전압 셋업 단계 및 프로그램 전압 인가 동작이 수행되는 프로그램 펄스 인가 단계를 포함한다.
프로그램 동작은 도 2 내지 도 5를 참조하여 설명된 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들 대한 프로그램 동작일 수 있다.
구체적으로 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들 중 제1 비트라인들과 연결된 제1 드레인 선택 트랜지스터들에 대한 프로그램 동작일 수 있다. 제1 드레인 선택 트랜지스터들은 프로그램 대상 셀일 수 있다. 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들 중 제2 비트라인들과 연결된 제2 드레인 선택 트랜지스터들은 비프로그램 대상 셀일 수 있다.
다시 말해서, 프로그램 대상 셀들과 연결된 비트라인들은 제1 비트라인들일 수 있다. 프로그램 대상 셀들 중 프로그램 허용 셀과 연결된 비트라인은 제1 비트라인들 중 프로그램 허용 비트라인일 수 있다. 프로그램 대상 셀들 중 프로그램 금지 셀과 연결된 비트라인은 제1 비트라인들 중 프로그램 금지 비트라인일 수 있다. 비프로그램 대상 셀들과 연결된 비트라인들은 제2 비트라인들일 수 있다.
도 9에서, 제1 비트라인들은 이븐 비트라인이고, 제2 비트라인들은 오드 비트라인으로 가정하여 설명한다. 다른 실시 예에서, 제1 비트라인들은 오드 비트라인이고, 제2 비트라인들은 이븐 비트라인일 수 있다
실시 예에서, 프로그램 대상 셀은 프로그램 허용 셀 또는 프로그램 금지 셀로 구분될 수 있다. 구체적으로, 프로그램 대상 셀에 대한 프로그램 검증 결과에 따라 프로그램 대상 셀은 프로그램 허용 셀 또는 프로그램 금지 셀로 판단될 수 있다. 예를 들어, 프로그램 대상 셀의 문턱 전압이 검증 전압보다 낮으면, 프로그램 대상 셀은 프로그램 허용 셀로 판단될 수 있다. 프로그램 대상 셀의 문턱 전압이 검증 전압보다 높거나 같으면, 프로그램 대상 셀은 프로그램 금지 셀로 판단될 수 있다.
실시 예에서, 제1 비트라인들 및 제2 비트라인들 각각은 페이지 버퍼와 연결될 수 있다.
도 7을 참조하면, 페이지 버퍼 내 제1 트랜지스터는 입력 전원 노드(VEXT_PB)와 비트라인(BL)을 연결하고, 제1 제어 신호(BLBIAS)에 따라 제어될 수 있다. 페이지 버퍼 내 제2 트랜지스터는 비트라인(BL)과 공통 비트라인 노드(N1)를 연결하고, 제2 제어 신호(SELBL)에 따라 제어될 수 있다. 페이지 버퍼 내 공통 비트라인 노드(N1)의 전위는 래치에 저장된 데이터에 따라 내부 전원 전압 또는 접지 전압으로 설정될 수 있다.
실시 예에서, 제1 비트라인들과 연결되는 페이지 버퍼들의 제1 트랜지스터들은 제어 신호(BLBIAS_E)에 의해 제어될 수 있다. 제1 비트라인들과 연결되는 페이지 버퍼들의 제2 트랜지스터들은 제2 제어 신호(SELBL)에 의해 제어될 수 있다.
제2 비트라인들과 연결되는 페이지 버퍼들의 제1 트랜지스터들은 제어 신호(BLBIAS_O)에 의해 제어될 수 있다. 제2 비트라인들과 연결되는 페이지 버퍼들의 제2 트랜지스터들은 제2 제어 신호(SELBL)에 의해 제어될 수 있다.
공통 비트라인 노드(N1)의 전위는 각 페이지 버퍼 별로 다르게 설정될 수 있다.
도 9에서, 내부 전원 전압은 2.1V로 가정하여 설명한다. 입력 전원 노드(VEXT_PB)에 인가되는 입력 전압은 3.7V로 가정하여 설명한다. 접지 전압은 0V로 가정하여 설명한다. 단 전원 전압의 레벨은 본 실시 예에 제한되지 않는다.
비트라인 셋업 단계는 제1 내지 제3 단계(Step1~Step3)를 포함할 수 있다.
Step1에서, 제1 제어 신호(BLBIAS) 중 제어 신호(BLBIAS_E)의 레벨은 0V이고, 제어 신호(BLBIAS_O)의 레벨은 0V일 수 있다. 제2 제어 신호(SELBL)의 레벨은 제2 트랜지스터를 턴 온시키기에 충분한 제1 턴 온 전압(Von1)일 수 있다. 도 9에서, 제1 턴 온 전압(Von1)의 레벨은 4.5V일 수 있다. 단 제1 턴 온 전압(Von1)의 레벨은 본 실시 예에 제한되지 않는다.
구체적으로, 프로그램 허용 비트라인과 연결된 제1 페이지 버퍼에서 공통 비트라인 노드의 전위는 0V로 설정될 수 있다. 제1 페이지 버퍼에서 제어 신호(BLBIAS_E)의 레벨은 0V이므로 제1 트랜지스터는 턴 오프될 수 있다. 제1 페이지 버퍼에서 제2 제어 신호의 레벨은 4.5V이므로, 제2 트랜지스터는 턴 온될 수 있다. 따라서, 입력 전원 노드에 인가된 3.7V는 프로그램 허용 비트라인에 전달되지 않고, 공통 비트라인 노드에 인가된 0V가 프로그램 허용 비트라인에 전달될 수 있다.
프로그램 금지 비트라인과 연결된 제2 페이지 버퍼에서 공통 비트라인 노드의 전위는 2.1V로 설정될 수 있다. 제2 페이지 버퍼에서 제어 신호(BLBIAS_E)의 레벨은 0V이므로 제1 트랜지스터는 턴 오프될 수 있다. 제2 페이지 버퍼에서 제2 제어 신호의 레벨은 4.5V이므로, 제2 트랜지스터는 턴 온될 수 있다. 따라서, 입력 전원 노드에 인가된 3.7V는 프로그램 허용 비트라인에 전달되지 않고, 공통 비트라인 노드에 인가된 2.1V가 프로그램 금지 비트라인에 전달될 수 있다.
제2 비트라인과 연결된 제3 페이지 버퍼에서 공통 비트라인 노드의 전위는 0V로 설정될 수 있다. 제3 페이지 버퍼에서 제어 신호(BLBIAS_O)의 레벨은 0V이므로 제1 트랜지스터는 턴 오프될 수 있다. 제3 페이지 버퍼에서 제2 제어 신호의 레벨은 4.5V이므로, 제2 트랜지스터는 턴 온될 수 있다. 따라서, 입력 전원 노드에 인가된 3.7V는 프로그램 허용 비트라인에 전달되지 않고, 공통 비트라인 노드에 인가된 0V가 프로그램 금지 비트라인에 전달될 수 있다.
따라서, Step1에서, 프로그램 허용 비트라인의 전위는 접지 전압인 0V로 설정될 수 있다. 프로그램 금지 비트라인의 전위는 내부 전원 전압인 2.1V로 프리차지될 수 있다. 제2 비트라인들의 전위는 접지 전압인 0V로 설정될 수 있다.
Step2에서, 제1 제어 신호(BLBIAS) 중 제어 신호(BLBIAS_E)의 레벨은 0V이고, 제어 신호(BLBIAS_O)의 레벨은 0V일 수 있다. 따라서 제1 제어 신호(BLIBAS)의 레벨은 Step1과 동일할 수 있다. 제2 제어 신호(SELBL)의 레벨은 접지 전압인 0V일 수 있다. 따라서 제2 제어 신호(SELBL)의 레벨은 Step1과 비교하여 4.5V에서 0V로 천이할 수 있다. Step1과 비교하여, 제3 페이지 버퍼의 공통 비트라인 노드의 전위는 0V에서 2.1V로 프리차지될 수 있다.
구체적으로, 제1 페이지 버퍼에서 제1 트랜지스터는 턴 오프되고, 입력 전원 노드에 인가된 3.7V는 프로그램 허용 비트라인에 전달되지 않는다. 제1 페이지 버퍼에서 제2 트랜지스터는 턴 오프되고, 공통 비트라인 노드에 인가된 0V가 프로그램 허용 비트라인에 전달되지 않는다. 따라서 프로그램 허용 비트라인은 플로팅되고, 프로그램 허용 비트 라인의 전위는 Step 1에서 인가된 0V로 유지될 수 있다.
제2 페이지 버퍼에서 제1 트랜지스터는 턴 오프되고, 입력 전원 노드에 인가된 3.7V는 프로그램 금지 비트라인에 전달되지 않는다. 제2 페이지 버퍼에서 제2 트랜지스터는 턴 오프되고, 공통 비트라인 노드에 인가된 2.1V가 프로그램 금지 비트라인에 전달되지 않는다. 따라서 프로그램 금지 비트라인은 플로팅되고, 프로그램 금지 비트 라인의 전위는 Step 1에서 인가된 2.1V로 유지될 수 있다.
제3 페이지 버퍼에서 제1 트랜지스터는 턴 오프되고, 입력 전원 노드에 인가된 3.7V는 제2 비트라인에 전달되지 않는다. 제3 페이지 버퍼에서 제2 트랜지스터는 턴 오프되고, 공통 비트라인 노드에 인가된 2.1V가 제2 비트라인에 전달되지 않는다. 따라서 제2 비트라인은 플로팅되고, 제2 비트 라인의 전위는 Step 1에서 인가된 0V로 유지될 수 있다.
따라서, Step2에서 프로그램 허용 비트라인의 전위, 프로그램 금지 비트라인의 전위 및 제2 비트라인의 전위는 Step1과 동일하게 유지될 수 있다.
Step3에서, 제1 제어 신호(BLBIAS) 중 제어 신호(BLBIAS_E)의 레벨은 0V일 수 있다. 제1 제어 신호(BLBIAS)중 제어 신호(BLBIAS_O)의 레벨은 제1 트랜지스터를 턴 온시키기에 충분한 제2 턴 온 전압(Von2)일 수 있다. 도 9에서, 제2 턴 온 전압(Von2)의 레벨은 20V일 수 있다. 단 제2 턴 온 전압(Von2)의 레벨은 본 실시 예에 제한되지 않는다. 제2 제어 신호(SELBL)의 레벨은 내부 전원 전압인 2.1V일 수 있다. 따라서 제2 제어 신호(SELBL)의 레벨은 Step2와 비교하여 0V에서 2.1V로 천이할 수 있다. 제1 내지 제3 페이지 버퍼 각각의 공통 비트라인 노드의 전위는 Step2와 동일할 수 있다.
구체적으로, 제1 페이지 버퍼의 제1 트랜지스터는 턴 오프될 수 있다. 따라서, 입력 전원 노드에 인가된 3.7V는 프로그램 허용 비트라인에 전달되지 않을 수 있다. 제1 페이지 버퍼의 제2 트랜지스터는 턴 온될 수 있다. 따라서, 공통 비트라인 노드에 인가된 0V는 프로그램 허용 비트라인에 전달될 수 있다. 따라서 프로그램 허용 비트라인의 전위는 접지 전압 레벨인 0V로 유지될 수 있다.
제2 페이지 버퍼에서 제1 트랜지스터는 턴 오프되고, 입력 전원 노드에 인가된 3.7V는 프로그램 금지 비트라인에 전달되지 않는다. 제2 페이지 버퍼에서 제2 트랜지스터의 게이트 단자와 소스 단자에 내부 전원 전압인 2.1V가 동일하게 인가될 수 있다. 따라서, 게이트 단자와 소스 단자의 전압 차가 0V이므로, 제2 트랜지스터는 턴 오프될 수 있다.
이와 같이 트랜지스터의 소스 단자에 게이트 단자에 인가되는 전압과 동일한 전압을 인가하는 동작은 백 바이어스 인가 동작일 수 있다. 백 바이어스 인가 동작을 통해 제2 트랜지스터는 턴 오프되고, 트랜지스터의 드레인 단자에서 소스 단자 측으로 흐르는 전류는 차단될 수 있다.
제2 트랜지스터는 턴 오프되므로, 프로그램 금지 비트라인은 플로팅될 수 있다. 프로그램 금지 비트라인의 전위는 비트라인 커플링 효과로 2.1V에서 5.8V로 상승할 수 있다. 비트라인 커플링 효과는 프로그램 금지 비트라인에 이웃하는 제2 비트라인들의 전위가 0V에서 입력 전압인 3.7V로 상승함에 따라 야기될 수 있다.
비트라인 커플링 효과에 따른 전압 상승 폭은 이웃하는 비트라인의 전압 상승 폭과 비트라인 커플링 상수에 따라 결정될 수 있다. 도 9에서는 설명의 편의를 위해, 비트라인 커플링 상수를 1로 가정하여 설명한다. 비트라인 커플링 상수는 본 실시 예에 제한되지 않는다.
제3 페이지 버퍼에서 제1 트랜지스터는 턴 온되고, 입력 전원 노드에 인가된 3.7V는 제2 비트라인에 전달될 수 있다. 제3 페이지 버퍼에서 제2 트랜지스터는 백 바이어스 인가 동작으로 턴 오프될 수 있다. 따라서, 제2 비트라인의 전위는 Step 2와 비교하여 0V에서 입력 전압인 3.7V로 프리차지될 수 있다.
따라서, Step3에서 프로그램 허용 비트라인의 전위는 0V로 유지될 수 있다. 프로그램 금지 비트라인의 전위는 비트라인 커플링 효과로 2.1V에서 5.8V로 상승할 수 있다. 제2 비트라인의 전위는 0V에서 3.7V로 프리차지될 수 있다.
도 9의 실시 예에 따르면, 프로그램 금지 비트라인의 전위를 내부 전원 전압을 이용하여 제1 타겟 전압으로 상승시킬 수 있다. 이후, 프로그램 금지 비트라인에 이웃하는 제2 비트라인들의 전위를 입력 전압으로 상승시킴에 따라 야기되는 비트라인 커플링 효과를 이용하여, 프로그램 금지 비트라인의 전위를 제2 타겟 전압으로 상승시킬 수 있다.
이를 통해, 메모리 장치 내에서 생성되는 내부 전원 전압이나 입력 전원을 이용하여, 프로그램 금지 비트라인의 전위를 내부 전원 전압이나 입력 전압보다 높은 레벨로 설정할 수 있다는 이점이 있다.
실시 예에서, 드레인 선택 트랜지스터는 비트라인과 직접 연결되어 있어 메모리 셀 스트링의 일반 메모리 셀들에 비해 채널 부스팅이 잘 되지 않을 수 있다. 따라서, 드레인 선택 트랜지스터에 대한 프로그램 동작에서 내부 전원 전압만을 이용하여 프로그램 금지 비트라인에 프로그램 금지 전압을 인가하는 경우, 프로그램 금지 비트라인에 충분히 높은 레벨의 프로그램 금지 전압이 인가되지 않을 수 있다.
이를 해결하기 위해, 메모리 장치의 외부에서 별도로 공급되는 고전압을 이용하여 프로그램 금지 비트라인의 전위를 상승시켜야 하고, 이 경우 고전압을 공급받기 위한 별도의 회로나 장치가 필요할 수 있다.
도 9의 실시 예에 따르면, 드레인 선택 트랜지스터들에 대한 프로그램 동작에 있어서, 메모리 장치의 외부에서 고전압을 공급 받기 위한 별도의 회로나 장치 없이도, 메모리 장치 내에서 생성되는 전압들을 이용하여 프로그램 금지 비트라인의 전위를 충분히 고전압으로 설정할 수 있다는 이점이 있다.
도 10은 실시 예에 따른 비트라인 셋업 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 10을 참조하면, 프로그램 동작은 프로그램 단계(PGM Step) 및 검증 단계(Verify Step)를 포함할 수 있다. 프로그램 단계(PGM Step)는 비트라인 셋업 동작이 수행되는 비트라인 전압 셋업 단계 및 프로그램 전압 인가 동작이 수행되는 프로그램 펄스 인가 단계를 포함한다.
도 10에서, 드레인 선택 라인(SEL DSL)과 연결된 드레인 선택 트랜지스터들 중 제1 비트라인들과 연결된 제1 드레인 선택 트랜지스터들에 대한 프로그램 동작이 수행될 수 있다. 제1 드레인 선택 트랜지스터들은 프로그램 대상 셀일 수 있다. 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들 중 제2 비트라인들과 연결된 제2 드레인 선택 트랜지스터들은 비프로그램 대상 셀일 수 있다.
도 10에서, 제1 비트라인들은 이븐 비트라인이고, 제2 비트라인들은 오드 비트라인으로 가정하여 설명한다. 다른 실시 예에서, 제1 비트라인들은 오드 비트라인이고, 제2 비트라인들은 이븐 비트라인일 수 있다.
프로그램 대상 셀들과 연결된 비트라인들은 제1 비트라인들일 수 있다. 프로그램 대상 셀들 중 프로그램 허용 셀과 연결된 비트라인은 제1 비트라인들 중 프로그램 허용 비트라인(BL_E_1)일 수 있다. 프로그램 대상 셀들 중 프로그램 금지 셀과 연결된 비트라인은 제1 비트라인들 중 프로그램 금지 비트라인(BL_E_2)일 수 있다. 비프로그램 대상 셀들과 연결된 비트라인들은 제2 비트라인들(BL_O_1, BL_O_2)일 수 있다.
도 7을 참조하면, 페이지 버퍼 내 제1 트랜지스터는 입력 전원 노드(VEXT_PB)와 비트라인(BL)을 연결하고, 제1 제어 신호(BLBIAS)에 따라 제어될 수 있다. 페이지 버퍼 내 제2 트랜지스터는 비트라인(BL)과 공통 비트라인 노드(N1)를 연결하고, 제2 제어 신호(SELBL)에 따라 제어될 수 있다. 페이지 버퍼 내 공통 비트라인 노드(N1)의 전위는 래치에 저장된 데이터에 따라 내부 전원 전압 또는 접지 전압으로 설정될 수 있다.
실시 예에서, 제1 비트라인들과 연결되는 페이지 버퍼들의 제1 트랜지스터들은 제어 신호(BLBIAS_E)에 의해 제어될 수 있다. 제1 비트라인들과 연결되는 페이지 버퍼들의 제2 트랜지스터들은 제2 제어 신호(SELBL)에 의해 제어될 수 있다.
제2 비트라인들과 연결되는 페이지 버퍼들의 제1 트랜지스터들은 제어 신호(BLBIAS_O)에 의해 제어될 수 있다. 제2 비트라인들과 연결되는 페이지 버퍼들의 제2 트랜지스터들은 제2 제어 신호(SELBL)에 의해 제어될 수 있다.
실시 예에서, t1~t6구간은 비트라인 셋업 단계일 수 있다. t6~t7구간은 프로그램 펄스 인가 단계일 수 있다. 비트라인 셋업 단계에서 드레인 선택 라인(SEL DSL)에는 접지 전압(VGND)이 인가될 수 있다. 프로그램 펄스 인가 단계에서 드레인 선택 라인(SEL DSL)에는 프로그램 전압(VPGM)이 인가될 수 있다.
도 9를 참조하면, t1~t3구간은 Step1을 포함할 수 있다. t3~t4구간은 Step2를 포함할 수 있다. t4~t6구간은 Step3을 포함할 수 있다.
t1~t3구간에서, 프로그램 금지 비트라인(BL_E_2)의 전위는 제1 타겟 전압(Vtar1)으로 상승할 수 있다. 제1 타겟 전압(Vtar1)의 레벨은 내부 전원 전압 레벨(VCORE)일 수 있다. 프로그램 허용 비트라인(BL_E_1)의 전위는 접지 전압 레벨(VGND)로 설정될 수 있다. 제2 비트라인들(BL_O_1, BL_O_2)의 전위는 접지 전압 레벨(VGND)로 설정될 수 있다.
t3~t4구간에서, 프로그램 금지 비트라인(BL_E_2)은 플로팅되고, 프로그램 금지 비트라인(BL_E_2)의 전위는 제1 타겟 전압(Vtar1)으로 유지될 수 있다. 프로그램 허용 비트라인(BL_E_1)은 플로팅되고, 프로그램 허용 비트라인(BL_E_1)의 전위는 접지 전압 레벨(VGND)로 유지될 수 있다. 제2 비트라인들(BL_O_1, BL_O_2)은 플로팅되고 제2 비트라인들(BL_O_1, BL_O_2)의 전위는 접지 전압 레벨(VGND)로 유지될 수 있다.
t4~t6구간에서, 프로그램 허용 비트라인(BL_E_1)의 전위는 접지 전압 레벨(VGND)로 설정될 수 있다. 제2 비트라인들(BL_O_1, BL_O_2)의 전위는 입력 전압 레벨로 상승할 수 있다. 도 9에서, 입력 전압 레벨은 외부 전원 전압 레벨(VCCE)일 수 있다. 입력 전압 레벨은 본 실시 예에 제한되지 않고 다양하게 값을 가질 수 있다.
플로팅된 프로그램 금지 비트라인(BL_E_2)의 전위는 프로그램 금지 비트라인(BL_E_2)에 이웃하는 제2 비트라인들(BL_O_1, BL_O_2)의 전위가 입력 전압 레벨로 상승하면서 야기하는 비트라인 커플링 효과로 인해 제2 타겟 전압(Vtar2)으로 상승할 수 있다.
실시 예에서 제2 타겟 전압(Vtar2)은 제1 타겟 전압(Vtar1) 및 입력 전압을 기초로 결정될 수 있다. 구체적으로 제2 타겟 전압(Vtar2)의 레벨은 입력 전압 레벨에 비트라인 커플링 계수를 곱한 값과 제1 타겟 전압 값(Vtar1)을 합산한 값일 수 있다. 비트라인 커플링 계수는 0에서 1사이의 값을 가질 수 있다. 도 9에서 비트라인 커플링 계수는 1의 값을 갖는 것으로 가정하여 설명한다.
도 7 및 도 9를 참조하면, t1~t3구간에서 제2 제어 신호(SELBL)의 레벨은 각 페이지 버퍼의 제2 트랜지스터를 턴 온시키기에 충분한 제1 턴 온 전압(Von1)일 수 있다. t3~t4구간에서 제2 제어 신호(SELBL)의 레벨은 접지 전압 레벨(VGND)일 수 있다. t4~t7구간에서 제2 제어 신호(SELBL)의 레벨은 내부 전원 전압 레벨(VCORE)일 수 있다.
t1~t7구간에서 제1 비트라인들과 연결되는 페이지 버퍼들의 제1 트랜지스터들에 인가되는 제어 신호(BLBIAS_E)의 레벨은 접지 전압 레벨(VGND)일 수 있다.
t1~t5구간에서 제2 비트라인들과 연결되는 페이지 버퍼들의 제1 트랜지스터들에 인가되는 제어 신호(BLBIAS_O)의 레벨은 접지 전압 레벨(VGND)일 수 있다. t5~t6구간에서 제어 신호(BLBIAS_O)의 레벨은 제1 트랜지스터를 턴 온시키기에 충분한 제2 턴 온 전압(Von2)일 수 있다. t6~t7구간에서 제어 신호(BLBIAS_O)의 레벨은 접지 전압 레벨(VGND)일 수 있다.
도 8을 참조하면, 각 페이지 버퍼의 제4 트랜지스터(T4)는 공통 비트라인 노드(N1)와 노드(N2)를 연결하고, 제4 제어 신호(PBSENSE)에 따라 제어될 수 있다. 제4 제어 신호(PBSENSE)에 따라 노드(N2)에 인가되는 내부 전원 전압이나 접지 전압이 공통 비트라인 노드(N1)에 전달될 수 있다.
t1~t2구간에서 제4 제어 신호(PBSENSE)의 레벨은 접지 전압 레벨(VGND)일 수 있다. t2~t6구간에서 제4 제어 신호(PBSENSE)의 레벨은 제4 트랜지스터(T4)를 턴 온시키기에 충분한 제3 턴 온 전압 레벨(Von3)일 수 있다 t6~t7구간에서 제4 제어 신호(PBSENSE)의 레벨은 접지 전압 레벨(VGND)일 수 있다.
도 11은 프로그램 동작을 설명하기 위한 순서도이다.
도 10 및 도 11을 참조하면, 프로그램 동작은 비트라인 셋업 동작 및 프로그램 펄스 인가 동작을 포함할 수 있다. 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들은 제1 비트라인들 및 제2 비트라인들과 연결될 수 있다. 프로그램 동작은 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들 중 제1 비트라인들과 연결된 제1 드레인 선택 트랜지스터들에 대한 프로그램 동작일 수 있다.
실시 예에서, 제1 비트라인들은 이븐 비트라인들이고, 제2 비트라인들은 오드 비트라인들일 수 있다. 다른 실시 예에서 제1 비트라인들은 오드 비트라인이고, 제2 비트라인들은 이븐 비트라인일 수 있다.
S1101단계에서 비트라인 셋업 동작이 수행될 수 있다. 비트라인 셋 업 동작에서 제1 비트라인들 중 프로그램 허용 비트라인의 전위는 접지 전압 레벨로 설정될 수 있다. 제2 비트라인들의 전위는 프로그램 금지 전압 레벨로 프리차지될 수 있다. 제1 비트라인들 중 프로그램 금지 비트라인의 전위는 제2 비트라인들의 전위가 상승함에 따라 야기되는 비트라인 커플링 효과를 이용하여 프로그램 금지 전압 레벨보다 더 높은 전압 레벨로 상승할 수 있다.
S1103단계에서 프로그램 펄스 인가 동작이 수행될 수 있다. 프로그램 펄스 인가 동작은 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인에 프로그램 전압을 인가하는 동작일 수 있다.
도 12는 도 11의 비트라인 셋업 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201단계에서, 메모리 장치는 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시킬 수 있다. 실시 예에서 제1 전압은 내부 전원 전압일 수 있다.
S1203단계에서, 메모리 장치는 프로그램 금지 비트라인을 플로팅(floating)시킬 수 있다.
S1205단계에서, 메모리 장치는 제2 비트라인들의 전위를 제2 전압으로 상승시킬 수 있다. 실시 예에서, 제2 전압은 내부 전원 전압일 수 있다. 다른 실시 예에서, 제2 전압은 외부 전원 전압일 수 있다. 플로팅된 프로그램 금지 비트라인과 인접한 제2 비트라인들의 전위가 제2 전압으로 상승하는 동안, 비트라인 커플링 효과로 인하여 프로그램 금지 비트라인의 전위는 제1 전압에서 제3 전압으로 상승할 수 있다. 제3 전압은 제1 전압 및 제2 전압을 기초로 결정될 수 있다. 구체적으로 제3 전압 값은 제2 전압 값에 비트라인 커플링 계수를 곱한 값과 제1 전압 값을 합산한 값일 수 있다.
S1207단계에서, 메모리 장치는 제1 비트라인들 중 프로그램 허용 비트라인의 전위를 프로그램 허용 전압으로 설정할 수 있다. 실시 예에서 프로그램 허용 전압은 접지 전압일 수 있다.
도 13은 도 1의 메모리 장치의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트(300) 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 생성부
123: 읽기 및 쓰기 회로
124: 데이터 입출력 히로
125: 센싱 회로
130: 제어 로직

Claims (21)

  1. 제1 메모리 셀 스트링들 및 제2 메모리 셀 스트링들;
    제1 비트라인들을 통해 상기 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되고, 제2 비트라인들을 통해 상기 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결되는 주변 회로; 및
    상기 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키고, 상기 프로그램 금지 비트라인의 전위가 상기 제1 전압으로 상승한 이후에, 상기 프로그램 금지 비트라인을 플로팅시키고 상기 제2 비트라인들의 전위를 제2 전압으로 상승시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 제1 메모리 셀 스트링들은,
    상기 제2 메모리 셀 스트링들과 교대로 위치하는 메모리 장치.
  3. 제 1항에 있어서, 상기 주변 회로는,
    상기 제1 비트라인들 중 프로그램 허용 비트라인의 전위를 프로그램 허용 전압으로 설정하는 메모리 장치.
  4. 제 1항에 있어서, 상기 주변 회로는,
    상기 제2 비트라인들의 전위가 상기 제2 전압으로 상승하는 동안, 상기 플로팅된 프로그램 금지 비트라인의 전위를 제3 전압으로 상승시키는 메모리 장치.
  5. 제 4항에 있어서, 상기 제2 전압은,
    상기 제1 전압보다 높거나 같고,
    상기 제3 전압은,
    상기 제1 전압 및 상기 제2 전압을 기초로 결정되는 메모리 장치.
  6. 제 4항에 있어서, 상기 제1 전압은,
    내부 전원 전압을 포함하고,
    상기 제2 전압은,
    외부 전원 전압을 포함하는 메모리 장치.
  7. 제 1항에 있어서, 상기 주변 회로는,
    상기 제2 비트라인들의 전위가 상기 제2 전압으로 상승한 이후에, 상기 제1 드레인 선택 트랜지스터들 및 상기 제2 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인에 프로그램 펄스를 인가하는 메모리 장치.
  8. 제 3항에 있어서, 상기 주변 회로는,
    상기 제1 전압 및 상기 제2 전압을 생성하는 전압 생성부; 및
    상기 제1 비트라인들의 전위 및 상기 제2 비트라인들의 전위를 설정하는 읽기 및 쓰기 회로;를 포함하는 메모리 장치.
  9. 제 8항에 있어서, 상기 읽기 및 쓰기 회로는,
    제1 내지 제3 페이지 버퍼를 포함하고,
    상기 제1 내지 제3 페이지 버퍼 각각은,
    페이지 버퍼에 연결된 비트라인과 입력 전원 노드를 연결하고 제1 제어 신호에 따라 제어되는 제1 트랜지스터;
    상기 페이지 버퍼에 연결된 비트라인과 공통 비트라인 노드를 연결하고, 제2 제어 신호에 따라 제어되는 제2 트랜지스터; 및
    래치에 저장된 프로그램 검증 결과에 따라 상기 공통 비트라인 노드의 전위를 내부 전원 전압으로 프리차지하거나 접지 전압으로 디스차지하는 비트라인 전압 설정 회로;를 포함하는 메모리 장치.
  10. 제 9항에 있어서, 상기 입력 전원 노드에 인가되는 전압은,
    상기 제1 전압 및 상기 제2 전압 중 적어도 하나 포함하는 메모리 장치.
  11. 제 9항에 있어서, 상기 제1 페이지 버퍼는,
    상기 프로그램 허용 비트라인과 연결되고,
    상기 제2 페이지 버퍼는,
    상기 프로그램 금지 비트라인과 연결되고,
    상기 제3 페이지 버퍼는,
    상기 제2 비트라인들 중 어느 하나의 비트라인과 연결되는 메모리 장치.
  12. 제 11항에 있어서,
    상기 프로그램 금지 비트라인의 전위가 상기 제1 전압으로 상승하는 동안,
    상기 제1 내지 제3 페이지 버퍼 각각의 상기 제1 트랜지스터는 턴 오프되고,
    상기 제1 내지 제3 페이지 버퍼 각각의 상기 제2 트랜지스터는 턴 온되고,
    상기 제1 및 제3 페이지 버퍼 각각의 상기 비트라인 전압 설정 회로는,
    상기 제1 및 제3 페이지 버퍼 각각의 상기 공통 비트라인 노드를 상기 접지 전압으로 디스차지하고,
    상기 제2 페이지 버퍼의 상기 비트라인 전압 설정 회로는,
    상기 제2 페이지 버퍼의 상기 공통 비트라인 노드를 상기 내부 전원 전압으로 프리차지하는 메모리 장치.
  13. 제 11항에 있어서,
    상기 제2 비트라인들의 전위가 상기 제2 전압으로 상승하는 동안,
    상기 제1 및 제2 페이지 버퍼 각각의 상기 제1 트랜지스터는 턴 오프되고,
    상기 제3 페이지 버퍼의 상기 제1 트랜지스터는 턴 온되고,
    상기 제1 내지 제3 페이지 버퍼 각각의 상기 제2 트랜지스터는 턴 온되고,
    상기 제1 페이지 버퍼의 상기 비트라인 전압 설정 회로는,
    상기 제1 페이지 버퍼의 상기 공통 비트라인 노드를 상기 접지 전압으로 디스차지하고,
    상기 제2 및 제3 페이지 버퍼 각각의 상기 비트라인 전압 설정 회로는,
    상기 제2 및 제3 페이지 버퍼 각각의 상기 공통 비트라인 노드를 상기 내부 전원 전압으로 프리차지하는 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1 내지 제3 페이지 버퍼 각각의 상기 제2 트랜지스터를 턴 온시키는 전압의 레벨은 상기 내부 전원 전압의 레벨과 동일한 메모리 장치.
  15. 제1 메모리 셀 스트링들 및 제2 메모리 셀 스트링들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되는 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키는 단계;
    상기 프로그램 금지 비트라인을 플로팅시키는 단계; 및
    상기 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결되는 제2 비트라인들의 전위를 제2 전압으로 상승시키는 단계;를 포함하는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서, 상기 제1 메모리 셀 스트링들은,
    상기 제2 메모리 셀 스트링들과 교대로 위치하는 메모리 장치의 동작 방법.
  17. 제 15항에 있어서,
    상기 제1 비트라인들 중 프로그램 허용 비트라인의 전위를 프로그램 허용 전압으로 설정하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  18. 제 15항에 있어서,
    상기 제2 비트라인들의 전위를 상기 제2 전압으로 상승시키는 동안, 상기 플로팅된 프로그램 금지 비트라인의 전위를 제3 전압으로 상승시키는 메모리 장치의 동작 방법.
  19. 제 18항에 있어서, 상기 제2 전압은,
    상기 제1 전압보다 높거나 같고,
    상기 제3 전압은,
    상기 제1 전압 및 상기 제2 전압을 기초로 결정되는 메모리 장치의 동작 방법.
  20. 제 15항에 있어서,
    상기 제1 드레인 선택 트랜지스터들 및 상기 제2 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인에 프로그램 펄스를 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  21. 제1 메모리 셀 스트링들 및 제2 메모리 셀 스트링들;
    제1 비트라인들을 통해 상기 제1 메모리 셀 스트링들 각각의 제1 드레인 선택 트랜지스터들과 연결되고, 제2 비트라인들을 통해 상기 제2 메모리 셀 스트링들 각각의 제2 드레인 선택 트랜지스터들과 연결되는 주변 회로; 및
    상기 제1 비트라인들 중 프로그램 금지 비트라인의 전위를 제1 전압으로 상승시키고, 상기 제2 비트라인들의 전위를 제2 전압으로 상승시킴으로써 상기 프로그램 금지 비트라인의 전위를 상기 제1 전압에서 제3 전압으로 상승시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
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