KR20220013260A - 페이지 버퍼 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 페이지 버퍼는 적어도 하나 이상의 데이터 래치, 센싱 래치 및 비트라인 전압 제어부를 포함한다. 적어도 하나 이상의 데이터 래치는 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 결과 및 메모리 셀에 저장될 프로그램 데이터를 저장할 수 있다. 센싱 래치는 복수의 프로그램 루프들 중 현재 프로그램 루프의 프로그램 검증 결과를 저장할 수 있다. 비트라인 전압 제어부는 복수의 프로그램 루프들 중 현재 프로그램 루프의 다음 프로그램 루프의 프로그램 동작에서, 적어도 하나 이상의 데이터 래치에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 업데이트할 수 있다.

Description

페이지 버퍼 및 그 동작 방법{PAGE BUFFER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 페이지 버퍼 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 프로그램 검증 동작 성능을 갖는 페이지 버퍼 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 프로그램 동작 및 프로그램 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 수행하는 페이지 버퍼의 동작 방법은, 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 결과를 데이터 래치에 저장하는 단계; 복수의 프로그램 루프들 중 현재 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 저장하는 단계; 및 복수의 프로그램 루프들 중 다음 프로그램 루프의 프로그램 동작에서, 데이터 래치에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 업데이트하는 단계;를 포함한다.
본 발명의 실시 예에 따른 페이지 버퍼는 적어도 하나 이상의 데이터 래치, 센싱 래치 및 비트라인 전압 제어부를 포함한다. 적어도 하나 이상의 데이터 래치는 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 결과 및 메모리 셀에 저장될 프로그램 데이터를 저장할 수 있다. 센싱 래치는 복수의 프로그램 루프들 중 현재 프로그램 루프의 프로그램 검증 결과를 저장할 수 있다. 비트라인 전압 제어부는 복수의 프로그램 루프들 중 현재 프로그램 루프의 다음 프로그램 루프의 프로그램 동작에서, 적어도 하나 이상의 데이터 래치에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 업데이트할 수 있다.
본 발명의 실시 예에 따른 페이지 버퍼는 적어도 하나 이상의 데이터 래치, 센싱 래치 및 비트라인 전압 제어부를 포함한다. 적어도 하나 이상의 데이터 래치는 순차적으로 수행되는 제1 내지 제3 프로그램 루프 중 제1 프로그램 루프의 프로그램 검증 결과 및 메모리 셀에 저장될 프로그램 데이터를 저장할 수 있다. 센싱 래치는 제2 프로그램 루프의 프로그램 검증 결과를 저장할 수 있다. 비트라인 전압 제어부는 제3 프로그램 루프의 프로그램 동작에서, 적어도 하나 이상의 데이터 래치에 저장된 제1 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 업데이트할 수 있다.
본 기술에 따르면 향상된 프로그램 검증 동작 성능을 갖는 페이지 버퍼 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 5는 일 실시 예에 따른 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 6은 프로그램 루프에서 프로그램 검증 결과의 업데이트 동작을 설명하기 위한 도면이다.
도 7은 도 6의 프로그램 검증 결과의 업데이트 동작을 상세히 설명하기 위한 도면이다.
도 8은 일 실시 예에 따른 데이터 래치의 데이터 값을 설명하기 위한 도면이다.
도 9는 프로그램 동작이 수행됨에 따른 데이터 래치의 데이터 값의 변화를 설명하기 위한 도면이다.
도 10은 일 실시 예에 따른 도 5의 비트라인 전압 제어부를 설명하기 위한 도면이다.
도 11은 일 실시 예에 따른 도 5의 센싱 래치 및 데이터 래치를 설명하기 위한 도면이다.
도 12는 일 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 13은 일 실시 예에 따른 센싱 래치에 이전 프로그램 루프의 검증 결과를 업데이트하는 동작을 설명하기 위한 순서도이다.
도 14는 일 실시 예에 따른 데이터 래치에 현재 프로그램 루프의 검증 결과를 업데이트하는 동작을 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 4에서, 설명의 편의를 위해, 메모리 셀은 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀은 3-비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다. 메모리 셀이 저장하는 데이터 비트의 개수는 하나 이상일 수 있다.
메모리 장치는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들(P1, P2, P3)중 어느 하나의 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 선택된 메모리 셀들과 연결된 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 프로그램 검증 단계(Verify Step)를 포함할 수 있다.
예를 들어, 제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 펄스(Vpgm1)가 인가된 후에 선택된 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증 전압들(V_vfy1~V_vfy3)이 순차적으로 인가된다. 이 때, 목표 프로그램 상태가 제1 프로그램 상태(P1)인 메모리 셀들은 제1 검증 전압(V_vfy1)에 의해 검증이 수행되고, 목표 프로그램 상태가 제2 프로그램 상태(P2)인 메모리 셀들은 제2 검증 전압(V_vfy2)에 의해 검증이 수행되고, 목표 프로그램 상태가 제3 프로그램 상태(P3)인 메모리 셀들은 제3 검증 전압(V_vfy3)에 의해 검증이 수행될 수 있다.
각 검증 전압들(V_vfy1~V_vfy3)에 의해 검증 통과(verify pass)된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다. 다시 말해서, 제2 프로그램 루프(PL2)부터 검증 통과(verify pass)된 메모리 셀과 연결된 비트라인에는 프로그램 금지 전압이 인가될 수 있다.
제2 프로그램 루프(PL2)에서 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제1 프로그램 펄스(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 펄스(Vpgm2)가 선택된 워드라인에 인가된다. 이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 통과(verify pass)는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
상술된 바와 같이, 메모리 장치가 2-비트를 저장하는 멀티 레벨 셀(MLC)을 프로그램할 때, 메모리 장치는 제1 내지 제3 검증 전압들(V_vfy1~V_vfy3)을 사용하여 각각의 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들을 각각 검증하게 된다.
검증 동작 시에, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드라인에는 검증 전압이 인가되고, 도 2의 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들의 검증 통과 여부를 판단할 수 있다.
도 5는 일 실시 예에 따른 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 5를 참조하면, 페이지 버퍼(500)는 비트라인 전압 제어부(510), 센싱 래치(520), 제1 데이터 래치(530), 제2 데이터 래치(540) 및 제3 데이터 래치(550)를 포함할 수 있다. 페이지 버퍼(500)에 포함되는 데이터 래치의 개수는 본 실시 예에 제한되지 않는다.
데이터 래치의 개수는 메모리 셀이 저장하는 비트의 개수를 기초로 결정될 수 있다. 도 5에서 하나의 메모리 셀은 3비트를 저장하는 트리플 레벨 셀로 가정하여 설명한다. 단 메모리 셀이 저장하는 비트의 개수는 본 실시 예에 제한되지 않는다.
비트라인 전압 제어부(510)는 메모리 셀과 비트라인(BL)을 통해 연결될 수 있다. 비트라인 전압 제어부(510)는 리드 동작 또는 검증 동작 시에 메모리 셀로부터 센싱된 데이터를 센싱 래치(520)에 저장할 수 있다. 비트라인 전압 제어부(510)는 프로그램 동작 시에 센싱 래치(520)에 저장된 데이터를 기초로 비트라인(BL)의 전압을 제어할 수 있다. 비트라인 전압 제어부(510)는 메모리 셀이 프로그램되는 중이면, 비트라인(BL)에 프로그램 허용 전압을 인가할 수 있다. 비트라인 전압 제어부(510)는 메모리 셀의 프로그램이 완료되면, 비트라인(BL)에 프로그램 금지 전압을 인가할 수 있다.
센싱 래치(520)는 복수의 프로그램 루프들 중 현재 수행 중인 프로그램 루프의 프로그램 검증 결과를 저장할 수 있다. 실시 예에서, 프로그램 검증이 패스되면 센싱 래치(520)는 제1 논리 값을 저장할 수 있다. 프로그램 검증이 페일되면 센싱 래치(520)는 반전된 제1 논리 값을 저장할 수 있다.
제1 내지 제3 데이터 래치(530, 540, 550)는 메모리 셀에 저장될 프로그램 데이터를 저장할 수 있다. 제1 내지 제3 데이터 래치(530, 540, 550)에 저장된 프로그램 데이터에 따라, 비트라인(BL)과 연결된 메모리 셀은 복수의 프로그램 상태들 중 어느 하나의 상태에 대응되는 문턱 전압을 갖도록 프로그램될 수 있다.
실시 예에서, 제1 데이터 래치(530)는 LSB 데이터를 저장할 수 있다. 제2 데이터 래치(540)는 CSB 데이터를 저장할 수 있다. 제3 데이터 래치(550)는 MSB 데이터를 저장할 수 있다. 각 데이터 래치가 저장하는 데이터의 종류는 본 실시 예에 제한되지 않는다.
제1 내지 제3 데이터 래치(530, 540, 550)는 프로그램 데이터 및 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 결과를 저장할 수 있다.
도 4를 참조하여 설명된 바와 같이 각 프로그램 루프는 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다.
프로그램 동작은 비트라인 셋업 동작과 프로그램 펄스 인가 동작을 포함할 수 있다. 비트라인 셋업 동작은 메모리 셀이 프로그램 완료되었는지 여부에 따라, 비트라인의 전압을 프로그램 금지 전압 또는 프로그램 허용 전압으로 설정하는 동작일 수 있다. 프로그램 펄스 인가 동작은 비트라인의 전압이 셋업된 이후에 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하는 동작일 수 있다.
프로그램 검증 동작은 메모리 셀이 프로그램 완료되었는지 여부를 판단하는 동작일 수 있다. 메모리 셀의 문턱 전압이 검증 전압보다 높거나 같으면, 메모리 셀은 프로그램 완료된 상태이고 프로그램 검증은 패스될 수 있다. 메모리 셀의 문턱 전압이 검증 전압보다 낮으면, 메모리 셀은 프로그램 완료되지 않은 상태이고 프로그램 검증은 페일될 수 있다.
실시 예에서, 비트라인 전압 제어부(510)는 복수의 프로그램 루프들 중 현재 프로그램 루프의 다음 프로그램 루프에서, 제1 내지 제3 데이터 래치(530, 540, 550)에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치(520)에 업데이트할 수 있다. 실시 예에서, 이전 프로그램 루프는 복수의 프로그램 루프들 중 현재 프로그램 루프 직전의 하나의 프로그램 루프일 수 있다. 실시 예에서, 이전 프로그램 루프는 현재 프로그램 루프 전의 모든 프로그램 루프일 수 있다.
실시 예에서, 비트라인 전압 제어부(510)는 다음 프로그램 루프의 프로그램 동작에서 제1 내지 제3 데이터 래치(530, 540, 550)에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치(520)에 업데이트할 수 있다.
실시 예에서, 비트라인 전압 제어부(510)는 다음 프로그램 루프의 프로그램 동작 중 비트라인 셋업 동작에서 제1 내지 제3 데이터 래치(530, 540, 550)에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치(520)에 업데이트할 수 있다.
실시 예에서, 비트라인 전압 제어부(510)는 현재 프로그램 루프가 완료된 이후에, 제1 내지 제3 데이터 래치(530, 540, 550)에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치(520)에 업데이트할 수 있다.
비트라인 전압 제어부(510)는 센싱 래치(520)의 데이터 값을 기초로 비트라인(BL)의 전압을 설정할 수 있다. 센싱 래치(520)의 데이터 값은 현재 프로그램 루프의 프로그램 검증 결과 및 센싱 래치(520)에 업데이트된 이전 프로그램 루프의 프로그램 검증 결과를 포함할 수 있다.
비트라인 전압 제어부(510)는 비트라인 셋업 동작 동안, 센싱 래치(520)에 저장된 현재 프로그램 루프의 프로그램 검증 결과를 제1 내지 제3 데이터 래치(530, 540, 550)에 업데이트할 수 있다. 실시 예에서, 비트라인 전압 제어부(510)는 제1 내지 제3 데이터 래치(530, 540, 550) 중 적어도 하나의 데이터 래치에 현재 프로그램 루프의 프로그램 검증 결과를 업데이트할 수 있다.
실시 예에서, 제1 내지 제3 데이터 래치(530, 540, 550)는 순차적으로 수행되는 제1 내지 제3 프로그램 루프 중 제1 프로그램 루프의 프로그램 검증 결과 및 메모리 셀에 저장될 프로그램 데이터를 저장할 수 있다.
센싱 래치(520)는 제2 프로그램 루프의 프로그램 검증 결과를 저장할 수 있다.
비트라인 전압 제어부(510)는 제3 프로그램 루프의 프로그램 동작에서, 제1 내지 제3 데이터 래치(530, 540, 550)에 저장된 제1 프로그램 루프의 프로그램 검증 결과를 센싱 래치(520)에 업데이트할 수 있다. 비트라인 전압 제어부(510)는 센싱 래치(520)에 업데이트된 제1 및 제2 프로그램 루프의 프로그램 검증 결과를 기초로, 메모리 셀과 연결된 비트라인(BL)의 전압을 설정할 수 있다. 비트라인 전압 제어부(510)는 제3 프로그램 루프의 프로그램 동작에서, 센싱 래치(520)에 저장된 제2 프로그램 루프의 프로그램 검증 결과를 제1 내지 제3 데이터 래치(530, 540, 550)에 업데이트할 수 있다.
도 6은 프로그램 루프에서 프로그램 검증 결과의 업데이트 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 복수의 프로그램 루프들이 수행될 수 있다. 각 프로그램 루프는 도 4를 참조하여 설명된 바와 같이 증분형 스텝 펄스 프로그램(Incremental Step Pulse Program) 방식으로 수행될 수 있다.
하나의 프로그램 루프에서 복수의 프로그램 상태들 중 적어도 하나 이상의 프로그램 상태 각각에 대한 프로그램 검증 동작이 수행될 수 있다.
도 6에서, 복수의 프로그램 루프들 중 제1 내지 제3 프로그램 루프(PL1~PL3)는 순차적으로 수행될 수 있다. 제1 내지 제3 프로그램 루프(PL1~PL3)에서 복수의 프로그램 상태들 중 제1 프로그램 상태(PV1)에 대한 프로그램 검증 동작이 수행될 수 있다. 각 프로그램 루프에서 프로그램 검증 동작이 수행되는 프로그램 상태의 개수는 본 실시 예에 제한되지 않는다.
제2 프로그램 루프(PL2)가 완료된 이후에, 도 5를 참조하여 설명된 센싱 래치는 제2 프로그램 루프(PL2)의 프로그램 검증 결과(Verify_2)를 저장할 수 있다. 제1 내지 제3 데이터 래치는 제2 프로그램 루프(PL2)의 이전 프로그램 루프인 제1 프로그램 루프(PL1)의 프로그램 검증 결과(Verify_1)를 저장할 수 있다.
제3 프로그램 루프(PL3)가 완료된 이후에, 센싱 래치는 제3 프로그램 루프(PL3)의 프로그램 검증 결과(Verify_3)를 저장할 수 있다. 제1 내지 제3 데이터 래치는 제3 프로그램 루프(PL3)의 이전 프로그램 루프인 제1 및 제2 프로그램 루프(PL1, P2)의 프로그램 검증 결과들(Verify_1, Verify_2)을 저장할 수 있다.
도 7은 도 6의 프로그램 검증 결과의 업데이트 동작을 상세히 설명하기 위한 도면이다.
도 7을 참조하면, 제1 내지 제3 데이터 래치는 메모리 셀에 저장될 프로그램 데이터(DATA1~DATA3)를 저장할 수 있다.
t1~t3은 제2 프로그램 루프(PL2)가 완료된 이후 시점일 수 있다. t1~t3은 제3 프로그램 루프(PL3)의 비트라인 셋업 동작(BL Setup)이 수행되는 구간에 포함될 수 있다.
t1에서 센싱 래치는 제2 프로그램 루프(PL2)의 프로그램 검증 결과(Verify_2)를 저장할 수 있다. 제1 내지 제3 데이터 래치는 제2 프로그램 루프(PL2)의 이전 프로그램 루프인 제1 프로그램 루프(PL1)의 프로그램 검증 결과(Verify_1)를 저장할 수 있다.
t2에서, 제1 내지 제3 데이터 래치에 저장된 제1 프로그램 루프(PL1)의 프로그램 검증 결과(Verify_1)는 센싱 래치에 업데이트될 수 있다(Verify_1 Update). 센싱 래치에 업데이트된 제1 프로그램 루프(PL1)의 프로그램 검증 결과(Verify_1) 및 제2 프로그램 루프(PL2)의 프로그램 검증 결과(Verify_2)를 기초로 메모리 셀과 연결된 비트라인의 전압이 설정될 수 있다.
t3에서, 센싱 래치에 저장된 제2 프로그램 루프(PL2)의 프로그램 검증 결과(Verify_2)는 제1 내지 제3 데이터 래치에 업데이트될 수 있다(Verify_2 Update).
제3 프로그램 루프(PL3)가 완료된 이후에, 제1 내지 제3 데이터 래치는 프로그램 데이터(DATA1~DATA3) 및 제3 프로그램 루프(PL3)의 이전 프로그램 루프인 제1 및 제2 프로그램 루프(PL1, P2)의 프로그램 검증 결과들(Verify_1, Verify_2)을 저장할 수 있다.
도 8은 일 실시 예에 따른 데이터 래치의 데이터 값을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 셀은 3비트를 저장하는 트리플 레벨 셀일 수 있다.
제1 데이터 래치(L1)는 LSB(Least Significant Bit) 데이터를 저장할 수 있다. 제2 데이터 래치(L2)는 CSB(Central Significant Bit) 데이터를 저장할 수 있다. 제3 데이터 래치(L3)는 MSB(Most Significant Bit) 데이터를 저장할 수 있다.
제1 내지 제3 데이터 래치(L1~L3)에 저장된 프로그램 데이터에 따라 메모리 셀은 소거 상태(ERA) 및 복수의 프로그램 상태들(PV1~PV7) 중 어느 하나의 상태로 프로그램될 수 있다.
소거 상태(ERA)에 대응되는 데이터 비트는 '000'일 수 있다. 제1 프로그램 상태(PV1)에 대응되는 데이터 비트는 '100'일 수 있다. 제2 프로그램 상태(PV2)에 대응되는 데이터 비트는 '110'일 수 있다. 제3 프로그램 상태(PV3)에 대응되는 데이터 비트는 '111'일 수 있다. 제4 프로그램 상태(PV4)에 대응되는 데이터 비트는 '101'일 수 있다. 제5 프로그램 상태(PV5)에 대응되는 데이터 비트는 '001'일 수 있다. 제6 프로그램 상태(PV6)에 대응되는 데이터 비트는 '011'일 수 있다. 제7 프로그램 상태(PV7)에 대응되는 데이터 비트는 '010'일 수 있다. 각 상태에 대응되는 데이터 비트는 본 실시 예에 제한되지 않는다.
도 9는 프로그램 동작이 수행됨에 따른 데이터 래치의 데이터 값의 변화를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 셀들은 데이터 래치들에 저장된 프로그램 데이터에 따라 소거 상태(ERA) 및 복수의 프로그램 상태들(PV1~PV7) 중 어느 하나의 상태로 프로그램될 수 있다. 메모리 셀들에 대한 프로그램 동작은 제1 프로그램 상태(PV1)부터 시작해서 제7 프로그램 상태(PV7)까지 순차적으로 수행될 수 있다.
도 9에서, 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀에 대응되는 데이터 비트는 '100'일 수 있다. 해당 메모리 셀과 연결된 페이지 버퍼의 제1 데이터 래치(L1)는 LSB 데이터로 0을 저장할 수 있다. 제2 데이터 래치(L2)는 CSB 데이터로 0을 저장할 수 있다. 제3 데이터 래치(L3)는 MSB 데이터로 1을 저장할 수 있다.
실시 예에서, 메모리 셀이 타겟 프로그램 상태로 프로그램 완료되면, 메모리 셀과 연결된 페이지 버퍼의 데이터 래치는 특정 패턴의 데이터 비트를 갖도록 설정될 수 있다. 도 9에서 특정 패턴은 '000'일 수 있다. 특정 패턴의 데이터 비트는 본 실시 예에 제한되지 않는다.
예를 들어, 제1 프로그램 상태(PV1)에 대한 프로그램 동작이 완료되면, 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀과 연결된 페이지 버퍼의 제3 데이터 래치(L3)의 데이터 값은 1에서 0으로 변경될 수 있다.
도 10은 일 실시 예에 따른 도 5의 비트라인 전압 제어부를 설명하기 위한 도면이다.
도 10을 참조하면, 비트라인 전압 제어부(510)는 비트라인(BL)과 연결될 수 있다. 비트라인(BL)은 페이지 버퍼 제어 신호(PB_SENSE) 및 센스 앰프 감지 신호(SA_SENSE)에 따라 감지 노드(SO)와 연결될 수 있다.
도 11에서 후술하는 센싱 래치(520)의 노드(QS)의 데이터 값에 따라 비트라인(BL)의 전위는 프로그램 금지 전압으로 프리차지되거나 프로그램 허용 전압으로 디스차지될 수 있다. 실시 예에서 프로그램 금지 전압은 전원 전압(VCORE)일 수 있다. 프로그램 허용 전압은 접지 전압일 수 있다. 비트라인의 전압을 설정하는 비트라인 셋업 동작 동안, 제1 프리차지 신호(SA_PRECH_N), 센스 앰프 감지 신호(SA_SENSE), 페이지 버퍼 제어 신호(PB_SENSE) 및 센스 앰프 디스차지 신호(SA_DISCH)는 활성화될 수 있다. 각 신호가 활성화되는 구간은 다양하게 설정될 수 있다.
예를 들어, 센싱 래치(520)의 노드(QS)의 데이터 값이 제1 논리 값이면 비트라인은 프리차지될 수 있다. 센싱 래치(520)의 노드(QS)의 데이터 값이 반전된 제1 논리 값이면 비트라인은 디스차지될 수 있다. 도 10에서 제1 논리 값은 0일 수 있다. 다른 실시 예에서, 트랜지스터의 종류에 따라 제1 논리 값은 1일 수 있다.
제2 프리차지 신호(PRECHSO_N)는 도 11에서 후술하는 제1 내지 제3 데이터 래치(530, 540, 550)에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치(520)에 업데이트할 때 활성화될 수 있다.
도 11은 일 실시 예에 따른 도 5의 센싱 래치 및 데이터 래치를 설명하기 위한 도면이다.
도 11을 참조하면, 센싱 래치(520), 제1 데이터 래치(530), 제2 데이터 래치(540) 및 제3 데이터 래치(550)는 감지 노드(SO)를 통해 서로 연결될 수 있다.
비트라인 셋업 동작 동안, 제1 데이터 래치(530) 내지 제3 데이터 래치(550)에 저장된 이전 프로그램 루프의 프로그램 검증 결과는 센싱 래치(520)에 업데이트 될 수 있다. 센싱 래치(520)의 노드(QS)의 데이터 값을 기초로 메모리 셀과 연결된 비트라인의 전압이 설정될 수 있다. 센싱 래치(520)에 저장된 현재 프로그램 루프의 프로그램 검증 결과는 제1 데이터 래치(530) 내지 제3 데이터 래치(550)에 업데이트될 수 있다.
센싱 래치(520)와 각 데이터 래치들 간의 프로그램 검증 결과의 업데이트 동작은 도 12에서 상세히 설명하기로 한다.
도 12는 일 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 10 내지 도 12를 참조하면, 프로그램 검증 단계(Verify Step)에서 프로그램 검증 동작이 수행될 수 있다. 프로그램 검증 동작은 메모리 셀이 프로그램이 완료되었는지 여부를 판단하는 동작일 수 있다.
도 12에서 노드의 전위가 하이 레벨이면 해당 노드의 데이터 값은 1이고, 노드의 전위가 로우 레벨이면 해당 노드의 데이터 값은 0일 수 있다. 다른 실시 예에서, 노드의 전위가 하이 레벨이면 해당 노드의 데이터 값은 0이고, 노드의 전위가 로우 레벨이면 해당 노드의 데이터 값은 1일 수 있다.
프로그램 검증 동작에서 제2 프라차지 신호(PRECHSO_N)가 활성화되면, 감지 노드(SO)는 하이 레벨로 프리차지되고, 데이터 값은 1일 수 있다.
센싱 래치(520)의 설정 신호(SSET)가 활성화되면, 센싱 래치(520)의 노드(QS)의 데이터 값은 1로 설정될 수 있다. 예를 들어, 감지 노드(SO)가 하이 레벨이므로 설정 신호(SSET)가 활성화될 때, 센싱 래치(520)의 반전 노드(QS_N)는 접지 전압 노드와 연결되므로 로우 레벨로 디스차지될 수 있다. 센싱 래치(520)의 반전 노드(QS_N)의 데이터 값이 0이므로, 센싱 래치(520)의 노드(QS)의 데이터 값은 1로 설정될 수 있다.
감지 노드(SO)가 하이 레벨로 프리차지된 이후에, 센스 앰프 감지 신호(SA_SENSE) 및 페이지 버퍼 제어 신호(PB_SENSE)가 활성화될 수 있다. 센스 앰프 감지 신호(SA_SENSE) 및 페이지 버퍼 제어 신호(PB_SENSE)가 활성화되면, 비트라인(BL)과 감지 노드(SO)가 연결될 수 있다.
메모리 셀의 문턱 전압이 검증 전압보다 높거나 같으면 비트라인 전류가 흐르지 않으므로, 감지 노드(SO)의 전위는 하이 레벨로 유지될 수 있다. 즉 프로그램 검증 동작이 패스되면, 감지 노드(SO)는 데이터 값으로 1을 저장할 수 있다.
메모리 셀의 문턱 전압이 검증 전압보다 낮으면 비트라인 전류가 흐르므로, 감지 노드(SO)의 전위는 로우 레벨로 디스차지될 수 있다. 즉 프로그램 검증 동작이 페일되면 감지 노드(SO)는 데이터 값으로 0을 저장할 수 있다.
센싱 래치(520)의 리셋 신호(SRST)가 활성화되면, 감지 노드(SO)의 데이터 값이 반전되어 센싱 래치(520)의 노드(QS)에 저장된다.
예를 들어, 감지 노드(SO)의 데이터 값이 0일 때 센싱 래치(520)의 리셋 신호(SRST)가 활성화되면, 센싱 래치(520)의 노드(QS)의 데이터 값은 이전 데이터 값인 1로 유지될 수 있다. 감지 노드(SO)의 데이터 값이 1일 때 센싱 래치(520)의 리셋 신호(SRST)가 활성화되면, 센싱 래치(520)의 노드(QS)의 데이터 값은 1에서 0으로 변경될 수 있다.
프로그램 검증 단계(Verify Step) 이후 프로그램 단계에서 프로그램 동작이 수행될 수 있다. 프로그램 동작은 비트라인 셋업 동작 및 프로그램 펄스 인가 동작을 포함할 수 있다. 도 12에서, 설명의 편의상 비트라인 셋업 동작(BL Setup)만 도시하기로 한다.
tb~tc구간에서, 제1 내지 제3 데이터 래치(530, 540, 550)의 각 노드(Q1, Q2, Q3)에 저장된 이전 프로그램 루프의 프로그램 검증 결과 값이 센싱 래치(520)의 노드(QS)의 데이터 값에 업데이트될 수 있다.
제1 내지 제3 데이터 래치(530, 540, 550)의 전달 신호(TRAN_Q1, TRAN_Q2, TRAN_Q3)가 활성화될 수 있다.
제1 데이터 래치(530)의 노드(Q1)에 저장된 제1 데이터 값, 제2 데이터 래치(540)의 노드(Q2)에 저장된 제2 데이터 값, 제3 데이터 래치(550)의 노드(Q3)에 저장된 제3 데이터 값이 모두 0인 경우에, 감지 노드(SO)는 이전의 데이터 값을 유지할 수 있다.
제1 데이터 값, 제2 데이터 값 및 제3 데이터 값 모두가 0이 아닌 경우에, 감지 노드(SO)의 데이터 값은 0으로 설정될 수 있다.
도 9를 참조하여 설명된 바와 같이, 목표 프로그램 상태에 대한 프로그램 동작이 완료되면, 프로그램 검증 동작이 패스되고 제1 내지 제3 데이터 값은 모두 0으로 설정될 수 있다.
즉, 목표 프로그램 상태에 대한 프로그램 동작이 완료되어 프로그램 검증 동작이 패스되면, 제1 내지 제3 데이터 값은 모두 0으로 설정되고, 감지 노드(SO)는 이전의 데이터 값을 유지할 수 있다. 목표 프로그램 상태에 대한 프로그램 동작이 완료되지 않아 프로그램 검증 동작이 페일되면, 제1 내지 제3 데이터 값 중 적어도 하나는 0이 아니므로, 감지 노드(SO)의 데이터 값은 0으로 설정될 수 있다.
센싱 래치(520)의 리셋 신호(SRST)가 활성화될 때, 감지 노드(SO)의 데이터 값이 1이면, 센싱 래치(520)의 노드(QS)의 데이터 값은 0으로 설정될 수 있다. 센싱 래치(520)의 리셋 신호(SRST)가 활성화될 때, 감지 노드(SO)의 데이터 값이 0이면, 센싱 래치(520)의 노드(QS)의 데이터 값은 이전 데이터 값을 유지할 수 있다.
tc~td구간에서, 센싱 래치(520)의 노드(QS)에 저장된 현재 프로그램 루프의 프로그램 검증 결과 값이 제1 내지 제3 데이터 래치(530, 540, 550)의 각 노드(Q1, Q2, Q3)의 데이터 값에 업데이트될 수 있다.
제1 프리차지 신호(SA_PRECH_N), 센스 앰프 감지 신호(SA_SENSE), 페이지 버퍼 제어 신호(PB_SENSE) 및 센스 앰프 디스차지 신호(SA_DISCH)는 활성화될 수 있다.
센싱 래치(520)의 노드(QS)의 데이터 값이 반전되어 감지 노드(SO)에 저장될 수 있다. 센싱 래치(520)의 노드(QS)의 데이터 값이 0이면, 감지 노드(SO)는 하이 레벨로 프리차지되므로 감지 노드(SO)의 데이터 값은 1일 수 있다. 센싱 래치(520)의 노드(QS)의 데이터 값이 1이면, 감지 노드(SO)는 로우 레벨로 디스차지되므로 감지 노드(SO)의 데이터 값은 0일 수 있다.
감지 노드(SO)의 데이터 값이 1일 때, 제1 데이터 래치(530)의 리셋 신호(Q1RST)가 활성화되면 제1 데이터 래치(530)의 노드(Q1)의 데이터 값은 0으로 설정될 수 있다. 제2 데이터 래치(540)의 리셋 신호(Q2RST)가 활성화되면 제2 데이터 래치(540)의 노드(Q2)의 데이터 값은 0으로 설정될 수 있다. 제3 데이터 래치(550)의 리셋 신호(Q3RST)가 활성화되면 제3 데이터 래치(550)의 노드(Q3)의 데이터 값은 0으로 설정될 수 있다.
즉, 감지 노드(SO)의 데이터 값이 1일 때, 감지 노드(SO)의 데이터 값이 반전되어 제1 내지 제3 데이터 래치(530, 540, 550)의 각 노드(Q1, Q2, Q3)에 저장될 수 있다. 다양한 실시 예에서, 데이터 래치 별로 데이터 래치 신호의 리셋 신호가 개별적으로 활성화될 수 있다. 이 경우, 리셋 신호가 활성화되는 데이터 래치에만 현재 프로그램 검증 결과 값이 업데이트될 수 있다.
감지 노드(SO)의 데이터 값이 0일 때, 제1 데이터 래치(530)의 리셋 신호(Q1RST)가 활성화되면 제1 데이터 래치(530)의 노드(Q1)는 이전 데이터 값을 유지할 수 있다. 제2 데이터 래치(540)의 리셋 신호(Q2RST)가 활성화되면 제2 데이터 래치(540)의 노드(Q2)는 이전 데이터 값을 유지할 수 있다. 제3 데이터 래치(550)의 리셋 신호(Q3RST)가 활성화되면 제3 데이터 래치(550)의 노드(Q3)는 이전 데이터 값을 유지할 수 있다.
도 9를 참조할 때, 제1 프로그램 상태(PV1)에 대한 프로그램 검증 동작이 수행된다고 가정하자. 메모리 셀과 연결된 페이지 버퍼에서 제1 데이터 래치(530)의 노드(Q1)는 0을 저장할 수 있다. 제2 데이터 래치(540)의 노드(Q2)는 0을 저장할 수 있다. 제3 데이터 래치(550)의 노드(Q3)는 1을 저장할 수 있다.
실시 예에서, 현재 프로그램 루프의 프로그램 검증 동작이 페일된 경우를 가정하여 설명한다.
ta~tb구간에서, 센싱 래치(520)의 노드(QS)의 데이터 값은 우선 1로 설정될 수 있다. 프로그램 검증 동작이 페일되었으므로, 감지 노드(SO)의 데이터 값은 0으로 설정될 수 있다. 센싱 래치(520)의 노드(QS)의 데이터 값은 이전 데이터 값인 1로 유지될 수 있다.
tb~tc구간에서, 제1 데이터 래치(530)의 노드(Q1)에 저장된 제1 데이터 값, 제2 데이터 래치(540)의 노드(Q2)에 저장된 제2 데이터 값, 제3 데이터 래치(550)의 노드(Q3)에 저장된 제3 데이터 값이 모두 0인 경우 해당되지 않으므로, 감지 노드(SO)의 데이터 값은 0으로 설정될 수 있다. 감지 노드(SO)의 데이터 값은 0이므로, 센싱 래치(520)의 노드(QS)의 데이터 값은 1로 유지될 수 있다.
tc~td구간에서, 센싱 래치(520)의 노드(QS)의 데이터 값이 1이므로, 감지 노드(SO)는 로우 레벨로 디스차지되고 감지 노드(SO)의 데이터 값은 0으로 설정될 수 있다. 비트라인(BL)에는 접지 전압 레벨의 프로그램 허용 전압이 인가될 수 있다.
감지 노드(SO)의 데이터 값이 0이므로, 제1 데이터 래치(530)의 노드(Q1)에 저장된 제1 데이터 값은 0으로 유지될 수 있다. 제2 데이터 래치(540)의 노드(Q2)에 저장된 제2 데이터 값은 0으로 유지될 수 있다. 제3 데이터 래치(550)의 노드(Q3)에 저장된 제3 데이터 값은 1로 유지될 수 있다.
실시 예에서, 현재 프로그램 루프의 프로그램 검증 동작이 패스된 경우를 가정하여 설명한다.
ta~tb구간에서, 센싱 래치(520)의 노드(QS)의 데이터 값은 우선 1로 설정될 수 있다. 프로그램 검증 동작이 패스되었으므로, 감지 노드(SO)의 데이터 값은 1로 설정될 수 있다. 센싱 래치(520)의 노드(QS)의 데이터 값은 1에서 0으로 설정될 수 있다.
tb~tc구간에서, 제1 데이터 래치(530)의 노드(Q1)에 저장된 제1 데이터 값, 제2 데이터 래치(540)의 노드(Q2)에 저장된 제2 데이터 값, 제3 데이터 래치(550)의 노드(Q3)에 저장된 제3 데이터 값이 모두 0인 경우 해당되지 않으므로, 감지 노드(SO)의 데이터 값은 0으로 설정될 수 있다. 감지 노드(SO)의 데이터 값은 0이므로, 센싱 래치(520)의 노드(QS)의 데이터 값은 0으로 유지될 수 있다.
tc~td구간에서, 센싱 래치(520)의 노드(QS)의 데이터 값이 0이므로, 감지 노드(SO)는 하이 레벨로 프리차지되고 감지 노드(SO)의 데이터 값은 1로 설정될 수 있다. 비트라인(BL)에는 전원 전압 레벨의 프로그램 금지 전압이 인가될 수 있다.
감지 노드(SO)의 데이터 값이 1이므로, 제1 데이터 래치(530)의 노드(Q1)에 저장된 제1 데이터 값은 0으로 설정될 수 있다. 제2 데이터 래치(540)의 노드(Q2)에 저장된 제2 데이터 값은 0으로 설정될 수 있다. 제3 데이터 래치(550)의 노드(Q3)에 저장된 제3 데이터 값은 1에서 0으로 설정될 수 있다.
모든 데이터 래치의 노드에 저장된 데이터 값이 0인 경우, 제1 프로그램 상태(PV1)에 대한 프로그램 검증 동작이 패스됨을 나타낼 수 있다.
따라서, 이후 프로그램 루프에서 제2 프로그램 상태(PV2)에 대한 프로그램 동작 및 프로그램 검증 동작이 수행될 수 있다.
도 13은 일 실시 예에 따른 센싱 래치에 이전 프로그램 루프의 검증 결과를 업데이트하는 동작을 설명하기 위한 순서도이다.
도 13을 참조하면, S1301단계에서, 페이지 버퍼는 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 결과를 데이터 래치에 저장할 수 있다. 이 때 페이지 버퍼에 포함된 데이터 래치의 개수는 적어도 하나 이상일 수 있다.
S1303단계에서, 페이지 버퍼는 복수의 프로그램 루프들 중 현재 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 저장할 수 있다.
S1305단계에서, 페이지 버퍼는 복수의 프로그램 루프들 중 다음 프로그램 루프의 프로그램 동작에서, 데이터 래치에 저장된 이전 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 업데이트할 수 있다.
도 14는 일 실시 예에 따른 데이터 래치에 현재 프로그램 루프의 검증 결과를 업데이트하는 동작을 설명하기 위한 순서도이다.
도 14를 참조하면, S1401단계에서, 페이지 버퍼는 센싱 래치에 업데이트된 이전 프로그램 루프의 프로그램 검증 결과 및 현재 프로그램 루프의 프로그램 검증 결과를 기초로, 다음 프로그램 루프의 비트라인 셋업 동작을 수행할 수 있다.
S1403단계에서, 페이지 버퍼는 센싱 래치에 저장된 현재 프로그램 루프의 프로그램 검증 결과를 데이터 래치에 업데이트할 수 있다.
500: 페이지 버퍼
510: 비트라인 전압 제어부
520: 센싱 래치
530: 제1 데이터 래치
540: 제2 데이터 래치
550: 제3 데이터 래치

Claims (17)

  1. 프로그램 동작 및 프로그램 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 수행하는 페이지 버퍼의 동작 방법에 있어서,
    상기 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 결과를 데이터 래치에 저장하는 단계;
    상기 복수의 프로그램 루프들 중 현재 프로그램 루프의 프로그램 검증 결과를 센싱 래치에 저장하는 단계; 및
    상기 복수의 프로그램 루프들 중 다음 프로그램 루프의 프로그램 동작에서, 상기 데이터 래치에 저장된 상기 이전 프로그램 루프의 프로그램 검증 결과를 상기 센싱 래치에 업데이트하는 단계;를 포함하는 페이지 버퍼의 동작 방법.
  2. 제 1항에 있어서,
    상기 센싱 래치에 업데이트된 상기 이전 프로그램 루프의 프로그램 검증 결과 및 상기 현재 프로그램 루프의 프로그램 검증 결과를 기초로, 상기 다음 프로그램 루프의 상기 프로그램 동작 중 비트라인 셋업 동작을 수행하는 단계;를 더 포함하는 페이지 버퍼의 동작 방법.
  3. 제 2항에 있어서, 상기 비트라인 셋업 동작을 수행하는 단계는,
    상기 이전 프로그램 루프의 프로그램 검증 결과 및 상기 현재 프로그램 루프의 프로그램 검증 결과를 기초로, 메모리 셀과 연결된 비트라인에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하는 단계;를 포함하는 페이지 버퍼의 동작 방법.
  4. 제 1항에 있어서,
    상기 다음 프로그램 루프의 상기 프로그램 동작에서, 상기 센싱 래치에 저장된 상기 현재 프로그램 루프의 프로그램 검증 결과를 상기 데이터 래치에 업데이트하는 단계;를 더 포함하는 페이지 버퍼의 동작 방법.
  5. 제 4항에 있어서, 상기 현재 프로그램 루프의 상기 프로그램 검증 결과를 상기 데이터 래치에 업데이트하는 단계는,
    상기 이전 프로그램 루프의 상기 프로그램 검증 결과를 상기 센싱 래치에 업데이트하는 단계 이후에 수행되는 페이지 버퍼의 동작 방법.
  6. 제 1항에 있어서, 상기 복수의 프로그램 루프들은,
    증분형 스텝 펄스 프로그램(Incremental Step Pulse Program) 방식으로 수행되는 페이지 버퍼의 동작 방법.
  7. 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 결과 및 메모리 셀에 저장될 프로그램 데이터를 저장하는 적어도 하나 이상의 데이터 래치;
    상기 복수의 프로그램 루프들 중 현재 프로그램 루프의 프로그램 검증 결과를 저장하는 센싱 래치; 및
    상기 복수의 프로그램 루프들 중 상기 현재 프로그램 루프의 다음 프로그램 루프의 프로그램 동작에서, 상기 적어도 하나 이상의 데이터 래치에 저장된 상기 이전 프로그램 루프의 프로그램 검증 결과를 상기 센싱 래치에 업데이트하는 비트라인 전압 제어부;를 포함하는 페이지 버퍼.
  8. 제 7항에 있어서, 상기 비트라인 전압 제어부는,
    상기 센싱 래치에 업데이트된 상기 이전 프로그램 루프의 프로그램 검증 결과 및 상기 현재 프로그램 루프의 프로그램 검증 결과를 기초로, 상기 메모리 셀과 연결된 비트라인의 전압을 제어하는 페이지 버퍼.
  9. 제 8항에 있어서, 상기 비트라인 전압 제어부는,
    상기 이전 프로그램 루프의 프로그램 검증 결과 및 상기 현재 프로그램 루프의 프로그램 검증 결과를 기초로, 상기 메모리 셀과 연결된 상기 비트라인에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하는 페이지 버퍼.
  10. 제 7항에 있어서, 상기 비트라인 전압 제어부는,
    상기 다음 프로그램 루프의 상기 프로그램 동작에서, 상기 센싱 래치에 저장된 상기 현재 프로그램 루프의 프로그램 검증 결과를 상기 적어도 하나 이상의 데이터 래치에 업데이트하는 페이지 버퍼.
  11. 제 7항에 있어서, 상기 비트라인 전압 제어부는,
    상기 메모리 셀로부터 센싱된 데이터를 상기 센싱 래치에 저장하거나, 상기 센싱 래치에 저장된 데이터를 기초로 상기 메모리 셀과 연결된 비트라인의 전압을 제어하는 페이지 버퍼.
  12. 순차적으로 수행되는 제1 내지 제3 프로그램 루프 중 상기 제1 프로그램 루프의 프로그램 검증 결과 및 메모리 셀에 저장될 프로그램 데이터를 저장하는 적어도 하나 이상의 데이터 래치;
    상기 제2 프로그램 루프의 프로그램 검증 결과를 저장하는 센싱 래치; 및
    상기 제3 프로그램 루프의 프로그램 동작에서, 상기 적어도 하나 이상의 데이터 래치에 저장된 상기 제1 프로그램 루프의 프로그램 검증 결과를 상기 센싱 래치에 업데이트하는 비트라인 전압 제어부;를 포함하는 페이지 버퍼.
  13. 제 12항에 있어서, 상기 비트라인 전압 제어부는,
    상기 센싱 래치에 업데이트된 상기 제1 및 제2 프로그램 루프의 프로그램 검증 결과를 기초로, 상기 메모리 셀과 연결된 비트라인의 전압을 설정하는 페이지 버퍼.
  14. 제 13항에 있어서, 상기 비트라인 전압 제어부는,
    상기 제1 및 제2 프로그램 루프의 프로그램 검증 결과를 기초로, 상기 메모리 셀과 연결된 상기 비트라인에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하는 페이지 버퍼.
  15. 제 12항에 있어서, 상기 비트라인 전압 제어부는,
    상기 제3 프로그램 루프의 상기 프로그램 동작에서, 상기 센싱 래치에 저장된 상기 제2 프로그램 루프의 프로그램 검증 결과를 상기 데이터 래치에 업데이트하는 페이지 버퍼.
  16. 제 12항에 있어서, 상기 비트라인 전압 제어부는,
    상기 메모리 셀로부터 센싱된 데이터를 상기 센싱 래치에 저장하거나, 상기 센싱 래치에 저장된 데이터를 기초로 상기 메모리 셀과 연결된 비트라인의 전압을 제어하는 페이지 버퍼.
  17. 제 12항에 있어서, 상기 제1 내지 제3 프로그램 루프는,
    증분형 스텝 펄스 프로그램(Incremental Step Pulse Program) 방식으로 수행되는 페이지 버퍼.
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