KR100965067B1 - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 동작 방법에 관한 것으로, 메모리 셀들을 포함하는 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하고, 선택된 메모리 셀의 게이트에 독출전압을 인가하고, 나머지 메모리 셀들의 게이트에 패스전압을 인가하여 상기 선택된 메모리 셀의 프로그램 정도에 따라 상기 셀 스트링에 연결되는 비트라인을 프리차지 하는 단계; 상기 비트라인의 전압 레벨에 따라 상기 비트라인과 연결되는 센싱노드의 전압을 변경하고, 상기 센싱노드의 전압에 따라 검출된 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 반전하여 제 2 래치로 전달하는 단계를 포함한다.
공통 소오스 라인, 비트라인, 페이지 버퍼, 검증

Description

불휘발성 메모리 소자의 동작 방법{Method of operating a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 센싱노드의 데이터를 반전하여 저장할 수 있도록 하는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
도 1a는 SLC 메모리 소자의 셀 분포도이다.
도 1a를 참조하면, SLC는 소거 또는 프로그램의 두 가지 셀 상태(101, 102)를 가지며 분포를 가지며 기본적으로 소거 상태(101)의 셀이 프로그램 동작에 따라 프로그램 셀 상태(102)로 이동한다(S110). SLC는 도 1a에 나타난 바와 같이 한번의 프로그램 동작이 필요하며, 또한, 검증전압(PV1)에 대해 한 번의 검증을 수행함으로써 검증동작을 완료할 수 있다.
도 1b는 MLC 메모리 소자의 셀 분포도이다.
도 1b를 참조하면, 2 비트의 데이터를 저장할 수 있는 MLC의 셀 분포도를 나타낸 것으로 각각 [11], [10], [00], 및 [01]의 데이터 저장상태를 가지는 셀 상태(111 내지 114)를 가진다. 이들의 분포는 각각 MLC의 드레솔드 전압 분포들에 대응된다.
그리고 각각의 셀 상태로의 프로그램은 먼저 LSB(Least Significant Bit) 프로그램을 수행하여 [10] 상태(112)로 프로그램하고(S121), MSB(Most Significant Bit) 프로그램은 [10] 상태(112)를 [00] 상태로 프로그램하거나(S131), [11] 상태(111)를 [01] 상태(114)로 프로그램한다(S132).
프로그램 후에는 각각 검증을 수행한다. 일반적으로 저장 가능한 데이터의 비트수가 늘어날수록 셀 분포는 늘어나고, 따라서 검증의 횟수도 증가하게 된다.
앞서 언급한 바와 같이 SLC의 경우 프로그램 1펄스(Pulse)에 대해 1회의 검 증을 수행한다. 그러나 도 1b와 같이 2비트의 데이터를 저장할 수 있는 MLC의 경우는 MSB 프로그램에서 프로그램 1펄스에 대해 2회의 검증을 필요로 한다. 이와 같은 방식으로 프로그램 펄스에 대해 3비트 MLC는 3회의 검증이 필요하고, 4비트 MLC는 8회의 검증이 필요하다.
이러한 프로그램 검증의 횟수는 메모리 셀에 저장할 수 있는 비트 수가 늘어날수록 늘어나고, 이에 따라 프로그램 검증에 필요한 시간도 증가한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 멀티 레벨 셀을 갖는 플래시 메모리 소자의 메모리 셀에 데이터를 프로그램하고 검증할 때, 센싱노드에 상태를 반전하여 래치할 수 있도록 하는 불휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
메모리 셀들을 포함하는 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하고, 선택된 메모리 셀의 게이트에 독출전압을 인가하고, 나머지 메모리 셀들의 게이트에 패스전압을 인가하여 상기 선택된 메모리 셀의 프로그램 정도에 따라 상기 셀 스트링에 연결되는 비트라인을 프리차지하는 단계; 상기 비트라인의 전압 레벨에 따라 상기 비트라인과 연결되는 센싱노드의 전압을 변경하고, 상기 센싱노드의 전압에 따라 검출된 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 반전하여 제 2 래치로 전달하는 단계를 포함한다.
삭제
상기 선택된 메모리 셀의 게이트에 인가되는 전압에 대하여, 상기 메모리 셀이 턴 오프 상태인 경우, 상기 센싱노드가 로우 레벨로 변경되는 것을 특징으로 한다.
상기 센싱노드의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치는 디스에이블 상태이고 상기 선택된 워드라인의 프로그램 상태와 반대의 데이터가 상기 제 1 래치에 저장되는 것을 특징으로 한다.
삭제
상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시킨 후, 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 상기 제 2 래치로 전달하여 상기 선택된 메모리 셀의 프로그램 상태에 따른 데이터가 상기 제 2 래치에 저장되도록 하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
메모리 셀들을 포함하는 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하여 선택된 메모리 셀의 프로그램 정도에 따라 비트라인을 프리차지 하는 단계; 상기 비트라인의 전압 레벨에 따른 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및 상기 제 1 래치에 저장된 데이터를 반전하여 제 2 래치로 전달한 후, 상기 제 2 래치로 전달된 데이터 상태에 따른 검증신호를 출력하는 단계를 포함한다.
삭제
상기 메모리 셀이 프로그램된 경우, 상기 센싱 노드가 로우 레벨로 변경되는 것을 특징으로 한다.
상기 비트라인의 프리차지를 수행하는 단계는, 상기 메모리 소자의 멀티 레벨 셀들에 프로그램을 수행하는 단계; 프로그램 검증을 위해 상기 멀티 레벨 셀들이 연결되는 셀 스트링에 공통 연결되는 공통 소오스 라인에 양의 전압을 입력하는 단계; 및 상기 멀티 레벨 셀들의 셀 스트링들에 교차되어 연결되는 다수의 워드라 인들 중 선택된 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인을 프리차지시키는 단계를 포함한다.
상기 프리차지된 비트라인에 연결하는 센싱 노드는 하이 레벨로 프리차지 상태인 것을 특징으로 한다.
상기 센싱 노드의 데이터를 래치하기 전에 상기 페이지 버퍼의 제 1 및 제 2 래치를 초기화하는 것을 특징으로 한다.
상기 비트라인의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 비트라인의 전압 레벨에 반대되는 논리 레벨을 갖는 데이터로 상기 제 1 래치에 저장하는 것을 특징으로 한다.
상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 상기 제 2 래치로 전달하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 동작 방법은, 메모리 셀들을 포함하는 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하고, 선택된 메모리 셀의 게이트에 제 1 전압을 인가하고, 나머지 메모리 셀들의 게이트에 패스전압을 인가하여 상기 선택된 메모리 셀의 프로그램 정도와 반비례하는 전압을 상기 셀 스트링에 연결되는 비트라인에 프리차지 하는 단계; 및 상기 비트라인의 전압 레벨에 따라 검출된 데이터를 반전하여 출력하는 단계를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 불휘발성 메모리 소자의 동작 방법은 공통 소오스 라인을 통해 전원전압을 입력하여 비트라인을 프리차지켜 데이터를 독출할 때 페이지 버퍼 회로의 변경이 없이 센싱노드의 데이터를 반전하여 페이지 버퍼에 래치할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조를 나타낸 블록도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 MLC(Multi Level Cell) 메모리 소자(200)는 MLC 들로 구성되는 메모리 셀 어레이(210)와, 상기 메모리 셀 어레이(210)의 MLC에 데이터 프로그램, 검증 및 독출 동작 수행을 위한 다수의 페이지 버퍼를 포함하는 페이지 버퍼부(220)와, 입력 어드레스에 의해 상기 다수의 페이지 버퍼를 선택하는 Y 디코더부(230)와, 입력 어드레스에 의해 상기 메모리 셀 어레이(210)의 워드라인을 선택하는 X 디코더부(240)와, 상기 MLC 메모리 소자(200)의 동작 제어를 위한 제어부(250)를 포함한다.
메모리 셀 어레이(210)는 워드라인과, 비트라인으로 구분되는 MLC 어레이들을 포함하며, 페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)의 비트라인들 중 한 쌍의 비트라인과 연결되어 데이터의 프로그램, 검증 및 독출 동작시에 구동하는 페이지 버퍼 회로를 하나 이상 포함한다.
Y 디코더부(230) 및 X 디코더부(240)는 제어부(250)의 제어에 따라 상기 메모리 셀 어레이(210)의 MLC들 중 프로그램 또는 독출을 위한 MLC를 연결한다.
제어부(250)는 상기 MLC 메모리 소자(200)의 프로그램, 검증 또는 독출 동작과 소거 동작을 위한 전압 레벨 제어와, 동작 신호 제어 등을 수행한다.
상기 메모리 셀 어레이(210)는 다음과 같은 비트라인 쌍들을 복수개 포함한다.
도 2b는 도 2a의 메모리 셀 어레이의 부분 회로도이다.
도 2b를 참조하면, 메모리 셀 어레이(210)의 비트라인 쌍은 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 구성되고, 각각의 비트라인에는 셀 스트링이 연결된다.
상기 메모리 셀 어레이(210)의 비트라인은 메모리 셀이 직렬로 연결된 셀 스트링에 각각 연결되는데, 셀 스트링은 드레인 선택 트랜지스터(DST; Drain Select Transistor)와 소오스 선택 트랜지스터(SST; Source Select Transistor)의 사이에 복수개의 메모리 셀들이 직렬로 연결된다.
그리고 셀 스트링들의 드레인 선택 트랜지스터들의 게이트들은 드레인 선택 라인(DSL; Drain Select Line)에 의해 공통으로 연결되고, 소오스 선택 트랜지스터들의 게이트들은 소오스 선택 라인(SSL; Source Select Line)에 의해 연결된다.
그리고 소오스 선택 트랜지스터들의 소오스는 공통 소오스 라인(Source Line; SL)에 연결된다. 공통 소오스 라인은 일반적으로 접지 노드에 연결되며, 프로그램 수행에 대한 검증 동작시에 전원전압(VCC)이 입력된다.
예를 들어 이븐 비트라인(BLe)에 연결되는 메모리 셀(C)을 프로그램한 후 검증할 때, 프로그램을 위해 선택되는 메모리 셀(C)에는 설정되는 전압이 인가되고, 나머지 셀들은 패스 전압이 인가된다. 상기 선택된 메모리 셀에 인가되는 전압은 메모리 셀이 가장 높은 문턱전압을 갖도록 프로그램된 경우에도 턴온이 될 수 있도 록 하는 전압이다.
그리고 공통 소오스 라인(SL)에 전원전압(VCC)이 입력되면 선택된 메모리 셀의 프로그램 정도, 즉 문턱전압에 따라 이븐 비트라인(BLe)이 프리차지된다. 만약 선택된 메모리 셀의 문턱전압이 낮다면 이븐 비트라인(BLe)에는 높은 전압이 프리차지될 것이고, 선택된 메모리 셀의 문턱전압이 높다면 이븐 비트라인(BLe)에는 낮은 전압이 프리차지될 것이다. 즉 공통 소오스 라인(SL)을 통해 입력되는 전원전압(VCC)에서 선택된 메모리 셀의 문턱전압을 뺀 전압 레벨이 이븐 비트라인(BLe)에 프리차지된다.
이때, 오드 비트라인(BLo)은 이에 대한 영향을 받지 않도록 하기 위하여 오드 비트라인(BLo)에도 전원전압(VCC)이 입력된다.
상기와 같이 공통 소오스 라인(SL)을 통해 전원전압(VCC)이 입력되어 이븐 비트라인(BLe)을 프리차지하는 경우는, 이븐 비트라인(BLe)의 프리차지 전압은 메모리 셀의 문턱전압에 반비례하게 된다.
따라서 만약 메모리 셀(C)이 높은 문턱전압을 갖도록 프로그램되었다면, 센싱노드(SO)로 전달되는 전압 레벨은 거의 '0'의 논리레벨을 가지게 되고, 메모리 셀(C)이 소거셀이라면 센싱 센싱노드(SO)에 전달되는 전압 레벨은 '1'의 논리 레벨을 갖게 된다. 이러한 센싱 노드(SO)의 전압 레벨 변화는 기존의 페이지 버퍼 회로의 동작과는 반대되는 것이다. 따라서 기존의 프로그램 검증과는 반대 레벨로 변경되는 센싱노드(SO)의 값을 인버팅 하여 래치에 저장할 필요가 있다.
상기의 검증 방법은 데이터를 독출할 때도 동일하게 적용된다. 따라서 데이 터 독출을 수행할 때도 센싱노드(SO)의 값을 인버팅하여 래치해야만 정상적으로 메모리 셀에 프로그램된 데이터를 독출하여 출력하는 것이 가능하다.
따라서 다음과 같은 페이지 버퍼 회로에서 별도의 회로 변경이 없이 센싱 노드(SO)의 전압 레벨을 반전하여 래치하는 방법은 다음과 같다.
도 2c는 도 2a의 페이지 버퍼 회로의 상세 회로도이다.
도 2c를 참조하면, 본 발명의 실시 예에 따른 페이지 버퍼 회로는 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하고, 선택된 비트라인의 프리차지 전압 레벨을 감지하여 센싱노드(SO)로 연결하기 위한 비트라인 선택부(221)와, 상기 센싱 노드(SO)와 연결되고 상기 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 상기 메모리 셀에 프로그램된 데이터를 독출 하여 저장하는 제 1 및 제 2 래치부(22, 223)와, 상기 센싱노드(SO)에 연결되어 상기 메모리 셀로부터 독출된 데이터를 반전하여 상기 제 2 래치부(223)로 전달하는 데이터 반전부(224)를 포함한다. 그리고 상기 센싱 노드(SO)를 프리차지하기 위한 제 1 PMOS 트랜지스터(P1)를 포함한다. 제 1 PMOS 트랜지스터(P1)는 프리차지 제어신호(PRECHb)에 의해 동작한다.
비트라인 선택부(221)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함한다.
제 1 래치부(222)는 제 5 내지 제 9 NMOS 트랜지스터(N5 내지 N9)와, 제 1 및 제 2 인버터(IN1, IN2)와 제 2 PMOS 트랜지스터(P2)를 포함한다. 그리고 제 2 래치부(223)는 제 10 내지 제 14 NMOS 트랜지스터(N10 내지 N14)와, 제 3 내지 제 5 인버터(IN3 내지 IN5)를 포함한다. 데이터 반전부(224)는 제 15 내지 제 17 NMOS 트랜지스터(N15 내지 N17)를 포함한다.
비트라인 선택부(221)의 제 1 NMOS 트랜지스터(N1)는 이븐 비트라인(BLe)과 센싱노드(SO) 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 비트라인 선택신호(BSLe)가 입력된다. 제 2 NMOS 트랜지스터(N2)는 오드 비트라인(BLo)과 센싱노드(SO) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 비트라인 선택신호(BSLo)가 입력된다.
제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 이븐 및 오드 비트라인(BLe, BLo) 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)와 제 4 NMOS 트랜지스터(N4)의 접점 노드에 파워신호(VIRPWR)가 입력된다. 그리고 제3 및 제 4 NMOS 트랜지스터(N3, N4)의 게이트에는 각각 디스차지 제어신호(DISCHe, DISCHo)가 입력된다.
제 1 래치부(222)의 제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(QB) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 1 프로그램 제어신호(PGM)가 입력된다.
제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 노드(QBb)와 접지 노드 사이에 직렬로 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 센싱노드(SO)가 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제어신호(MLCH)가 입력된다.
그리고 제 8 NMOS 트랜지스터(N8)는 노드(QB)와 접지 노드 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 리셋 제어신호(MRST)가 입력된다.
또한 제 1 및 제 2 인버터(IN1, IN2)는 노드(QBb)와 노드(QB) 사이에 연결되어 제 1 래치(L1)를 구성한다. 그리고 제 2 PMOS 트랜지스터(P2)는 전원전압을 노 드(QB)의 전압 레벨에 따라 검증 신호(nWDO)로서 출력한다.
그리고 제 9 NMOS 트랜지스터(N9)는 노드(QB)와 노드(YA) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 데이터 출력 제어신호(PBDO)가 입력된다.
제 2 래치부(223)의 제 10 NMOS 트랜지스터(N10)는 센싱노드(SO)와 노드(YA)사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제어신호(CELLIV)가 입력된다.
그리고 제 11 NMOS 트랜지스터(N11)는 센싱노드(SO)와 노드(K) 사이에 연결되고 제 11 NMOS 트랜지스터(N11)의 게이트에는 제 2 프로그램 제어신호(DPGM)가 입력된다. 제 3 인버터(IN3)는 노드(K)와 노드(QAb) 사이에 연결되고 노드(QAb)의 논리 레벨을 반전하여 노드(K)로 출력한다.
제 4 및 제 5 인버터(IN4, IN5)는 노드(QA)와 노드(QAb) 사이에 연결되어 제 2 래치(L2)로 구성된다. 제 12 NMOS 트랜지스터(N12)는 노드(QA)와 접지노드 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 세팅 제어신호(CSET)가 입력된다.
제 13 NMOS 트랜지스터(N13)는 노드(QA)와 노드(YA) 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)는 노드(QAb)와 노드(YA) 사이에 연결된다. 제 13 및 제 14 NMOS 트랜지스터(N13, N14)의 게이트에는 데이터 입력 제어신호들(DI, nDI)이 각각 입력된다.
데이터 반전부(224)의 제 15 NMOS 트랜지스터(N15)는 센싱 노드(SO)와 노드(QAb) 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)의 게이트에는 제어신 호(PDUMP)가 입력된다.
제 16 및 제 17 NMOS 트랜지스터(N16, N17)는 노드(QAb)와 접지 사이에 직렬로 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 센싱노드(SO)가 연결되고, 제 17 NMOS 트랜지스터(N17)의 게이트에는 제어신호(CLCH)가 입력된다.
상기한 구성을 갖는 본 발명의 실시 예에 따른 프로그램 검증 동작에 따른 각 제어신호의 타이밍도가 다음과 같다.
도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 동작 타이밍도이고, 도 3b는 본 발명의 실시 예에 따른 프로그램 셀의 센싱 동작 타이밍도이고, 도 3c는 본 발명의 실시 예에 따른 소거셀이 센싱 동작 타이밍도이다.
상기 도 3a 내지 도 3c의 타이밍도와 상기 도 2b 및 도 2c를 참조하여 상세한 동작을 설명하면 다음과 같다. 이때 불휘발성 메모리 소자의 프로그램 검증 동작과, 데이터 독출 동작은 워드라인에 인가되는 전압의 차이는 있으나 유사하게 수행되므로 데이터 독출에 대한 동작은 별도로 설명 하지 않기로 한다.
먼저 이븐 비트라인(BLe)을 선택하여 메모리 셀(C)을 프로그램한다.
그리고 프로그램 검증을 위해서 도 3a에 나타난 바와 같이 제어신호가 인가된다. 먼저 이븐 비트라인(BLe)을 선택하고, 검증을 위해 셀 스트링(211)의 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)를 턴 온 시키기 위한 DSL, SSL 신호를 인가하고, 검증을 하지 않는 비선택 워드라인에는 패스전압을 인가하여 셀들을 턴 온 시킨다.
또한 검증을 위한 선택된 워드라인에 검증 전압들 중 가장 높은 전압을 인가 한다. 즉, 본 발명의 실시 예에서 2비트 멀티 레벨 셀에 대해 동작 하는 경우 가장 높은 드레솔드 전압을 가지는 [01] 상태의 검증을 위해 설정되는 전압을 인가한다.
좀 더 자세히, 예를 들어 [11], [10], [00], [01]의 4가지 문턱전압 분포를 가지는 멀티 레벨 셀들에 대해 모든 셀들은 프로그램되었을 때 전압(Vp) 보다 낮은 문턱전압을 갖는다고 가정한다. 따라서 본 발명의 실시 예에 따라 선택되는 제 1 셀(C0)에는 전압(Vp)이 인가된다. 상기와 같이 전압(Vp)을 선택된 워드라인에 인가하는 이유는 페이지 단위로 프로그램 및 검증을 수행하는 플래시 메모리 소자의 특성에 의해 선택된 워드라인에 인가되는 전압 레벨이 너무 낮으면 높은 문턱전압 분포를 가지는 셀들은 턴 온 되지 않는 경우가 발생하며, 이러한 경우 본 발명의 실시 예에 따른 비트라인의 프리차지가 어려운 문제가 발생하기 때문이다. 따라서 가장 높은 문턱전압 분포를 가지는 셀도 턴온이 될 수 있도록 하기 위함이다.
이후에 프로그램 검증 동작에 따라 공통 소오스 라인(SL)을 통해 전원전압(Vcc)이 입력된다. 공통 소오스 라인(SL)으로 입력되는 전원전압(Vcc)은 메모리 셀(C)의 프로그램 상태에 따라 이븐 비트라인(BLe)에 프리차지된다.
즉, 전원전압(Vcc)에서 메모리 셀(C)의 문턱전압만큼 낮아진 전압이 이븐 비트라인(BLe)에 프리차지된다.
그리고 페이지 버퍼부(221)의 제 1 NMOS 트랜지스터(N1)를 턴 온 하여 센싱 노드(SO)와 이븐 비트라인(BLe)을 연결한다. 센싱노드(SO)와 이븐 비트라인(BLe)을 연결하면 메모리 셀(C)의 프로그램 상태에 따라 센싱노드(SO)로 전달되는 비트라인의 전압 레벨이 달라진다.
그리고 페이지 버퍼 회로의 초기화를 수행한다. 이를 위해 리셋 제어신호(MRST)와 세팅 제어신호(CSET)가 하이 레벨로 입력되어 제 8 NMOS 트랜지스터(N8)와 제 12 NMOS 트랜지스터(N12)를 턴온 시킨다. 제 8 NMOS 트랜지스터(N8)가 턴 온 되면, 노드(QB)가 접지노드와 연결되어 로우레벨이 된다. 그리고 제 2 PMOS 트랜지스터(P2)가 턴 온 되어 검증신호(nWDO)가 출력된다. 또한 제 12 NMOS 트랜지스터(N12)가 턴 온 되면 노드(QA)는 접지노드에 연결되어 로우 레벨로 초기화된다. 그리고 노드(QAb)는 하이 레벨이 된다.
그리고 프리차지 제어신호(PRECHb)를 로우 레벨로 입력하여 제 1 PMOS 트랜지스터(P1)를 턴 온 시킴으로써, 센싱노드(SO)를 하이 레벨로 프리차지한다.
이후에 비트라인 선택 신호(BSLe)가 인가되어 이븐 비트라인(BLe)과 센싱 노드(SO)가 연결된다. 만약 메모리 셀(C)이 높은 문턱전압을 갖도록 프로그램되었다면, 센싱노드(SO)로 전달되는 전압 레벨은 거의 '0'의 논리레벨을 가지게 되고, 메모리 셀(C)이 소거셀이라면 센싱 센싱노드(SO)에 전달되는 전압 레벨은 '1'의 논리 레벨을 갖게 된다.
만약 메모리 셀(C)이 프로그램된 셀인 경우의 페이지 버퍼의 동작은 도 3b의 제어신호 인가에 따라 다음과 같이 수행된다.
먼저 메모리 셀(C)이 프로그램된 된 경우 센싱 노드(SO)는 거의 '0'의 논리 레벨을 갖는다. 따라서 제 16 NMOS 트랜지스터(N16)는 턴오프 상태를 유지한다. 따라서 센싱노드를 읽기 위해 제어신호(CLCH)를 하이 레벨로 입력하여 제 17 NMOS 트랜지스터(N17)를 턴 온 하여도 제 16 NMOS 트랜지스터(N16)는 턴오프 상태이므로 노드(QAb)는 하이 레벨로 유지된다.
그리고 제 2 프로그램 제어신호(PDUMP)를 하이 레벨로 입력하면, 노드(QAb)의 하이 레벨 상태가 센싱노드(SO)를 통해 제 6 NMOS 트랜지스터(N6)의 게이트에 입력된다. 따라서 제 6 NMOS 트랜지스터(N6)는 턴 온 된다.
이후에 제어신호(MLCH)를 하이 레벨로 입력하여 제 7 NMOS 트랜지스터(N7)를 턴 온 하면, 노드(QBb)는 접지 노드와 연결되어 로우 레벨이 되고, 노드(QB)는 하이 레벨이 된다. 노드(QB)가 하이 레벨이면 제 2 PMOS 트랜지스터(P2)는 턴오프 된다. 따라서 검증신호(nWDO)가 출력되지 않기 때문에 프로그램이 된 것으로 판단할 수 있다.
다음으로 메모리 셀(C)이 소거된 셀인 경우의 페이지 버퍼의 동작은 도 3c의 제어신호 인가에 따라 다음과 같이 수행된다.
먼저 메모리 셀(C)이 소거된 셀인 경우, 센싱 노드(SO)는 하이 레벨이 된다. 따라서 제 16 NMOS 트랜지스터(N16)는 턴 온 된다. 그리고 제어신호(CLCH)가 하이 레벨로 입력되면 제 17 NMOS 트랜지스터(N17)도 턴 온 된다.
따라서 노드(QAb)는 접지 노드와 연결되어 로우 레벨이 된다. 그리고 제 2 프로그램 제어신호(PDUMP)가 하이레벨로 입력되면, 제 15 NMOS 트랜지스터(N15)가 턴 온 된다.
제 15 NMOS 트랜지스터(N15)가 턴 온 되면, 노드(QAb)의 로우 레벨이 제 6 NMOS 트랜지스터(N6)의 게이트에 입력된다. 따라서 제 6 NMOS 트랜지스터(N6)는 턴오프 상태를 유지한다.
이후에 제어신호(MLCH)가 입력되면 제 7 NMOS 트랜지스터(N7)가 턴온 된다. 그러나 제 6 NMOS 트랜지스터(N6)가 턴오프 상태이므로, 노드(QBb)는 초기화 시켰던 하이 레벨을 그대로 유지하게 되고, 노드(QB)도 로우 레벨을 유지한다.
노드(QB)가 로우 레벨이면 제 2 PMOS 트랜지스터(P2)가 턴 온 되므로, 검증 신호(nWDO)가 계속 출력되고, 소거셀인 것으로 판단할 수 있다.
상기와 같이 공통 소오스 라인을 통해 입력되는 전원전압을 이용하여 메모리 셀의 프로그램 검증을 수행할 때, 센싱 노드(SO)의 상태를 반전하여 래치할 수 있다. 따라서 공통 소오스 라인을 통해 비트라인을 프리차지하는 방법을 이용하는 프로그램 검증과정 또는 데이터를 독출하는 경우에서 일반적인 센싱 노드 레벨이 반전되므로, 별도로 페이지 버퍼의 회로 변경이 없이 이를 반전하여 래치함으로써 데이터 독출과, 검증이 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 SLC 메모리 소자의 셀 분포도이다.
도 1b는 MLC 메모리 소자의 셀 분포도이다.
도 2a는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조를 나타낸 블록도이다.
도 2b는 도 2a의 메모리 셀 어레이의 부분 회로도이다.
도 2c는 도 2a의 페이지 버퍼 회로의 상세 회로도이다.
도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 동작 타이밍도이다.
도 3b는 본 발명의 실시 예에 따른 프로그램 셀의 센싱 동작 타이밍도이다.
도 3c는 본 발명의 실시 예에 따른 소거셀이 센싱 동작 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
200 : 플래시 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 제어부

Claims (13)

  1. 메모리 셀들을 포함하는 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하고, 선택된 메모리 셀의 게이트에 제 1 전압을 인가하고, 나머지 메모리 셀들의 게이트에 패스전압을 인가하여 상기 선택된 메모리 셀의 프로그램 정도에 따라 상기 셀 스트링에 연결되는 비트라인을 프리차지 하는 단계;
    상기 비트라인의 전압 레벨에 따라 상기 비트라인과 연결되는 센싱노드의 전압을 변경하고, 상기 센싱노드의 전압에 따라 검출된 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및
    상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 반전하여 제 2 래치로 전달하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  2. 제 1항에 있어서,
    상기 선택된 메모리 셀의 게이트에 인가되는 전압에 대하여, 상기 메모리 셀이 턴 오프 상태인 경우, 상기 센싱노드가 로우 레벨로 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  3. 삭제
  4. 제 1항에 있어서,
    상기 센싱노드의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치는 디스에이블 상태이고 상기 선택된 메모리 셀의 프로그램 상태와 반대의 데이터가 상기 제 1 래치에 저장되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  5. 제 1항에 있어서,
    상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시킨 후, 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 상기 제 2 래치로 전달하여 상기 선택된 메모리 셀의 프로그램 상태에 따른 데이터가 상기 제 2 래치에 저장되도록 하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  6. 메모리 셀들을 포함한 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하여 선택된 메모리 셀의 프로그램 정도에 따라 비트라인을 프리차지 하는 단계;
    상기 비트라인의 전압 레벨에 따라 검출된 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및
    상기 제 1 래치에 저장된 데이터를 반전하여 제 2 래치로 전달한 후, 상기 제 2 래치로 전달된 데이터 상태에 따른 검증신호를 출력하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 6항에 있어서,
    상기 메모리 셀이 프로그램된 경우,
    상기 페이지 버퍼의 센싱 노드가 로우 레벨로 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  8. 제 6항에 있어서,
    상기 비트라인의 프리차지를 수행하는 단계는,
    상기 메모리 소자의 멀티 레벨 셀들에 프로그램을 수행하는 단계;
    프로그램 검증을 위해 상기 멀티 레벨 셀들이 연결되는 셀 스트링에 공통 연결되는 공통 소오스 라인에 양의 전압을 입력하는 단계; 및
    상기 멀티 레벨 셀들의 셀 스트링들에 교차되어 연결되는 다수의 워드라인들 중 선택된 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인을 프리차지시키는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  9. 제 6항에 있어서,
    상기 프리차지된 비트라인에 연결하는 센싱 노드는 하이 레벨로 프리차지 상태인 것을 특징으로 하는 플래시 메모리 소자의 프로그램 검증 방법.
  10. 제 6항에 있어서,
    상기 페이지 버퍼의 센싱 노드의 데이터를 래치하기 전에 상기 페이지 버퍼의 제 1 및 제 2 래치를 초기화하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 6항에 있어서,
    상기 비트라인의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 비트라인의 전압 레벨에 반대되는 논리 레벨을 갖는 데이터로 상기 제 1 래치에 저장하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  12. 제 11항에 있어서,
    상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 제 1 래치에 저장된 데이터를 상기 페이지 버퍼의 센싱노드를 통해서 상기 제 2 래치로 전달하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  13. 메모리 셀들을 포함하는 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하고, 선택된 메모리 셀의 게이트에 제 1 전압을 인가하고, 나머지 메모리 셀들의 게이트에 패스전압을 인가하여 상기 선택된 메모리 셀의 프로그램 정도와 반비례하는 전압을 상기 셀 스트링에 연결되는 비트라인에 프리차지 하는 단계; 및
    상기 비트라인의 전압 레벨에 따라 검출된 데이터를 반전하여 출력하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
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