KR100705222B1 - 불휘발성 메모리 장치 및 그것의 소거 검증 방법 - Google Patents

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Abstract

본 발명은 메인 레지스터를 이용해서 이븐 비트라인에 접속된 메모리 셀의 데이터를 판독하고 캐쉬 레지스터를 이용해서 오드 비트라인에 접속된 메모리 셀의 데이터를 판독해서, 종래의 외부 동작없이 페이지 버퍼의 내부 동작만으로 메모리 셀에 저장된 데이터가 소거되었는지 아닌지를 검증하는 불휘발성 메모리 장치 및 그것의 소거 검증 방법에 관한 것이다. 소거 검증부는, 제1 또는 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않은 경우에는 소거 검증 신호를 로직 로우로 출력하고, 제1 또는 제2 비트라인에 접속된 메모리 셀에 저장된 데이터가 소거된 경우에는 소거 검증 신호를 플로팅 상태로 출력한다.
페이지 버퍼, 소거 검증, 검증 시간

Description

불휘발성 메모리 장치 및 그것의 소거 검증 방법{Non-volatile memory device and method for verifying successful erasing thereof}
도 1은 본 발명의 바람직한 실시 예에 따른 낸드형 플래시 메모리 장치를 도시한 회로도이다.
도 2는 도 1의 낸드형 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 200 : 비트라인 선택부
300 : 페이지 버퍼 310 : 프리챠지부
320 : 메인 레지스터 340 : 캐쉬 레지스터
330 : 프로그램 검증부 350 : 소거 검증부
360 : 패스/페일 검출부
본 발명은에 불휘발성 메모리 장치에 관한 것으로, 특히 소거 검증 시간을 줄이는 낸드(NAND)형 플래쉬 메모리 장치 및 그것의 소거 검증 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 불휘발성 메모리 장치의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 장치의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자가 개발되었다. NAND형 플래쉬 메모리 장치는 NOR형 플래쉬 메모리 장치와 달리 순차적으로 정보를 독출(read)하는 메모리 장치이다.
NAND형 플래쉬 메모리 장치는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보 편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register), 즉 메인 레지스터와 캐쉬 레지스터로 구성되고 있다.
NAND형 플래쉬 메모리 장치는 페이지 단위로 프로그램을 실시하고, 블럭 단위로 소거를 실시하기 때문에 프로그램 검증 동작은 한 페이지를 동시에 검증하지만, 소거 검증 동작은 한 블럭을 검증한다. 게다가, 프로그램 검증은 메모리 셀에 데이터가 성공적으로 기록되었는지를 검증하는 것이고 소거 검증은 메모리 셀에 기록된 데이터가 성공적으로 소거되었는지를 검증하기는 것이기 때문에, 프로그램 검증에 따른 신호와 소거 검증에 따른 신호의 전압레벨은 서로 반대이다. 따라서, 소거 검증은 프로그램 검증과 동일한 방식을 사용할 수 없다. 즉, 소거 검증 방식은 메인 레지스터의 출력 데이터를 독출한 후에 그 데이터를 논리 조합하고, 그 조합한 값이 "0" 혹은 "1"인가에 따라 패스/페일(pass/fail)를 검출한다.
따라서, 528개의 블록을 소거 검증해야 하는 경우에는 이븐 비트라인에 접속된 메모리 셀에 저장된 데이터를 읽고, 다시 오드 비트라인에 접속된 메모리 셀에 저장된 데이터를 읽고 나서 페이지 버퍼에서 내부 동작을 수행하고, 그런 후에 외부 독출동작을 수행해서 데이터의 출력을 528번 토글시켜야만 소거가 페일인지 아닌지를 알 수 있게 되는 번거로움으로 인해 소거 검증 시간이 많이 걸리는 문제점이 있다. 또한, 부가적으로 데이터 출력시 출력된 데이터가 "0"인지 "1"인지를 비교하여 소거 동작의 패스/페일을 검출해야 하기 때문에, 소거 검증을 위해 별도의 많은 논리 소자들이 필요한 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 종래의 외부 동작없이 페이지 버퍼의 내부 동작만으로 메모리 셀에 저장된 데이터가 소거되었는지 아닌지를 검증하는 불휘발성 메모리 장치 및 그것의 소거 검증 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위해 안출된 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치는, 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및 센싱노드를 통해서 상기 제1 또는 제2 비트라인에 접속되는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 상기 제1 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되면 전압레벨이 초기상태를 유지하고, 상기 제1 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않으면 전압레벨이 초기상태에서 변경되는 메인 레지스터; 상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되면 전압레벨이 초기상태를 유지하고, 상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않으면 전압레벨이 초기상태에서 변경되는 캐쉬 레지스터; 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경되면 소거 검증을 위한 제1 신호를 제1 전압레벨로 출력하고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태를 유지하면 상기 제1 신호를 플로 팅 상태로 출력하는 소거 검증부를 포함한다.
상술한 목적을 달성하기 위해 안출된 본 발명의 바람직한 다른 실시예에 따르른 불휘발성 메모리 장치의 소거 검증 방법은, 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및 센싱노드를 통해서 상기 제1 및 제2 비트라인에 접속되고 메인 레지스터와 캐쉬 레지스터를 갖는 페이지 버퍼를 포함하는 불휘발성 메모리 장치에 있어서, 상기 제1 또는 상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거된 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태에서 변경시키고, 상기 제1 또는 상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않은 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태로 유지시키는 단계; 및 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기상태에 변경된 경우에는 소거 검증을 위한 제1 신호를 제1 전압레벨로 발생시키고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태를 유지하는 경우에는 상기 제1 신호를 플로팅 상태로 발생시키는 단계를 포함한다.
본 발명은, 메인 레지스터를 이용해서 이븐 비트라인에 접속된 메모리 셀의 데이터를 판독하고 캐쉬 레지스터를 이용해서 오드 비트라인에 접속된 메모리 셀의 데이터를 판독해서, 종래의 외부 동작없이 페이지 버퍼의 내부 동작만으로 메모리 셀에 저장된 데이터가 소거되었는지 아닌지를 검증한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시 예에 따른 NAND형 플래쉬 메모리 장치를 도시한 회로도이고, 도 2는 도 1의 낸드형 플래쉬 메모리 장치의 동작을 설명하기 위한 타밍도이다.
도 1을 참조하면, NAND형 플래쉬 메모리 장치는, 비트라인(BLe, BLo)에 접속되는 메모리 셀들의 어레이(100)와 페이지 버퍼(300)를 포함한다.
페이지 버퍼(300)는 비트라인 선택부(200), 프리챠지부(310), 메인 레지스터(320), 프로그램 검증부(330), 캐쉬 레지스터(340), 소거 검증부(350), 패스/페일 검출부(360), 및 NMOS 트랜지스터(N18, N19)를 포함한다.
비트라인 선택부(200)는 NMOS 트랜지스터(N21-N24)를 포함한다. NMOS 트랜지스터(N21)는 디스차지 신호(DISCHe)에 의해 턴-온되어 신호(VIRPWR)를 이븐(even) 비트라인(BLe)에 인가한다. NMOS 트랜지스터(N22)는 디스챠지 신호(DISCHo)에 의해 턴-온되어 신호(VIRPWR)를 오드(odd) 비트라인(BLo)에 인가한다. 데이터 판독 동작시에는 0V의 제어신호(VIRPWR)을 비선택된 비트라인에 인가하지만, 프로그램 동작시에는 전원전압(VCC)의 제어신호(VIRPWR)을 비선택된 비트라인에 인가한다. 또한, NMOS 트랜지스터(N23)는 비트라인 선택 신호(BSLe)에 의해 턴-온되어 이븐 비트라인(BLe)과 센싱노드 SO를 연결시키고, NMOS 트랜지스터(N24)는 비트라인 선택신호(BSLo)에 의해 턴-온되어 오드 비트라인(BLo)과 센싱노드 SO를 연결시킨다.
프리챠지부(310)은 일단이 전원전압(VCC)에 접속되고 다른 단이 센싱노드 SO에 접속되며 게이트로 프리챠지 신호(PRECHb)를 인가받아 턴-온/오프되는 PMOS 트랜지스터(P11)로 구성된다. 이 프리챠지부(310)는 소거 혹은 프로그램이 끝난 후에 소거 혹은 프로그램 검증 동작을 하기 위해서, 도 2에 도시한 바와 같이 프리챠지 신호(PRECHb)가 로직 로우로 되면 센싱노드 SO를 로직 하이로 프리챠시켜 놓는다. 소거가 패스(pass)인 경우, 즉 메모리 셀에 저장된 데이터가 소거된 경우에는, 메모리 셀이 비어 있는 상태이므로 센싱노드 SO에 프리챠지된 신호가 선택된 비트라인에 연결된 메모리 셀로 디스챠지된다. 이에 반해서, 소거가 페일(fail)인 경우, 즉 메모리 셀에 저장된 데이터가 소거되지 않은 경우에는 메모리 셀이 충전된 상태이므로 센싱 노드 SO에 프리챠지된 신호는 선택된 비트라인에 연결된 메모리 셀로 디스챠지되지 되지 않으므로 처음의 프리챠지된 상태(로직 하이)로 존재한다.
메인 레지스터(320)는 메인 래치(L1)와 NMOS 트랜지스터(N11, N12)를 포함한다. NMOS 트랜지스터(N11)는 일단이 메인 래치(L1)의 노드 QAb에 접속되고, 게이트로 센싱노드 SO의 신호를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N11)은 이븐 비트라인(BLe)에 연결된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에는 게이트로 로직 하이의 센싱노드 SO의 신호를 인가받아 턴-온된다. NMOS 트랜지스터(N12)는 일단이 NMOS 트랜지스터(N11)의 다른 단에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 메인 래치 신호(MLH)를 입력받아 턴-온/오프된다. 이 NMOS 트랜지스터(N12)은 이븐 비트라인(BLe)에 연결된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에 게이트로 로직 하이의 메인 래치 신호(MLH)를 인가받아 턴-온된다(도 2 참조). 메인 래치(L1)는 인버터(IV11, IV12)로 래치를 구성하는데, 이븐 비트라인(BLe)에 연결된 메모리 셀에 저장된 데이터가 소거된 경우에는 초기의 전압레벨 상태, 즉 노드 QAb가 로직 하이, 노드 QA가 로직 로우인 상태를 그대 로 유지하고, 메모리 셀에 저장된 데이터가 소거되지 않은 경우에는 NMOS 트랜지스터(N11, N12)가 모두 턴-온되므로, 노드 QAb를 로직 하이에서 로직 로우로, 노드 QA를 로직 로우에서 로직 하이로 천이시킨다.
여기서, NMOS 트랜지스터(N18)는 센싱노드 SO와 메인 래치(L1)의 노드 QA 사이에 접속되고 게이트로 프로그램 신호(PGM)을 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N18)는 프로그램 동작 시에 게이트로 로직 하이의 프로그램 신호(PGM)를 인가받아 턴-온되어 메인 래치(L1)에 저장된 프로그램될 데이터를 선택된 비트라인에 전송하지만, 소거 검증 동작 시에는 턴-오프되어 있다. NMOS 트랜지스터(N19)는 메인 래치(L1)의 노드 QA와 데이터 입출력 라인(DINOUT) 사이에 접속되고 게이트로 페이지 버퍼 데이터 출력 신호(PBDO)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N19)는 데이터의 판독 동작시에 메인 래치(L1)에 저장된 데이터를 입출력라인(DINOUT)으로 전달하지만, 소거 검증 동작시에는 턴-오프되어 있다.
프로그램 검증부(330)는 일단이 전원전압(VCC)에 접속되고 게이트로 메인 래치(L1)의 노드 QA의 신호를 인가받아 턴-온/오프되는 PMOS 트랜지스터(P12)로 구성된다. 이러한 프로그램 검증부(330)의 동작을 간략히 설명하면, 프로그램이 패스(pass)인 경우에, 즉 선택된 비트라인에 접속된 메모리 셀에 데이터가 기록된 경우에는 센싱 노드 SO에 프리챠지된 신호가 디스챠지되지 않고 그대로 존재하므로 NMOS 트랜지스터(N11, N12)가 턴-온되어 메인 래치(L1)의 노드 QAb가 로직 하이에서 로직 로우로, 노드 QA가 로직 로우에서 로직 하이로 천이된다. 그러면, PMOS 트랜지스터(P12)가 턴-오프되어 프로그램 검증 신호(nWDO)는 플로팅된 상태가 된다. 이에 반해, 프로그램이 실패인 경우, 즉 선택된 비트라인에 접속된 메모리 셀에 데이터가 기록되지 않은 경우에는 센싱 노드 SO에 프리챠지된 신호가 디스챠지되어, NMOS 트랜지스터(N11, N12)가 턴-오프되고, 메인 래치(L1)는 초기 상태, 즉 노드 QBb가 로직 하이이고, 노드 QB가 로직 로우인 상태를 그대로 유지한다. 그러면, PMOS 트랜지스터(P12)가 턴-온되어 프로그램 검증 신호(nWDO)는 로직 하이가 된다.
캐쉬 레지스터(340)는 캐쉬 래치(L2)와 NMOS 트랜지스터(N13, N14, N15)를 포함한다. NMOS 트랜지스터(N13)는 일단이 캐쉬 래치(L2)의 노드 QBb에 접속되고, 게이트로 센싱노드 SO의 신호를 인가받아 턴-오/오프된다. 이 NMOS 트랜지스터(N13)는 오드 비트라인(BLo)에 연결된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에 게이트로 센싱 노드 SO에 프리챠지된 신호를 인가받아 턴-온된다. NMOS 트랜지스터(N14)는 일단이 NMOS 트랜지스터(N13)의 다른 단에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 캐쉬 래치 신호(CLH)를 입력받아 턴-온/오프된다. 이 NMOS 트랜지스터(N14)은 오드 비트라인(BLo)에 연결된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에 게이트로 로직 하이의 캐쉬 래치 신호(CLH)를 인가받아 턴-온된다(도 2참조). 캐쉬 래치(L2)는 인버터(IV13, IV14)로 래치를 구성하는데, 오드 비트라인(BLo)에 연결된 메모리 셀에 저장된 데이터가 소거된 경우에는 초기의 상태, 즉 노드 QBb가 로직 하이, 노드 QB가 로직 로우인 상태를 그대로 유지하고, 오드 비트라인(BLo)에 연결된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에는 NMOS 트랜지스터(N13, N14)가 모두 턴-온되므로, 노드 QBb를 로직 하이에서 로직 로우, 노드 QB를 로직 로우에서 로직 하이로 천이시킨다. NMOS 트랜지스터 (N15)는 일단이 캐쉬 래치(L2)의 노드 QB에 접속되고 다른 단이 데이터 입출력 라인(DINOUT)에 접속되며 게이트로 데이터 입력 신호(DI)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N15)는 프로그램 동작시 턴-온되어 데이터 입출력 라인(DINOUT)으부터 공급되는 데이터를 캐쉬 래치(L2)에 저장하지만, 소거 검증 시에는 오프되어 있다.
소거 검증부(350)는 NMOS 트랜지스터(N16, N17)로 구성된다. NMOS 트랜지스터(N16)은 일단이 접지전압(VSS)에 접속되고 게이트로 메인 래치(L1)의 노드 QA의 신호를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N16)는 이븐 비트라인(BLe)에 연결된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에 게이트로 로직 하이의 노드 QA의 신호를 입력받아 턴-온되어, 소거 검증 신호(WDO)를 로직 로우로 만들고 메모리 셀에 저장된 데이터가 소거된 경우에는 턴-오프되어 소거 검증 신호(WDO)를 플로팅 상태로 만든다. NMOS 트랜지스터(N17)는 일단이 접지전압(VSS)에 접속되고 게이트로 캐쉬 래치(L2)의 노드 QB의 신호를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N17)은 오드 비트라인(BLo)에 연결된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에 게이트로 로직 하이의 노드 QB의 신호를 입력받아 턴-온되어, 소거 검증 신호(WDO)를 로직 로우로 만들고, 메모리 셀에 저장된 데이터가 소거된 경우에는 턴-오프되어 소거 검증 신호(WDO)를 플로팅 상태로 만든다.
패스/페일 검출부(360)는 PMOS 트랜지스터(P13)와 낸드 게이트(ND11)를 포함한다. 낸드 게이트(ND11)는 패스/페일 체크 신호(EN)와 노드 EVFOn의 신호를 반전 논리 곱하여 패스/페일 검출 신호(P_F)를 출력한다. PMOS 트랜지스터(P13)는 도 2 에 도시한 바와 같이 프리챠지 신호(PEN)가 로직 하이일 때 잠깐 동안 턴-온되어, 노드 EVFOn를 로직 하이로 프리챠지시켜 놓는다. 그런 후에, 도 2에 도시한 바와 같이 패스/페일 체크 신호(EN)가 로직 하이로 될 때 선택된 비트라인에 접속된 메모리 셀에 저장된 데이터가 소거되지 않아 소거 검증 신호(WDO)가 로직 로우이면, 로직 하이로 프리챠지된 노드 EVFOn는 로직 로우가 된다. 그러면, 낸드 게이트(ND11)는 로직 하이의 패스/페일 체크 신호(EN)와 로직 로우의 노드 EVFOn의 신호를 반전 논리 곱하여 패스/페일 검출 신호(P_F)를 로직 하이로 출력하고, 소거가 페일(fail)인 것으로 판정한다. 이에 반해, 패스/페일 체크 신호(EN)가 로직 하이일 때 선택된 비트라인에 접속된 메모리 셀에 저장된 데이터가 소거되어 소거 검증 신호(WDO)가 플로팅 상태이면, 도 2에 도시한 바와 같이 노드 EVFOn는 로직 하이로 프리챠지된 상태를 그대로 유지한다. 그러면, 낸드 게이트(ND11)는 로직 하이의 패스/페일 체크 신호(EN)와 로직 하이의 노드 EVFOn의 신호를 반전 논리 곱하여 패스/페일 검출 신호(P_F)를 로직 로우로 출력하고, 소거가 패스(pass)인 것으로 판정한다.
이하, 도 1 및 도 2를 참조하면서 본 발명의 바람직한 실시예에 따른 NAND형 플래시 메모리 장치의 소거 검증 방법을 간략히 설명하기로 한다.
소거가 끝난 후에 소거 검증을 하기 위해서, 먼저, 도 2에 도시한 바와 같이 프리챠지 신호(PRECH)가 로직 로우가 되면 PMOS 트랜지스터(P11)를 턴-온시켜서 노드 SO를 로직 하이로로 프리챠시켜 놓는다.
이때, 이븐 비트라인(BLe)에 접속된 메모리 셀에 저장된 데이터가 소거된 경 우에는 메모리 셀이 비어 있는 상태이므로 노드 SO에 프리챠지된 신호가 이븐 비트라인(BLe)을 통해서 비어있는 메모리 셀로 디스챠지된다. 이렇게 되면, NMOS 트랜지스터(N11, N12)가 턴-오프되기 때문에, 메인 래치(L1)의 노드 QAb와 출력노드 QA는 초기값을 그대로 유지하고, NMPOS 트랜지스터(N16)는 턴-오프되어 소거 검증 신호(WDO)를 플로팅 상태로 만든다. 이에 반해, 이븐 비트라인(BLe)에 접속된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에는 메모리 셀이 충전되어 있는 상태이므로 노드 SO에 프리챠지된 신호는 이븐 비트라인(BLe)을 통해서 메모리 셀로 디스챠지되지 않는다. 이렇게 되면, NMOS 트랜지스터(N11, N12)가 턴-온되기 때문에, 메인 래치(L1)의 노드 QAb는 로직 하이에서 로직 로우로, 메인 래치(L1)의 노드 QA는 로직 로우에서 로직 하이로 천이되고, NMOS 트랜지스터(N16)는 턴-온되어 소거 검증 신호(WDO)를 로직 로우로 만든다.
이어서, 오드 비트라인(BLo)에 접속된 메모리 셀에 저장된 데이터가 소거된 경우에는 메모리 셀이 비어 있는 상태이므로 센싱노드 SO에 프리챠지된 신호가 오드 비트라인(BLo)을 통해서 비어있는 메모리 셀로 디스챠지된다. 이렇게 되면, NMOS 트랜지스터(N13, N14)가 턴-오프되기 때문에, 캐쉬 래치(L2)의 노드 QBb와 노드 QB는 초기값을 그대로 유지하고, NMPOS 트랜지스터(N17)는 턴-오프되어 소거 검증 신호(WDO)를 플로팅 상태로 만든다. 이에 반해, 오드 비트라인(BLo)에 접속된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에는 메모리 셀이 충전되어 있는 상태이므로 노드 SO에 프리챠지된 신호는 오드 비트라인(BLo)을 통해서 메모리 셀로 디스챠지되지 않는다. 이렇게 되면, NMOS 트랜지스터(N13, N14)가 턴-온되기 때 문에, 캐쉬 래치(L2)의 노드 QBb는 로직 하이에서 로직 로우로, 캐쉬 래치(L2)의 노드 QB는 로직 로우에서 로직 하이로 천이되고, NMOS 트랜지스터(N17)는 턴-온되어 소거 검증 신호(WDO)를 로직 로우로 만든다.
이와 같은 동작을 수행한 후에, 선택된 비트라인에 접속된 메모리 셀에 저장된 데이터가 소거된 경우에는, 소거 검증 신호(WDO)가 플로팅 상태이므로 노드 EVFOn는 로직 하이로 프리챠지된 상태 그대로 존재한다. 그러면, 낸드 게이트(ND11) 로직 하이의 패스/페일 체크 신호(EN)와 로직 하이의 노드 EVFOn의 신호를 반전 논리 곱하여 패스/페일 검출 신호(P_F)를 로직 로우로 출력하고, 소거가 패스인 것으로 판정한다. 이에 반해, 선택된 비트라인에 접속된 메모리 셀에 저장된 데이터가 소거되지 않은 경우에는, 소거 검증 신호(WDO)가 로직 로우이므로 노드 EVFOn는 로직 로우로 변경된다. 그러면, 낸드 게이트(ND11)는 로직 하이의 패스/페일 체크 신호(EN)와 로직 로우의 노드 EVFOn의 신호를 반전 논리 곱하여 패스/페일 검출 신호(P_F)를 로직 하이로 출력하고, 소거가 실패인 것으로 판정한다.
도 1에 도시한 바와 528 블록을 노드 EVFOn에 연결시켜 놓은 경우에는, 528 블록 중 단 한 블록이라도 페일이 발생하면 노드 EVFOn가 로직 하이로 됨으로써, 소거가 실패인 것으로 간주하게 된다.
상술한 바와 같이 본 발명에 의하면, 메인 레지스터를 이용하여 이븐 비트라인의 메모리 셀에 대한 소거 검증을 수행하고, 캐쉬 레지스터를 이용하여 오드 비 트라인의 메모리 셀에 대한 소거 검증을 수행함으로써 소거 검증 시간을 줄일 수 있는 이점이 있다.
또한, 종래의 외부 동작없이 페이지 버퍼의 내부 동작만으로 소거 검증을 수행함으로써 소거 검증에 필요한 회로수를 줄일 수 있는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (12)

  1. 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및
    센싱노드를 통해서 상기 제1 또는 제2 비트라인에 접속되는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는 상기 제1 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되면 전압레벨이 초기상태를 유지하고, 상기 제1 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않으면 전압레벨이 초기상태에서 변경되는 메인 레지스터;
    상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되면 전압레벨이 초기상태를 유지하고, 상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않으면 전압레벨이 초기상태에서 변경되는 캐쉬 레지스터;
    상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨에 응답하여 각 전압 레벨이 초기 상태에서 변경되면 소거 검증을 위한 제1 신호를 제1 전압레벨로 출력하고, 각 전압레벨이 초기 상태를 유지하면 상기 제1 신호를 플로팅 상태로 출력하는 소거 검증부를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소거 검증부는, 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않은 경우에는 상기 제1 신호를 로직 로우로 출력하고, 상기 제1 또는 제2 비트라인에 접속된 메모리 셀에 저장된 데이터가 소거된 경우에는 상기 제1 신호를 플로팅 상태로 출력하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 소거 검증부는, 상기 메인 레지스터의 전압레벨이 초기 상태에서 변경된 경우에 상기 제1 신호를 접지전압을 이용해서 로직 로우로 만드는 제1 트랜지스터; 및 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경된 경우에 상기 제1 신호를 상기 접지전압을 이용해서 로직 로우로 만드는 제2 트랜지스터를 포함하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 신호가 상기 제1 전압레벨인 경우에는 소거가 페일이라고 판정하고, 상기 제1 신호가 플로팅 상태인 경우에는 소거가 패스라고 판정하는 패스/페일 검출부를 더 포함하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 패스/페일 검출부는 상기 제1 신호와 상기 소거 검증의 패스/페일을 체크하는 제2 신호를 논리 조합하여 패스/페일 검출 신호를 출력하는 논리소자; 및
    상기 논리소자의 입력노드 중 상기 제1 신호가 입력되는 입력노드를 로직 하이로 프리챠지시켜 놓은 프리챠지 트랜지스터를 포함하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 소거 검증을 위해 상기 센싱노드를 로직하이로 프리챠시키는 프리챠지부를 더 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 센싱노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되면 메모리 셀에 저장된 데이터가 소거된 경우이고, 상기 센싱 노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되지 않으면 메모리 셀들에 저장된 데이터가 소거되지 않은 경우인 불휘발성 메모리 장치.
  8. 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및 센싱노드를 통해서 상기 제1 및 제2 비트라인에 접속되고 메인 레지스터와 캐쉬 레지스터를 갖는 페이지 버퍼를 포함하는 불휘발성 메모리 장치에 있어서,
    상기 제1 또는 상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거되지 않은 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태에서 변경시키고, 상기 제1 또는 상기 제2 비트라인에 접속된 메모리 셀들에 저장된 데이터가 소거된 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태로 유지시키는 단계; 및
    상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기상태에 변경된 경우에는 소거 검증을 위한 제1 신호를 제1 전압레벨로 발생시키고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태를 유지하는 경우에는 상기 제1 신호를 플로팅 상태로 발생시키는 단계를 포함하는 불휘발성 메모리 장치의 소거 검증 방법.
  9. 제 8 항에 있어서,
    상기 제1 신호가 상기 제1 전압레벨로 발생되면 소거 동작이 페일이라고 판정하고, 상기 제1 신호가 플로팅 상태로 발생되면 소거 동작이 패스라고 판정하는 단계를 더 포함하는 불휘발성 메모리 장치의 소거 검증 방법.
  10. 제 8 항에 있어서,
    상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경되면 상기 제1 신호를 로직 로우로 발생시키고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태를 유지하면 상기 제1 신호를 플로팅 상태로 발생시키는 불휘발성 메모리 장치의 소거 검증 방법.
  11. 제 8 항에 있어서,
    상기 소거 검증을 위해 상기 센싱 노드를 프리챠지시키는 단계를 더 포함하는 불휘발성 메모리 장치의 소거 검증 방법.
  12. 제 11 항에 있어서,
    상기 센싱노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되지 않은 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태에서 변경시키고 상기 센싱노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되는 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태로 유지하는 불휘발성 메모리 장치의 소거 검증 방법.
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