KR20130072669A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

Abstract

반도체 메모리 장치는 입력 데이터를 페이지 버퍼들에 래치할 때 먼저 이븐 페이지 버퍼들에 데이터를 순차적으로 래치한 후에 오드 페이지 버퍼들에 래치하고 각 메모리 셀들에 데이터를 프로그램한다. 따라서 1/2 페이지 이하의 크기를 갖는 데이터의 독출 동작 시 이븐 메모리 셀들 또는 오드 메모리 셀들에 대해서만 독출 동작을 실시함으로써 독출 동작에 소요되는 시간을 줄일 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and method of operating thesame}

본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로 특히, 독출 동작에 소요되는 시간을 줄일 수 있는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.

반도체 메모리 중 특히 플래시 메모리에서는 일반적으로 메모리 셀로부터 데이터를 독출하는 동작이 페이지 단위로 실시된다. '리드 타임(read time)'은 독출 동작에 소요되는 시간을 말한다. 상세하게는, 1 페이지의 플래시 메모리 셀들에 저장된 데이터를 독출하여 입출력회로로 출력하기 위해 페이지 버퍼에 래치하는데 걸리는 시간을 말한다. 그런데 상기한 바와 같이 독출 동작은 페이지 단위로 실시되기 때문에 유저가 1 페이지보다 작은 크기의 데이터만을 필요로 하는 경우에도 1 페이지의 모든 메모리 셀들에 대해 독출 동작을 실시하여야 한다. 이로 인해 리드 타임이 증가되는 문제점이 발생한다.

한편, 플래시 메모리의 집적도가 증가함에 따라 페이지 크기는 점점 더 커지는데, 이로 인해 1/2 페이지 이하의 크기를 갖는 데이터를 독출하는 동작을 실시하는 경우가 더 많아진다. 따라서 1/2 페이지 이하의 작은 크기를 갖는 데이터를 독출하는 경우에 리드 타임을 감소시킬 필요가 있다.

반도체 메모리 장치 및 그의 동작 방법은 1/2 페이지 이하의 크기를 갖는 데이터의 독출 동작 시 1/2 페이지의 메모리 셀들에 대해서만 독출 동작을 실시함으로써 독출 동작에 소요되는 시간을 줄일 수 있다.

본 발명의 제1 실시예에 따른 반도체 메모리 장치는 비트라인에 전기적으로 연결되는 메모리 셀들을 포함하는 메모리 블록, 상기 비트라인에 하나씩 대응되게 배치되고, 이븐 페이지 버퍼와 오드 페이지 버퍼로 구분되는 페이지 버퍼들을 포함하는 페이지 버퍼 그룹, 및 쓰기 명령에 응답하여 상기 이븐 페이지 버퍼들을 통해 상기 메모리 셀들 중 이븐 메모리 셀들에 데이터를 순차적으로 저장한 후에 상기 오드 페이지 버퍼들을 통해 오드 메모리 셀들에 데이터를 순차적으로 저장하고, 반 페이지 읽기 명령에 응답하여 상기 이븐 메모리 셀들로부터 독출된 데이터를 상기 이븐 페이지 버퍼들을 통해 순차적으로 출력하도록 상기 페이지 버퍼 그룹을 제어하는 제어 회로를 포함한다.

본 발명의 제2 실시예에 따른 반도체 메모리 장치는 비트라인에 전기적으로 연결되는 메모리 셀들을 포함하는 메모리 블록, 상기 비트라인에 하나씩 대응되게 배치되고, 이븐 페이지 버퍼와 오드 페이지 버퍼로 구분되는 페이지 버퍼들을 포함하는 페이지 버퍼 그룹, 상기 이븐 페이지 버퍼를 통해 상기 메모리 셀들 중 이븐 메모리 셀들과 데이터 입출력 동작을 실시하고 상기 오드 페이지 버퍼를 통해 오드 메모리 셀들과 데이터 입출력 동작을 실시하기 위해 컬럼 어드레스에 따라 상기 이븐 페이지 버퍼 및 상기 오드 페이지 버퍼 중 하나의 페이지 버퍼를 선택하도록 구성된 열 선택 회로, 및 쓰기 명령에 응답하여 데이터 입력 동작 시 상기 열 선택 회로가 상기 이븐 페이지 버퍼들을 순차적으로 선택한 후 상기 오드 페이지 버퍼들을 선택하도록 상기 컬럼 어드레스를 출력하고, 반 페이지 읽기 명령에 응답하여 데이터 출력 동작 시 상기 열 선택 회로가 상기 이븐 페이지 버퍼들을 순차적으로 선택하도록 상기 컬럼 어드레스를 출력하는 컬럼 어드레스 제어회로를 포함한다.

본 발명의 제1 실시예에 따른 비트라인에 페이지 버퍼가 하나씩 대응되게 배치되는 반도체 메모리 장치의 동작 방법은 입출력회로로부터 입력되는 데이터를 쓰기 명령 및 컬럼 어드레스에 따라 순차적으로 이븐 메모리 셀들에 저장한 후에 오드 메모리 셀들에 저장하는 단계, 및 반 페이지 읽기 명령 및 컬럼 어드레스에 따라 상기 이븐 메모리 셀들로부터 독출된 데이터를 상기 입출력회로로 출력하는 단계를 포함한다.

본 발명의 제2 실시예에 따른 비트라인에 페이지 버퍼가 하나씩 대응되게 배치되는 반도체 메모리 장치의 동작 방법은 입출력회로로부터 입력되는 데이터를 쓰기 명령 및 컬럼 어드레스에 따라 이븐 페이지 버퍼들에 순차적으로 저장하는 단계, 상기 데이터를 이븐 메모리 셀들에 프로그램하는 단계, 상기 이븐 메모리 셀들에 프로그램된 데이터를 상기 이븐 페이지 버퍼들로 독출하는 단계, 및 반 페이지 읽기 명령 및 상기 컬럼 어드레스에 따라 상기 이븐 페이지 버퍼들에 저장된 데이터를 순차적으로 상기 입출력회로로 출력하는 단계를 포함한다.

반도체 메모리 장치 및 그의 동작 방법은 입력 데이터를 페이지 버퍼들에 래치할 때 먼저 이븐 페이지 버퍼들에 데이터를 순차적으로 래치한 후에 오드 페이지 버퍼들에 래치하고 각 메모리 셀들에 데이터를 프로그램한다. 따라서 1/2 페이지 이하의 크기를 갖는 데이터의 독출 동작 시 이븐 메모리 셀들 또는 오드 메모리 셀들에 대해서만 독출 동작을 실시함으로써 독출 동작에 소요되는 시간을 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼 그룹을 설명하기 위한 회로도이다.
도 4는 도 1에 도시된 컬럼 어드레스 카운터를 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6a 및 도 6b은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170) 및 컬럼 어드레스 카운터(180)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BL0~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST0~STk)을 포함한다. 즉, 스트링 (ST0~STk)은 대응하는 비트 라인(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST0)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0), 그리고 드레인이 비트라인(BL0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. 본 발명에서는 하나의 워드라인에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성하는 경우를 예로 들어 설명하기로 한다.

다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C00)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C10~Cn0)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 이에 따라, 선택된 셀(C00)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C00)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.

페이지 버퍼 그룹들(150)은 비트라인들(BL0~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C00~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL0~BLk)을 선택적으로 프리차지하거나, 메모리 셀들(C00~C0k)로부터 데이터를 독출하기 위하여 비트라인들(BL0~BLk)의 전압을 센싱한다.

예를 들어, 메모리 셀(C00)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB0)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C00)의 비트라인(BL0)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C00)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BL0)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C00)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB0)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB0)는 소거 데이터가 저장되는 메모리 셀(C00)의 비트라인(BL1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BL0)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C00)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.

한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 선택된 비트라인들(예, BL0~BLk)을 모두 프리차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BL0~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.

페이지 버퍼의 구체적인 구성은 후술하기로 한다.

컬럼 어드레스 카운터(180)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 컬럼 카운터 신호(CS)를 출력한다. 일반적으로 컬럼 어드레스 카운터(180)는 제어 회로(120)에서 시작 컬럼 어드레스가 출력되면 컬럼 어드레스를 1씩 증가시켜 컬럼 카운터 신호(CS)로서 출력한다. 컬럼 어드레스 카운터(180)와 제어 회로(120)는 컬럼 어드레스 제어 회로로 통합될 수 있다. 본 발명에서는 컬럼 어드레스를 2씩 증가시켜 컬럼 카운터 신호(CS)를 출력하는데 이에 대해서는 후술하기로 한다.

열선택 회로(160)는 컬럼 어드레스 카운터(180)에서 출력된 컬럼 카운터 신호(CS)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 카운터 신호(CS)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 카운터 신호(CS)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다.

입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로 전달하면 페이지 버퍼들(PB0~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

도 3은 도 1에 도시된 페이지 버퍼 그룹을 설명하기 위한 회로도이다.

도 3을 참조하면, 각 페이지 버퍼(PB0~PBk)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, TRAN_N, RST, SET, PBSENSE, PBYPASS)은 제어 회로에서 출력될 수 있다. 각 페이지 버퍼(PB0~PBk)는 동일한 구성을 가지므로 여기에서는 페이지 버퍼(PB0)를 예로 들어 설명하기로 한다.

페이지 버퍼(PB0)는 비트라인 연결 회로(N101), 프리차지 회로(P101), 래치 회로(LC) 및 데이터 입출력 회로(PBIO)를 포함한다. 도 3에서는 페이지 버퍼가 래치 회로 1개를 포함하는 경우를 예로 들어 설명하였지만 페이지 버퍼는 다수의 래치 회로들을 포함할 수 있다.

비트라인 연결 회로(N101)는 연결 신호(PBSENSE<0>)에 응답하여 비트라인과 래치 회로(LC)를 연결하는 동작을 수행한다. 래치 회로(LC)는 비트라인 연결 회로(N101)에 접속되며, 비트라인 연결 회로(N101)와 래치 회로(LC)의 접속 노드가 센싱 노드(SO)가 된다.

프리차지 회로(P101)는 프리차지 신호(PRECHb<0>)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.

래치 회로(LC)는 열선택 회로(도 1의 160)로부터 입력되는 데이터를 임시 저장하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(도 1의 160)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 래치 회로(LC)는 입력 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 래치 회로(LC)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시 저장하는 동작도 수행할 수 있다.

래치 회로(LC)는 다수의 스위칭 소자들과 래치를 포함한다. 래치 회로(LC)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN<0>)에 응답하여 래치(LAT)의 제1 노드(QA[0])를 센싱 노드(SO[0])와 연결시키도록 구성된 스위칭 소자(N102), 반전 전송 신호(TRAN_N<0>)에 응답하여 래치(LAT)의 제2 노드(QB[0])를 센싱 노드(SO[0])와 연결시키도록 구성된 스위칭 소자(N103), 래치(LAT)의 제1 노드(비반전 단자, QA[0]) 및 제2 노드(반전 단자, QB[0])와 각각 연결되고 셋 신호(SET<0>)와 리셋 신호(RST<0>)에 응답하여 각각 동작하는 스위칭 소자들(N104, N105), 스위칭 소자들(N104, N105)과 접지 단자 사이에 연결되고 센싱 노드(SO[0])의 전위에 따라 동작하는 스위칭 소자(N106)를 포함한다.

데이터 입출력 회로(PBIO)는 데이터 입출력 신호(PBYPASS<0>)에 응답하여 래치(LAT)의 제1 노드(QA[0])를 데이터 입출력 단자(PBBITOUT)와 연결시키도록 구성된 스위칭 소자(N107), 데이터 입출력 신호(PBYPASS<0>)에 응답하여 래치(LAT)의 제2 노드(QB[0])를 반전 데이터 입출력 단자(PBBITOUTb)와 연결시키도록 구성된 스위칭 소자(N108)를 포함한다. 데이터 입출력 신호(PBYPASS<0>)는 열 선택 회로(도 1의 160)에 의해 페이지 버퍼가 선택되면 입력된다. 본 발명에서는 열 선택 회로(도 1의 160)에 의해 전체 페이지 버퍼들 중 짝수 번째 페이지 버퍼(이하, 이븐 페이지 버퍼)가 순차적으로 선택되고 그 후에 홀수 번째 페이지 버퍼(이하, 오드 페이지 버퍼)가 순차적으로 선택된다. 이에 따라 각 페이지 버퍼에 데이터 입출력 신호가 입력된다.

열 선택 회로(도 1의 160)가 이븐 페이지 버퍼들을 순차적으로 모두 선택한 후에 오드 페이지 버퍼들을 선택하도록 하기 위해 본 발명에서는 컬럼 어드레스 카운터가 컬럼 어드레스를 2씩 증가하도록 구성된다. 이에 대해 구체적으로 설명하기로 한다.

도 4는 도 1에 도시된 컬럼 어드레스 카운터를 설명하기 위한 회로도이다.

도 4를 참조하면, 컬럼 어드레스 카운터는 카운터 블록 그룹(182)과 멀티플렉서 그룹(184)을 포함한다. 카운터 블록 그룹(182)은 다수의 단위 카운터 블록들(182<0>~182<15>)을 포함하고, 멀티플렉서 그룹(184)은 다수의 멀티플렉서들(184<0>~184<15>)를 포함한다. 본 발명의 실시예에서는 1페이지가 16비트로 이루어진 것을 예로 들어 설명하기로 한다.

카운터 블록(182<0>)은 입력 신호(Input signal<0>)와 캐리 입력 신호(CARRYIN<0>)를 입력 받아 컬럼 어드레스 신호(AX<0>)와 캐리 출력 신호(CARRYOUT<0>)를 출력한다.

멀티플렉서(184<0>)는 컬럼 어드레스 선택 신호(Col.add x2 sel)에 응답하여 컬럼 어드레스 신호(AX<0>) 또는 컬럼 어드레스 신호(AX<15>)를 새로운 컬럼 어드레스 신호(New_AX<0>)로서 출력한다.

이와 같이, 본 발명의 실시예에 따른 컬럼 어드레스 카운터는 다수의 멀티플렉서들(184<0>~184<15>)을 포함하여 종래에 '1'씩 증가(예: 0->1->2->…->14->15)시켰던 컬럼 어드레스를 '2'씩 증가(예: 0->2->4->…->12->14->1->3->…->13->15)시킨다. 즉, 멀티플렉서들(184<0>~184<15>)은 컬럼 어드레스 선택 신호(Col.add x2 sel)가 '1'로 입력될 경우 컬럼 어드레스 신호들(AX<15:0>)을 1비트 시프트(shift)시켜서 새로운 컬럼 어드레스 신호들(New_AX<15"0>)을 출력함으로써 컬럼 어드레스가 '2'씩 증가될 수 있도록 한다.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 6a 및 도 6b은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 7a 및 도 7b은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 비트라인 하나에 페이지 버퍼 하나가 대응(All Bit Line, ABL)되는 반도체 메모리 장치에서 전압 센싱(Voltage Sensing) 방식으로 데이터를 리드하는 경우에 적용된다. 즉, 하나의 워드라인에 하나의 페이지가 존재하는 경우에 적용된다. 이 경우 독출 동작은 하나의 페이지 전체에 대해서만 수행될 수 있다. 그러나, 유저가 페이지 크기의 1/2 이하의 데이터를 읽으려고 경우에는 데이터를 독출할 메모리 셀들의 개수가 페이지 크기의 1/2 이하이므로 모든 메모리 셀들에 대해 독출 동작을 실시할 필요가 없다. 이때에는 하나의 페이지의 메모리 셀들 중 짝수 번째 메모리 셀(이하, 이븐 메모리 셀)들 또는 홀수 번째 메모리 셀(이하, 오드 메모리 셀)들로부터만 데이터를 독출함으로써 독출 동작에 소요되는 시간을 감소시킬 수 있다. 이때, 입력 데이터를 이븐 메모리 셀들로부터만 독출하거나 또는 오드 메모리 셀들로부터만 독출하여도 입력 데이터의 순서가 변경되지 않도록 열 선택 회로(도 1의 160)로부터 페이지 버퍼들로 입력되는 데이터의 입력 순서를 변경시킨다.

먼저, 입출력 회로로부터 입력되는 데이터를 메모리 셀들에 프로그램하는 동작을 설명한다. 도 6a를 참조하면, 반도체 메모리 장치의 입출력회로로부터 데이터 쓰기 명령인 '80' 명령이 입력되면 제어 회로가 명령 인에이블 신호(CLE)를 출력한다. 그 다음 쓰기 인에이블 신호(WE#)에 따라 입출력회로로부터 어드레스가 입력되면 제어 회로가 어드레스 인에이블 신호(ALE)를 출력하고, 시작 컬럼 어드레스(A0)가 결정된다. 컬럼 어드레스 카운터는 제어 회로로부터 시작 컬럼 어드레스(A0)를 입력받으면 컬럼 어드레스를 '2'씩 증가시켜 출력한다. 이는 페이지 버퍼들에 데이터가 입력되는 순서를 변경하기 위한 것이다. 컬럼 어드레스는 A0, A2, A4,… 의 순서로 열 선택 회로로 출력된다. 그 다음, 쓰기 인에이블 신호(WE#)에 따라 데이터(D0~D15)가 입출력회로로부터 입력된다. 열 선택 회로는 컬럼 어드레스에 따라 페이지 버퍼를 선택하여 각 페이지 버퍼에 데이터를 저장한다. 반도체 메모리 장치의 입출력회로로부터 '10'명령이 입력되면 제어 회로가 명령 인에이블 신호(CLE)를 출력한다. 이에 따라 동작은 종료한다. 상기한 바와 같이 본 발명에서는 컬럼 어드레스 카운터에 의해 '2'씩 증가된 컬럼 어드레스(A0, A2, A4,…)가 열 선택 회로로 입력되므로 이븐 페이지 버퍼들에 제1 데이터(D0~D7)를 순차적으로 저장한 후에 오드 페이지 버퍼들에 제2 데이터(D8~D15)를 저장한다(단계 510).

일반적인 ABL 방식의 반도체 메모리 장치에서는 입출력회로로부터 데이터가 입력되면 컬럼 어드레스에 따라 페이지 버퍼가 선택되어(열 선택 회로에 의해) 각 페이지 버퍼에 순차적으로 데이터가 저장된다. 예를 들어 1페이지가 16비트의 데이터를 저장할 수 있다면, 전체 데이터(D0~D15)는 컬럼 어드레스에 따라 각 페이지 버퍼에 순차적으로 저장된다. 그러나 본 발명에서는 제1 데이터(D0~D7)가 이븐 페이지 버퍼들에 순차적으로 저장된 후에 제2 데이터(D8~D15)가 오드 페이지 버퍼들에 저장된다. 이에 대해 좀 더 상세히 설명하기로 한다.

도 7a를 참조하면, 컬럼 어드레스 '0'이 입력되면 열 선택 회로가 최초 이븐 페이지 버퍼를 선택한다. 이에 따라 데이터 D0가 이븐 페이지 버퍼에 저장된다. 컬럼 어드레스 카운터에 의해 컬럼 어드레스가 '2' 증가하여 열 선택 회로는 오드 페이지 버퍼가 아닌 다음 이븐 페이지 버퍼를 선택한다. 이에 따라 데이터 D1이 저장된다. 이와 같은 단계들을 반복 실시하여 마지막 이븐 페이지 버퍼에 데이터 D7이 저장된다. 그 후, 컬럼 어드레스 카운터에 의해 컬럼 어드레스가 '2' 증가하면 컬럼 어드레스가 전체 페이지 크기를 넘게 되므로 컬럼 어드레스 카운터는 도 4에서 설명한 바와 같이, 캐리 신호(CARRY)를 출력한다. 이에 따라 열 선택 회로는 다시 최초 이븐 페이지 버퍼를 선택한다. 이때, 이 캐리 신호(CARRY)를 컬럼 어드레스('0')에 더해주면 열 선택 회로는 최초 오드 페이지 버퍼를 선택한다. 이에 따라 데이터 D8이 최초 오드 페이지 버퍼에 저장된다. 컬럼 어드레스 카운터에 의해 컬럼 어드레스는 '2'씩 증가하므로 오드 페이지 버퍼에 순차적으로 데이터 D9~D15가 저장된다. 결국 입력데이터 D0~D15는 D0, D8, D1, D9, D2, D10, D3, D11, D4, D12, D5, D13, D6, D14, D7, D15 순서로 각 페이지 버퍼에 저장된다. 이와 같이, 본 발명에서는 입력 데이터를 순차적으로 이븐 페이지 버퍼들에 저장한 후에 오드 페이지 버퍼들에 저장한다. 한편, 입력 데이터의 크기가 1/2 페이지 이하인 경우에는 입력 데이터를 이븐 페이지 버퍼들에만(또는 오드 페이지 버퍼들에만) 저장할 수 있다.

이븐 페이지 버퍼들 및 오드 페이지 버퍼들에 데이터 입력이 완료되면 이븐 페이지 버퍼들 및 오드 페이지 버퍼들에 저장된 데이터를 메모리 셀들에 프로그램한다(단계 520). 이때 이븐 페이지 버퍼들에 저장된 데이터는 메모리 셀들 중 이븐 메모리 셀들에 프로그램하고 오드 페이지 버퍼들에 저장된 데이터는 메모리 셀들 중 오드 메모리 셀들에 프로그램한다. 이븐 메모리 셀들과 오드 메모리 셀들에 대한 프로그램은 동시에 실시될 수 있다.

이하에, 메모리 셀들에 저장된 데이터를 독출하여 입출력 회로로 출력하는 동작에 대해 설명하기로 한다.

ABL 방식의 데이터 리드 동작에서는 1 페이지의 메모리 셀들로부터 데이터가 동시에 독출되어 각 페이지 버퍼로 저장된다. 본 발명에서는 ABL 방식을 이용함에도 불구하고 반 페이지 읽기 명령을 이용하여 이븐 메모리 셀들로부터 독출된 데이터를 이븐 페이지 버퍼들을 통해 출력하는 동작과, 오드 메모리 셀들로부터 독출된 데이터를 오드 페이지 버퍼들에 저장되는 동작을 따로 실시할 수 있다. 예를 들면, 반 페이지 읽기 명령 및 컬럼 어드레스에 따라 이븐 메모리 셀들로부터 독출된 데이터를 이븐 페이지 버퍼들에 저장한다(단계 530). 이를 위해 제어 회로는 페이지 버퍼 신호들(도 1의 PBSIGNALS)을 이븐 페이지 버퍼들과 오드 페이지 버퍼들에 따로 출력할 수 있다.

도 7b를 참조하면, 외부(유저) 입출력 회로로부터 반 페이지 읽기 명령이 입력되면 이븐 메모리 셀들에 저장된 데이터(D0~D7) 또는 오드 메모리 셀들에 저장된 데이터(D8~D15) 중 어느 한 쪽 데이터만을 출력한다. 만약 외부(유저) 입출력 회로로부터 풀 페이지 읽기 명령이 입력되면 이븐 메모리 셀들에 저장된 데이터(D0~D7)가 출력된 후에 오드 메모리 셀들에 저장된 데이터(D8~D15)가 출력될 수 있다. 즉, 풀 페이지 읽기 명령이 입력되는 경우 제1 리드 동작을 통해 이븐 메모리 셀들에 저장된 제1 데이터(D0~D7)가 이븐 페이지 버퍼들로 저장되고, 제2 리드 동작을 통해 오드 메모리 셀들에 저장된 제2 데이터(D8~D15)가 오드 페이지 버퍼들로 저장된다. 또는 이븐 페이지 버퍼들 및 오드 페이지 버퍼들에 대해 순차적으로 독출된 데이터를 저장하는 것도 가능하다.

페이지 버퍼들에 저장된 데이터(D0~D15)는 입출력회로로부터 각 페이지 버퍼로 데이터가 입력될 때 각 페이지 버퍼에 저장되는 순서가 변경되었기 때문에 데이터(D0~D15)를 입출력회로로 출력할 때 데이터 출력 순서를 다시 변경해주어야 한다. 즉, 데이터 출력 시에 열 선택 회로가 이븐 페이지 버퍼들을 컬럼 어드레스에 따라 순차적으로 선택하여 제1 데이터(D0~D7)를 출력한 후에 오드 페이지 버퍼들을 선택하여 제2 데이터(D8~D15)를 출력하도록 한다.

도 6b를 참조하면, 풀 페이지 읽기 명령이 입력된 경우 데이터 출력 시에 열 선택 회로가 이븐 페이지 버퍼들을 컬럼 어드레스에 따라 순차적으로 선택하여 제1 데이터(D0~D7)를 출력한 후에 오드 페이지 버퍼들을 선택하여 제2 데이터(D8~D15)를 출력하기 위해 컬럼 어드레스 카운터는 독출 인에이블 신호(RE#)가 한번 토글(toggle)할 때마다 시작 컬럼 어드레스(A0)로부터 컬럼 어드레스를 '2'씩 증가시켜 출력한다. 따라서 입출력 회로에 의해 데이터(D0~D15)가 외부로 출력될 때에는 입출력 회로에 의해 처음 데이터(D0~D15)가 입력될 때와 동일한 순서로 외부로 출력될 수 있다.

한편, 반 페이지 읽기 명령이 입력된 경우 데이터 출력 시에 열 선택 회로가 이븐 페이지 버퍼들을 컬럼 어드레스에 따라 순차적으로 선택하여 제1 데이터(D0~D7)를 출력하거나 또는 오드 페이지 버퍼들을 선택하여 제2 데이터(D8~D15)를 출력한다(단계 540). 컬럼 어드레스 카운터는 독출 인에이블 신호(RE#)가 한번 토글(toggle)할 때마다 시작 컬럼 어드레스(A0)로부터 컬럼 어드레스를 '2'씩 증가시켜 출력한다. 따라서 유저가 반 페이지 이하의 크기를 갖는 데이터를 읽고자 하는 경우에는 반 페이지 읽기 명령을 통해 반 페이지에 대해서만 독출 동작을 실시하여 데이터 독출 동작에 소요되는 시간을 감소시킬 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어 회로 130: 전압 발생 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 열선택 회로 170: 입출력 회로
180: 컬럼 어드레스 카운터

Claims (16)

1. 비트라인에 전기적으로 연결되는 메모리 셀들을 포함하는 메모리 블록;
   상기 비트라인에 하나씩 대응되게 배치되고, 이븐 페이지 버퍼와 오드 페이지 버퍼로 구분되는 페이지 버퍼들을 포함하는 페이지 버퍼 그룹; 및
   쓰기 명령에 응답하여 상기 이븐 페이지 버퍼들을 통해 상기 메모리 셀들 중 이븐 메모리 셀들에 데이터를 순차적으로 저장한 후에 상기 오드 페이지 버퍼들을 통해 오드 메모리 셀들에 데이터를 순차적으로 저장하고, 반 페이지 읽기 명령에 응답하여 상기 이븐 메모리 셀들로부터 독출된 데이터를 상기 이븐 페이지 버퍼들을 통해 순차적으로 출력하도록 상기 페이지 버퍼 그룹을 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
   
2. 제1항에 있어서, 상기 제어 회로는
   상기 반 페이지 읽기 명령에 응답하여 상기 오드 메모리 셀들로부터 독출된 데이터를 상기 오드 페이지 버퍼들을 통해 순차적으로 출력하도록 상기 페이지 버퍼 그룹을 제어하는 반도체 메모리 장치.
   
3. 제1항에 있어서, 상기 제어 회로는
   풀 페이지 읽기 명령이 입력되는 경우, 상기 풀 페이지 읽기 명령에 응답하여 상기 이븐 메모리 셀들로부터 독출된 데이터를 상기 이븐 페이지 버퍼들을 통해 순차적으로 출력한 후에 상기 오드 메모리 셀들로부터 독출된 데이터를 상기 오드 페이지 버퍼들을 통해 순차적으로 출력하도록 상기 페이지 버퍼 그룹을 제어하는 반도체 메모리 장치.
   
4. 비트라인에 전기적으로 연결되는 메모리 셀들을 포함하는 메모리 블록;
   상기 비트라인에 하나씩 대응되게 배치되고, 이븐 페이지 버퍼와 오드 페이지 버퍼로 구분되는 페이지 버퍼들을 포함하는 페이지 버퍼 그룹;
   상기 이븐 페이지 버퍼를 통해 상기 메모리 셀들 중 이븐 메모리 셀들과 데이터 입출력 동작을 실시하고 상기 오드 페이지 버퍼를 통해 오드 메모리 셀들과 데이터 입출력 동작을 실시하기 위해 컬럼 어드레스에 따라 상기 이븐 페이지 버퍼 및 상기 오드 페이지 버퍼 중 하나의 페이지 버퍼를 선택하도록 구성된 열 선택 회로; 및
   쓰기 명령에 응답하여 데이터 입력 동작 시 상기 열 선택 회로가 상기 이븐 페이지 버퍼들을 순차적으로 선택한 후 상기 오드 페이지 버퍼들을 선택하도록 상기 컬럼 어드레스를 출력하고, 반 페이지 읽기 명령에 응답하여 데이터 출력 동작 시 상기 열 선택 회로가 상기 이븐 페이지 버퍼들을 순차적으로 선택하도록 상기 컬럼 어드레스를 출력하는 컬럼 어드레스 제어회로를 포함하는 반도체 메모리 장치.
   
5. 제4항에 있어서, 상기 컬럼 어드레스 제어회로는
   상기 반 페이지 읽기 명령에 응답하여 데이터 출력 동작 시 상기 열 선택 회로가 상기 오드 페이지 버퍼들을 순차적으로 선택하도록 상기 컬럼 어드레스를 출력하는 반도체 메모리 장치.
   
6. 제4항에 있어서, 상기 컬럼 어드레스 제어 회로는
   상기 컬럼 어드레스를 시작 컬럼 어드레스로부터 '2'씩 증가시켜 출력하는 컬럼 어드레스 카운터를 포함하는 반도체 메모리 장치.
   
7. 제4항에 있어서, 상기 컬럼 어드레스 제어 회로는
   풀 페이지 읽기 명령이 입력되는 경우, 상기 풀 페이지 읽기 명령에 응답하여 데이터 출력 동작 시 상기 열 선택 회로가 상기 이븐 페이지 버퍼들을 순차적으로 선택한 후 상기 오드 페이지 버퍼들을 순차적으로 선택하도록 상기 컬럼 어드레스를 출력하는 반도체 메모리 장치.
   
8. 비트라인에 페이지 버퍼가 하나씩 대응되게 배치되는 반도체 메모리 장치의 동작 방법에 있어서,
   입출력회로로부터 입력되는 데이터를 쓰기 명령 및 컬럼 어드레스에 따라 순차적으로 이븐 메모리 셀들에 저장한 후에 오드 메모리 셀들에 저장하는 단계; 및
   반 페이지 읽기 명령 및 컬럼 어드레스에 따라 상기 이븐 메모리 셀들로부터 독출된 데이터를 상기 입출력회로로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
   
9. 제8항에 있어서, 상기 데이터를 저장하는 단계는
   상기 입출력회로로부터 입력되는 데이터를 상기 쓰기 명령 및 컬럼 어드레스에 따라 순차적으로 이븐 페이지 버퍼들에 저장한 후에 오드 페이지 버퍼들에 저장하는 단계; 및
   상기 이븐 페이지 버퍼들 및 상기 오드 페이지 버퍼들에 저장된 데이터를 상기 이븐 메모리 셀들 및 상기 오드 메모리 셀들에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
   
10. 제8항에 있어서, 상기 데이터를 출력하는 단계는
    상기 반 페이지 읽기 명령 및 컬럼 어드레스에 따라 상기 이븐 메모리 셀들로부터 독출된 데이터를 이븐 페이지 버퍼들에 저장하는 단계; 및
    상기 이븐 페이지 버퍼들에 저장된 데이터를 순차적으로 입출력회로로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
    
11. 제8항에 있어서, 상기 데이터를 출력하는 단계에서,
    상기 반 페이지 읽기 명령 및 컬럼 어드레스에 따라 상기 오드 메모리 셀들로부터 독출된 데이터를 상기 입출력회로로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
    
12. 제11항에 있어서, 상기 데이터를 출력하는 단계는
    상기 반 페이지 읽기 명령 및 컬럼 어드레스에 따라 상기 오드 메모리 셀들로부터 독출된 데이터를 오드 페이지 버퍼들에 저장하는 단계; 및
    상기 오드 페이지 버퍼들에 저장된 데이터를 순차적으로 입출력회로로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
    
13. 제8항에 있어서, 상기 데이터를 출력하는 단계에서,
    풀 페이지 읽기 명령이 입력되는 경우, 상기 풀 페이지 읽기 명령 및 상기 컬럼 어드레스에 따라 상기 이븐 메모리 셀들로부터 독출된 데이터를 상기 입출력회로로 출력한 후에 상기 오드 메모리 셀들로부터 독출된 데이터를 상기 입출력 회로로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
    
14. 제8항에 있어서, 상기 컬럼 어드레스는
    시작 컬럼 어드레스로부터 '2'씩 증가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
    
15. 비트라인에 페이지 버퍼가 하나씩 대응되게 배치되는 반도체 메모리 장치의 동작 방법에 있어서,
    입출력회로로부터 입력되는 데이터를 쓰기 명령 및 컬럼 어드레스에 따라 이븐 페이지 버퍼들에 순차적으로 저장하는 단계;
    상기 데이터를 이븐 메모리 셀들에 프로그램하는 단계;
    상기 이븐 메모리 셀들에 프로그램된 데이터를 상기 이븐 페이지 버퍼들로 독출하는 단계; 및
    반 페이지 읽기 명령 및 상기 컬럼 어드레스에 따라 상기 이븐 페이지 버퍼들에 저장된 데이터를 순차적으로 상기 입출력회로로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
    
16. 제12항에 있어서, 상기 데이터 저장 및 출력 단계에서,
    상기 이븐 페이지 버퍼들을 순차적으로 선택하기 위하여 상기 컬럼 어드레스는 시작 컬럼 어드레스로부터 '2'씩 증가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.

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