KR20100131716A - 불휘발성 메모리 소자의 데이터 독출 방법 - Google Patents

불휘발성 메모리 소자의 데이터 독출 방법 Download PDF

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Abstract

본 발명은 공통 소오스 라인에 센싱전압을 입력하고, 선택된 메모리 셀의 프로그램 상태에 따라 비트라인 전압을 0V로 유지하거나 프리차지 시키는 비트라인 전압 변경 단계; 및 상기 비트라인의 전압을 센싱 하여 상기 선택된 메모리 셀에 저장된 데이터를 독출하는 단계를 포함하는 불휘발성 메모리 소자의 데이터 독출 방법을 제공한다.
데이터 독출, 공통 소오스 라인, 이벨류에이션

Description

불휘발성 메모리 소자의 데이터 독출 방법{Method of data reading a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 데이터 독출 방법에 관한 것이다.
불휘발성 메모리 소자는 데이터의 기록 및 삭제가 자유로운 램(RAM; Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존하는 롬(ROM; Read Only Memory)의 장점을 동시에 지니고 있어 최근 디지털 카메라, PDA(Personal Digital Assistant), MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 채택되고 있다.
불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
불휘발성 메모리 소자는 메모리 셀에 저장된 데이터를 독출하기 위해 데이터를 독출하기 위해 선택된 메모리 셀이 연결되는 비트라인을 일정 전압으로 프리차지하고, 선택된 메모리 셀에 독출전압을 인가하여 비트라인 전압을 변경시킨다. 이 때 선택된 메모리 셀 이외의 메모리 셀들에는 패스전압을 인가하여 턴온 상태가 되도록 한다.
만약 독출전압보다 선택된 메모리 셀의 문턱전압이 높으면 선택된 메모리 셀은 턴 오프 상태를 유지한다. 따라서 비트라인에 프리차지된 전압은 그대로 유지된다. 그러나 독출전압보다 선택된 메모리 셀의 문턱전압이 낮으면 선택된 메모리 셀은 턴온이 된다. 따라서 비트라인에 프리차지된 전압은 디스차지된다.
따라서 비트라인의 전압이 변경되었는지 여부를 센싱하여 메모리 셀에 저장된 데이터를 독출할 수 있다.
이러한 데이터 독출 방법은 비트라인을 먼저 프리차지하고, 선택된 메모리 셀이 프로그램된 상태에 따라서 프리차지된 비트라인의 전압을 다시 변경시키고, 센싱하는 동작을 얼마나 빠른 시간에 수행하는가에 따라 데이터 독출 속도가 얼마나 빠른지 여부가 결정된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 데이터를 독출할 때, 공통 소오스라인을 통해서 비트라인을 프리차지한 후, 센싱하는 불휘발성 메모리 소자의 데이터 독출 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 데이터 독출 방법은,
공통 소오스 라인에 센싱전압을 입력하고, 선택된 메모리 셀의 프로그램 상태에 따라 비트라인 전압을 0V로 유지하거나 프리차지 시키는 비트라인 전압 변경 단계; 및 상기 비트라인의 전압을 센싱 하여 상기 선택된 메모리 셀에 저장된 데이터를 독출하는 단계를 포함한다.
상기 이벨류에이션 단계는, 상기 공통 소오스 라인에 센싱전압을 입력하고, 상기 선택된 메모리 셀이 연결되는 제 1 워드라인에 독출전압을 인가하고,
나머지 워드라인들에 패스전압을 인가하고, 드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴 온 시켜 상기 선택된 메모리 셀의 프로그램 상태에 따라 상기 비트라인 전압을 변경시키는 것을 특징으로 한다.
상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 높은 경우 상기 비트라인은 0V이고, 상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 낮은 경우 상기 비트라인은 상기 센싱전압으로 프리차지되는 것을 특징으로 한다.
상기 데이터 독출 단계 이후에, 상기 비트라인에 프리차지된 전압을 디스차 지하는 단계를 포함한다.
상기 선택된 메모리 셀이 연결되는 선택된 비트라인 이외의 비선택 비트라인은 0V로 유지시키는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 데이터 독출 방법은,
드레인 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 메모리 셀들이 직렬로 연결되는 셀 스트링들을 포함하는 불휘발성 메모리 소자가 제공되는 단계; 데이터 독출 명령에 따라 상기 소오스 선택 트랜지스터들의 소오스단에 연결되는 공통 소오스라인을 통해 센싱전압을 입력하는 단계; 독출을 위해 선택되는 제 1 워드라인에 독출전압을 인가하는 단계; 상기 제 1 워드라인을 제외한 나머지 워드라인들에 패스전압을 인가하는 단계; 상기드레인 선택 트랜지스터와 상기 소오스 선택 트랜지스터를 턴 온 시키고, 상기 제 1 워드라인에 연결된 제 1 메모리 셀의 프로그램 상태에 따라 상기 제 1 메모리 셀이 연결된 제 1 비트라인 전압을 변경시키는 단계; 및 상기 제 1 비트라인 전압을 센싱하여 상기 제 1 메모리 셀에 프로그램된 데이터를 상기 제 1 비트라인에 연결되는 페이지 버퍼에 저장하는 데이터 독출 단계를 포함한다.
상기 제 1 메모리 셀의 문턱전압이 상기 독출전압보다 높은 경우 상기 제 1 비트라인은 0V이고, 상기 제 1 메모리 셀의 문턱전압이 상기 독출전압보다 낮은 경우 상기 제 1 비트라인은 상기 센싱전압으로 프리차지되는 것을 특징으로 한다.
상기 데이터 독출 단계 이후, 상기 비트라인에 프리차지된 전압을 디스차지하는 단계를 포함한다.
상기 제 1 비트라인 이외의 비선택 비트라인은 0V로 유지시키는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 독출 방법은, 공통 소오스 라인을 통해 비트라인을 프리차지하여 데이터를 독출하여 비트라인 프리차지 및 이벨류에이션을 수행할 때 드는 시간을 줄여 데이터 독출시간을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110) 및 페이지 버퍼부(120)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함하고, 각각의 메모리 블록은 복수개의 셀 스트링(CS; Cell String)들을 포함한다. 그리고 각각의 셀 스트링들은 비트라인(Bit Line; BLE 또는 BLO)에 연결된다.
각각의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST) 와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 제 1 내지 제 32 메모리 셀(C0 내지 C31)이 직렬로 연결된다.
드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결되고, 소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 연결된다.
그리고 제 1 내지 제 32 메모리 셀(C0 내지 C31)의 게이트에는 각각 제 1 내지 제 32 워드라인(WL1 내지 WL31)이 연결된다.
상기 드레인 선택 트랜지스터(DST)의 드레인단에는 비트라인(BLE 또는 BLO)이 연결되고, 소오스 선택 트랜지스터(SST)의 소오스단에는 공통 소오스 라인(Source Line; SL)이 연결된다.
한편, 페이지 버퍼부(120)는 하나 이상의 비트라인과 연결되는 페이지 버퍼들이 연결된다. 페이지 버퍼는 각각 비트라인 선택부(121), 센싱부(122), 프리차지부(123) 및 래치부(124)를 포함한다.
비트라인 선택부(121)는 이븐 비트라인(BLE)과 오드 비트라인(BLO) 중에서 하나를 선택하여 제 1 센싱노드(SO1)와 연결하고, 센싱부(122)는 제 1 센싱노드(SO1)와 연결되는 비트라인의 전압을 센싱하여 제 2 센싱노드(SO2)의 전압을 변경시킨다.
프리차지부(123)는 제 2 센싱노드(SO2)를 프리차지하고, 래치부(124)는 제 2 센싱노드(SO2)의 전압 레벨에 따른 데이터를 래치하거나, 프로그램할 데이터를 래치했다가 상기 제 2 센싱노드(SO2)로 전달한다.
비트라인 선택부(121)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 센싱부(122)는 제 5 NMOS 트랜지스터(N5)를 포함한다. 프리차지부(123)는 PMOS 트랜지스터(P)를 포함하고, 래치부(124)는 하나 이상의 래치회로를 포함한다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 이븐 비트라인(BLE)과 오드 비트라인(BLO)의 사이에 연결되고, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 접속점으로 가변전압(VIRPWR)이 입력된다.
제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 디스차지 제어신호(DISCHE)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 디스차지 제어신호(DISCHO)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 이븐 비트라인(BLE)과 제 1 센싱노드(SO1)의 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 오드 비트라인(BLO)과 제 1 센싱노드(SO1)의 사이에 연결된다.
제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 선택 신호(SELBLE)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 선택 신호(SELBLO)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 제 1 및 제 2 센싱노드(SO1, SO2)의 사이에 연결되고 제 5 NMOS 트랜지스터(N5)의 게이트에는 센싱신호(SENSE)가 입력된다.
PMOS 트랜지스터(P)는 전원 입력단과 제 2 센싱노드(SO2)의 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECHSO_N)가 입력된다.
래치부(124)는 하나 이상의 래치회로들을 포함하며, 래치회로들은 제 2 센싱노드(SO2)에 연결된다.
상기한 불휘발성 메모리 소자(100)에서 프로그램된 데이터를 독출하는 동작은 다음과 같다.
도 2는 불휘발성 메모리 소자의 데이터 독출을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 이븐 비트라인(BLE)에 연결되는 제 n+1 메모리 셀(Cn)의 데이터를 독출하는 경우, 먼저 프리차지 제어신호(PRECHSO_N)를 로우 레벨로 인가하여 제 2 센싱노드(SO2)에 전원전압이 인가되게 하고, 센싱신호(SENSE)는 제 1 전압(V1)레벨로 인가한다. 그리고 이븐 선택 신호(SELBLE)는 하이 레벨로 인가하여 이븐 비트라인을 프리차지한다.
이때 가변전압(VIRPWR)은 접지전압(VSS)으로 인가하고, 오드 디스차지 제어신호(DISCHO)는 하이 레벨로 인가하여 오드 비트라인(BLO)은 접지전압레벨이 되게 한다.
이븐 비트라인(BLE)을 프리차지한 이후에는, 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL)에 전원전압(VCC)을 인가하고, 제 n+1 워드라인(WLn)에는 독출전압(Vread)을 인가한다. 그리고 나머지 워드라인들에는 패스전압(Vpass)을 인가한다. 공통 소오스 라인(SL)은 접지전압 레벨이다.
제 n+1 메모리 셀(Cn)의 문턱전압이 독출전압(Vread)보다 높으면 제 n+1 메모리 셀(Cn)은 턴 오프 상태이고, 제 n+1 메모리 셀(Cn)의 문턱전압이 독출전압(Vread)보다 낮으면 제 n+1 메모리 셀(Cn)은 턴 온 된다.
독출전압(Vread)보다 문턱전압이 높은 경우는 프로그램 셀이라 하고, 독출전압(Vread)보다 문턱전압이 낮은 경우는 소거셀이라 지칭할 수 있다.
제 n+1 메모리 셀(Cn)이 프로그램 셀이라면, 이븐 비트라인(BLE)은 프리차지 상태를 유지하고, 제 n+1 메모리 셀(Cn)이 소거셀이라면 이븐 비트라인(BLE)의 전압은 공통 소오스 라인(SL)으로 디스차지되어 0V로 변경된다.
제 n+1 메모리 셀(Cn)의 프로그램 상태에 따라 이븐 비트라인(BLE)의 전압 레벨을 변경시키는 과정을 이벨류에이션(Evaluation) 이라 한다.
이벨류에이션이 끝나면, 드레인 선택 라인(DSL)을 0V로 하여 드레인 선택 트랜지스터(DST)를 턴 오프 시키고, 이븐 선택신호(SELBLE)를 하이 레벨로 인가하여 이븐 비트라인(BLE)이 제 1 센싱노드(SO1)에 인가되게 한다. 그리고 센싱신호(SENSE)는 제 2 전압(V2)으로 인가하여 제 2 센싱노드(SO2)의 전압이 변경되게 한다.
제 2 센싱노드(SO2)의 전압 상태에 따라 래치부(124)에 데이터 상태가 변경된다. 데이터 래치가 완료되면 비트라인에 프리차지되었던 전압을 디스차지한다.
상기와 같이 데이터 독출을 하기 위해서는 제 2 센싱노드(SO2)를 통해서 선택되는 비트라인을 프리차지한 후, 이벨류에이션을 수행해야 한다.
데이터 독출 동작이 반복되면 비트라인의 프리차지, 이벨류에이션, 센싱 및 비트라인 디스차지 동작이 반복된다. 데이터를 독출동작에서 비트라인 프리차지 시간이 차지하는 비중은 도 2에 나타난 바와 같이 높다.
도 3은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 타이밍도이다.
도 3을 참조하면, 본 발명의 실시 예에서는 비트라인 프리차지 동작이 없이 공통 소오스 라인(SL)을 통해서 비트라인을 이벨류에이션 한다. 이를 다음의 도 4a 및 도 4b를 함께 참조하여 설명하면 다음과 같다.
도 4a 및 도 4b는 도 3의 데이터 독출을 설명하기 위한 페이지 버퍼내의 전류 경로를 나타낸다.
도 3 및 도 4a 및 도 4b를 참조하면, 본 발명의 실시 예에 따른 데이터 독출을 수행할 때, 먼저 센싱신호(SENSE)는 로우 레벨로 인가하여 제 5 NMOS 트랜지스터(N5)는 오프 시킨다.
그리고 이븐 디스차지 제어신호(DISCHE) 및 오드 선택 신호(SELBLO)도 로우 레벨로 인가하여 제 1 및 제 4 NMOS 트랜지스터(N1, N4)도 턴 오프 시킨다.
가변전압(VIRPWR)은 접지전압(VSS) 레벨로 인가한다.
공통 소오스 라인(SL)에는 센싱전압(VSENSE)을 인가한다.
그리고 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL)에 전원전압을 인가하여 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)를 턴 온 시킨다.
선택된 제 n+1 워드라인(WLn)에는 독출전압(Vread)을 인가하고, 나머지 워드라인들에는 패스전압(Vpass)을 인가한다.
도 4a는 소거셀의 경우를 나타내고, 도 4b는 프로그램 셀의 경우를 나타낸다.
도 4a와 같이 제 n+1 워드라인(WLn)에 연결되는 제 n+1 메모리 셀(Cn)이 소거셀이면 독출전압(Vread)에 의해서 턴온 된다. 나머지 메모리 셀들은 패스전 압(Vpass)에 의해 턴온 된다. 따라서 공통 소오스 라인(SL)을 통해서 인가되는 센싱전압(VSENSE)은 이븐 비트라인(BLE)에 인가된다.
한편, 도 4b와 같이 제 n+1 워드라인(WLn)에 연결되는 제 n+1 메모리 셀(Cn)이 프로그램 셀이면 독출전압(Vread)에 의해 턴 오프 상태를 유지한다. 따라서 공통 소오스 라인(SL)을 통해 인가되는 센싱전압(VSENSE)은 이븐 비트라인(BLE)으로 인가되지 못한다.
이와 같이 메모리 셀의 프로그램 상태에 따라 비트라인의 전압이 변경되는 이벨류에이션이 수행된다. 그리고 도 3과 같이 드레인 선택 트랜지스터(DST)를 오프 시키고, 센싱신호(SENSE)를 인가하여 이븐 비트라인(BLE)의 전압 상태를 센싱하고 데이터를 래치할 수 있다.
상기와 같은 본 발명의 실시 예에 따른 데이터 독출 방식에서는 프리차지 없이 이벨류에이션을 수행함으로써 독출 시간을 줄인다. 또한 불휘발성 메모리 소자에서는 데이터 독출과, 프로그램 검증 방식이 유사하므로 상기의 실시 예의 방식으로 프로그램 검증을 수행할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 2는 불휘발성 메모리 소자의 데이터 독출을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 타이밍도이다.
도 4a 및 도 4b는 도 3의 데이터 독출을 설명하기 위한 페이지 버퍼내의 전류 경로를 나타낸다.
*도면의 주요 부분의 간단한 설명*
100 : 불휘발성 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼부 CS : 셀 스트링

Claims (9)

  1. 공통 소오스 라인에 센싱전압을 입력하고, 선택된 메모리 셀의 프로그램 상태에 따라 비트라인 전압을 0V로 유지하거나 프리차지 시키는 비트라인 전압 변경 단계; 및
    상기 비트라인의 전압을 센싱 하여 상기 선택된 메모리 셀에 저장된 데이터를 독출하는 단계
    를 포함하는 불휘발성 메모리 소자의 데이터 독출 방법.
  2. 제 1항에 있어서,
    상기 비트라인의 전압 변경 단계는,
    상기 공통 소오스 라인에 센싱전압을 입력하고,
    상기 선택된 메모리 셀이 연결되는 제 1 워드라인에 독출전압을 인가하고,
    나머지 워드라인들에 패스전압을 인가하고,
    드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴 온 시켜 상기 선택된 메모리 셀의 프로그램 상태에 따라 상기 비트라인 전압을 변경시키는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
  3. 제 2항에 있어서,
    상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 높은 경우 상기 비 트라인은 0V이고,
    상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 낮은 경우 상기 비트라인은 상기 센싱전압으로 프리차지되는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
  4. 제 1항에 있어서,
    상기 데이터 독출 단계 이후에, 상기 비트라인에 프리차지된 전압을 디스차지하는 단계를 포함하는 불휘발성 메모리 소자의 데이터 독출 방법.
  5. 제 1항에 있어서,
    상기 선택된 메모리 셀이 연결되는 선택된 비트라인 이외의 비선택 비트라인은 0V로 유지시키는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
  6. 드레인 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 메모리 셀들이 직렬로 연결되는 셀 스트링들을 포함하는 불휘발성 메모리 소자가 제공되는 단계;
    데이터 독출 명령에 따라 상기 소오스 선택 트랜지스터들의 소오스단에 연결되는 공통 소오스라인을 통해 센싱전압을 입력하는 단계;
    독출을 위해 선택되는 제 1 워드라인에 독출전압을 인가하는 단계;
    상기 제 1 워드라인을 제외한 나머지 워드라인들에 패스전압을 인가하는 단 계;
    상기드레인 선택 트랜지스터와 상기 소오스 선택 트랜지스터를 턴 온 시키고, 상기 제 1 워드라인에 연결된 제 1 메모리 셀의 프로그램 상태에 따라 상기 제 1 메모리 셀이 연결된 제 1 비트라인 전압을 변경시키는 단계; 및
    상기 제 1 비트라인 전압을 센싱 하여 상기 제 1 메모리 셀에 프로그램된 데이터를 상기 제 1 비트라인에 연결되는 페이지 버퍼에 저장하는 데이터 독출 단계
    를 포함하는 불휘발성 메모리 소자의 데이터 독출 방법.
  7. 제 6항에 있어서,
    상기 제 1 메모리 셀의 문턱전압이 상기 독출전압보다 높은 경우 상기 제 1 비트라인은 0V이고, 상기 제 1 메모리 셀의 문턱전압이 상기 독출전압보다 낮은 경우 상기 제 1 비트라인은 상기 센싱전압으로 프리차지되는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
  8. 제 6항에 있어서,
    상기 데이터 독출 단계 이후, 상기 비트라인에 프리차지된 전압을 디스차지하는 단계를 포함하는 불휘발성 메모리 소자의 데이터 독출 방법.
  9. 제 6항에 있어서,
    상기 제 1 비트라인 이외의 비선택 비트라인은 0V로 유지시키는 것을 특징으 로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
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