KR101014968B1 - 불휘발성 메모리 소자와 그 페이지 버퍼 회로 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 소자의 페이지 버퍼 회로에 관한 것으로, 선택된 메모리 셀에 저장된 데이터를 독출하기 위하여, 상기 메모리 셀이 연결되는 비트라인을 프리차지하기 위한 비트라인 프리차지 전압을 제공하는 비트라인 프리차지부; 상기 비트라인 프리차지부에 의해 프리차지된 비트라인의 전압을 선택된 메모리 셀의 프로그램 상태에 따라 변경시키기 위한 독출 감정시간(evaluation)동안 센싱노드를 전원전압 레벨로 프리차지 하기 위한 센싱 노드 프리차지부; 및 상기 메모리 셀에 저장된 데이터에 따라 상기 프리차지된 비트라인 전압이 변경되면, 상기 비트라인과 센싱노드를 연결하여 상기 변경된 비트라인 전압을 센싱 하고, 센싱결과에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고 그 결과를 임시 저장하는 래치부를 포함한다.
비트라인 프리차지, 독출, 페이지 버퍼

Description

불휘발성 메모리 소자와 그 페이지 버퍼 회로{Non volatile memory device and circuit of page buffer the same}
본 발명은 불휘발성 메모리 소자에 관한 것으로, 불휘발성 메모리 소자에 저장된 데이터를 검출하기 위해 비트라인을 프리차지하는 시간을 단축하여 데이터 독출 시간을 줄일 수 있는 불휘발성 메모리 소자의 페이지 버퍼 회로에 관한 것이다.
불휘발성 메모리 소자의 한 종류인 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판위에 소오스 드레인 사이에 형성되는 전류 통로 및 상기 반도체 기판 위에 절연막 사이에 형성되는 플로팅 게이트와 제어 게이트로 구성된다. 그리고 플래시 메모리 셀의 프로그램은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압을 인가하여 플로팅 게이트와 기판 사이에 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하 F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압의 전계에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 문턱 전압이 증가하게 되는 것이다.
상기 플래시 메모리 소자에 저장된 데이터를 독출하기 위해서는 먼저 초기화를 수행한 후, 비트라인을 프리차지하여 페이지 버퍼(미도시)의 감지 노드를 하이 레벨로 프리차지시킨다.
그리고 상기 페이지 버퍼의 비트라인 선택부의 비트라인 선택 트랜지스터를 턴온 하기 위해 V1 레벨의 선택 신호를 입력한다. 따라서 선택된 비트라인은 V1 전압에서 문턱전압(Vt)을 뺀 전위가 된다.
센싱 노드에 인가되었던 프리차지 전압을 턴오프하고, 상기 선택된 비트라인 선택 트랜지스터에 V2 레벨의 비트라인 선택 신호를 인가한다. 이때 워드라인과 연결되어 있던 비트라인의 전위가 V2-Vt보다 작으면 비트라인 선택 트랜지스터는 턴 오프 되어 감지 노드가 하이 레벨을 유지하고, 비트라인의 전위가 V2-Vt보다 크면 비트라인 선택 트랜지스터가 턴 온 되어 감지노드와의 차지 쉐어링을 통해 전위가 변경된다. 상기 비트라인 선택 트랜지스터에 V2 전위를 인가하여 센싱노드와의 전위 변화를 기다리는 시간을 독출 평가 시간(Read Evaluation Time)이라 한다. 현재의 페이지 버퍼 회로에서는 상기의 비트라인 선택 트랜지스터 대신에 별도의 페이지 버퍼 센싱용 트랜지스터를 센싱노드와 비트라인 사이에 구성하는 추세이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 데이터를 독출할 때 비트라인을 프리차지하는 시간을 단축하여 프로그램 독출 시간을 줄일 수 있는 불휘발성 메모리 소자와 그 페이지 버퍼 회로를 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 페이지 버퍼 회로는,
선택된 메모리 셀에 저장된 데이터를 독출하기 위하여, 상기 메모리 셀이 연결되는 비트라인을 프리차지하기 위한 비트라인 프리차지 전압을 제공하는 비트라인 프리차지부; 상기 비트라인 프리차지부에 의해 프리차지된 비트라인의 전압을 선택된 메모리 셀의 프로그램 상태에 따라 변경시키기 위한 독출 감정시간(evaluation)동안 센싱노드를 전원전압 레벨로 프리차지 하기 위한 센싱 노드 프리차지부; 및 상기 메모리 셀에 저장된 데이터에 따라 상기 프리차지된 비트라인 전압이 변경되면, 상기 비트라인과 센싱노드를 연결하여 상기 변경된 비트라인 전압을 센싱 하고, 센싱결과에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고 그 결과를 임시 저장하는 래치부를 포함한다.
상기 선택된 메모리 셀이 연결되는 비트라인과 상기 래치부를 연결하기 위한 비트라인 선택부; 및 상기 데이터의 독출 동작 동안 비트라인 선택부와 상기 센싱노드간의 연결과 차단을 제어하고, 설정된 센싱 전압에 의해 상기 비트라인의 변경된 전압 레벨을 센싱하고, 센싱 결과를 상기 센싱노드에 반영시키는 센싱부를 더 포함하는 것을 특징으로 한다.
상기 비트라인 프리차지부는, 독출 동작시 인가되는 비트라인 프리차지 제어신호에 따라 비트라인 프리차지 전압을 상기 센싱노드로 인가하는 스위칭 소자인 것을 특징으로 한다.
상기 센싱부는, 입력 전압의 크기에 따라 턴온 되는 정도가 다르도록 제어되는 스위칭 소자인 것을 특징으로 한다.
상기 센싱부는, 상기 비트라인을 프리차지하는 동안 상기 센싱노드와 비트라인 선택부를 통해 연결된 비트라인을 전원전압의 제어에 의해 연결하고, 상기 비트라인의 프리차지가 끝난 후 독출 감정시간동안 센싱노드와 비트라인을 분리한 후, 상기 설정된 센싱 전압의 제어에 의해 상기 비트라인과 센싱노드를 연결하는 것을 특징으로 한다.
상기 래치부는, 상기 센싱부의 스위칭 소자가 설정된 전압의 제어에 의해 턴온 또는 턴오프 되는 동작에 따라 반영되는 상기 센싱노드의 전압 상태에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고, 그 결과를 임시 저장하는 것을 특징으로 한다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
불휘발성 메모리 소자에 있어서, 메모리 셀에 저장된 데이터를 독출할 때, 센싱노드를 프리차지하는 회로와 별도로 제공되는 비트라인 프리차지 회로를 구동시켜 상기 메모리 셀에 연결되는 비트라인을 프리차지하고, 상기 메모리 셀에 저장된 데이터에 따라 변경되는 비트라인 전압을 센싱 하여 그 결과를 저장하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼부; 및 상기 비트라인 프리차지 전압을 포함한 동작 전압을 생성하여 제공하는 전압 제공부를 포함한다.
상기 페이지 버퍼 회로는, 선택된 메모리 셀에 저장된 데이터를 독출하기 위하여, 상기 메모리 셀이 연결되는 비트라인을 프리차지하기 위한 비트라인 프리차지 전압을 제공하는 비트라인 프리차지부; 상기 비트라인 프리차지부에 의해 프리차지된 비트라인의 전압을 선택된 메모리 셀의 프로그램 상태에 따라 변경시키기 위한 독출 감정시간(evaluation)동안 센싱노드를 전원전압 레벨로 프리차지 하기 위한 센싱 노드 프리차지부; 및 상기 메모리 셀에 저장된 데이터에 따라 상기 프리차지된 비트라인 전압이 변경되면, 상기 비트라인과 센싱노드를 연결하여 상기 변경된 비트라인 전압을 센싱 하고, 센싱결과에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고 그 결과를 임시 저장하는 래치부를 포함한다.
상기 페이지 버퍼 회로는, 상기 선택된 메모리 셀이 연결되는 비트라인과 상기 래치부를 연결하기 위한 비트라인 선택부; 및 상기 데이터의 독출 동작 동안 비트라인 선택부와 상기 센싱노드 간의 연결과 차단을 제어하고, 설정된 센싱 전압에 의해 상기 비트라인의 변경된 전압 레벨을 센싱하고, 센싱 결과를 상기 센싱노드에 반영시키는 센싱부를 포함한다.
상기 비트라인 프리차지부는, 독출 동작시 인가되는 비트라인 프리차지 제어신호에 따라 비트라인 프리차지 전압을 상기 센싱노드로 인가하는 스위칭 소자인 것을 특징으로 한다.
상기 센싱부는, 입력 전압의 크기에 따라 턴온 되는 정도가 다르도록 제어되 는 스위칭 소자인 것을 특징으로 한다.
상기 비트라인을 프리차지하는 동안 상기 센싱노드와 비트라인 선택부를 통해 연결된 비트라인을 전원전압의 제어에 의해 연결하고, 상기 비트라인의 프리차지가 끝난 후 독출 감정시간동안 센싱노드와 비트라인을 분리한 후, 상기 설정된 센싱 전압의 제어에 의해 상기 비트라인과 센싱노드를 연결하는 것을 특징으로 한다.
상기 래치부는, 상기 센싱부의 스위칭 소자가 설정된 전압의 제어에 의해 턴온 또는 턴오프 되는 동작에 따라 반영되는 상기 센싱노드의 전압 상태에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고, 그 결과를 임시 저장하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자와 그 페이지 버퍼 회로는 데이터 독출 동작을 위해 비트라인을 프리차지할 수 있는 프리차지 수단을 포함하고 있어 비트라인 프리차지 시간을 단축시킴으로써 데이터 독출에 걸리는 시간을 줄여 속도 개선을 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 1a를 참조하면, 도 1a를 참조하면, 플래시 메모리 소자(100)는 데이터 저장을 위한 다수의 메모리 셀이 비트라인(BL)과 워드라인(WL)으로 구성되는 메모리 셀 어레이(110)를 포함한과. 그리고 상기 메모리 셀 어레이(110)의 한 쌍의 비트라인에 각각 연결되어 데이터를 프로그램하고, 독출하는 복수개의 페이지 버퍼 회로를 포함하는 페이지 버퍼부(120)가 연결된다.
상기 메모리 셀 어레이(110)의 워드라인들 중 일부는 제 1 워드라인 그룹, 나머지 워드라인들은 제 2 워드라인 그룹으로 분할하여 센싱을 진행한다. 예를 들어 본 발명의 실시 예에서 메모리 셀 어레이(110)에 제 1 내지 제 32 워드라인(WL0 내지 WL31)이 포함된다면, 제 1 내지 제 16 워드라인(WL0 내지 WL15)을 제 1 워드라인 그룹으로 하고, 제 16 내지 제 32 워드라인(WL16 내지 WL31)을 제 2 워드라인 그룹으로 정의할 수 있다. 상기 워드라인 그룹은 두 개 이상으로 분할하여 정의하는 것이 가능하다.
또한, 플래시 메모리 소자(100)는 입력 어드레스에 따라 상기 메모리 셀 어레이(110)의 워드라인을 선택하는 X 디코더(140)와, 입력 어드레스에 따라 페이지 버퍼부(120)를 선택하는 Y 디코더(130)를 포함한다.
상기 페이지 버퍼부(120)의 페이지 버퍼 회로들은, 메모리 셀 어레이(110)의 메모리 셀에 데이터를 독출 할 때, 비트라인을 프리차지 하기위한 프리차지 수단을 포함한다.
그리고 프로그램 또는 데이터 독출 동작을 수행하기 위한 전압을 제공하는 전압 제공부(150) 및 상기 메모리 셀 어레이(110)와, 페이지 버퍼부(120)와, X 디코더(140)와, Y 디코더(130)와, 전압 제공부(150)를 제어하는 제어부(160)를 포함한다.
상기 전압 제공부(150)는 플래시 메모리 소자(100)의 동작을 위한 프로그램 및 독출전압을 생성하고, 또한 비트라인의 프리차지를 위한 비트라인 프리차지 전압(Vbl)을 생성한다. 상기 전압 제공부(150)는 동작전압 생성을 위한 펌프 회로와 기준전압 발생회로 및 레귤레이터 회로 등을 포함한다.
한편, 상기 메모리 셀 어레이(110)는 앞서 언급한 바와 같이 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 상기 다수의 메모리 셀들 중 일부는 직렬로 연결되어 셀 스트링으로 구성되고, 셀 스트링들은 다수의 비트라인에 각각 연결된다. 페이지 버퍼부(120)는 상기 메모리 셀 어레이(110)를 구성하고 있는 다수의 비트라인들 중 한 쌍의 비트라인과 연결되어, 선택된 비트라인의 메모리 셀에 대해 프로그램, 검증 및 독출 동작을 수행하는 페이지 버퍼를 복수개 포함한다.
상기 셀 스트링과 비트라인 및 페이지 버퍼 회로는 다음과 같이 구성된다.
도 1b는 도 1a의 셀 스트링과 페이지 버퍼 중 일부를 나타낸 회로도이다.
도 1b를 참조하면, 셀 스트링은 제 1 및 제 2 NMOS 트랜지스터(N1, N2) 사이에 직렬로 연결되는 제 1 내지 제 32 메모리 셀(C0 내지 C31)을 포함한다.
제 1 NMOS 트랜지스터(N1)는 소오스 선택 트랜지스터(Source Select Transistor; SST)로서 소오스 선택 라인(Source Select Line)에 제어를 받는다. 제 2 NMOS 트랜지스터(N2)는 드레인 선택 트랜지스터(Drain Select Transistor; DST) 로서 드레인 선택 라인(Drain Select Line; DST)의 제어를 받는다.
제 1 내지 제 32 메모리 셀(C0 내지 C31)의 게이트는 각각 제 1 내지 제 32 워드라인(WL0 내지 WL31)이 연결된다. 상기 드레인 선택 트랜지스터(DST)의 드레인에는 비트라인이 연결된다.
이븐(Even) 비트라인과 오드(Odd) 비트라인으로 구성되는 한 쌍의 비트라인은 페이지 버퍼 회로(121)에 연결된다.
페이지 버퍼회로(121)는 비트라인 선택부(122)와, 센싱부(123)와, 제 1 프리차지부(124) 및 제 2 프리차지부(125) 및 래치부(126)를 포함한다.
비트라인 선택부(122)는 상기 이븐 비트라인(BLe)과 오드 비트라인(BLo)들 중 하나를 선택하여 센싱부(123)로 연결하고, 센싱부(123)는 연결된 비트라인의 메모리 셀의 프로그램 상태를 센싱 한다.
제 1 프리차지부(124)는 페이지 버퍼 회로(121)의 센싱노드(SO)를 프리차지하고, 제 2 프리차지부(125)는 비트라인을 프리차지한다.
래치부(126)는 센싱부(123)에 의해 센싱노드(SO)가 변경됨에 따라 메모리 셀에 프로그램된 데이터를 독출하여 저장하거나, 메모리 셀에 프로그램할 데이터를 임시 저장한 후, 센싱노드(SO)를 통해 제공한다.
비트라인 선택부(122)는 제 3 내지 제 6 NMOS 트랜지스터(N3 내지 N6)를 포함하고, 센싱부(123)는 제 7 NMOS 트랜지스터(N7)를 포함하며, 제 1 프리차지부(124)는 PMOS 트랜지스터(P)를 포함한다.
제 2 프리차지부(125)는 제 8 NMOS 트랜지스터(N8)를 포함하고, 래치부(126) 는 제 9 내지 제 11 NMOS 트랜지스터(N9 내지 N11)와 제 1 및 제 2 인버터(IN1, IN2)를 포함한다.
제 3 NMOS 트랜지스터(N3)와 제 4 NMOS 트랜지스터(N4)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결되고, 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 게이트에는 각각 디스차지 제어신호(DISCHe, DISCHo)가 입력된다. 그리고 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 사이의 접점에 가변전원(VIRPWR)이 입력된다.
제 5 NMOS 트랜지스터(N5)는 이븐 비트라인(BLe)과 센싱부(123) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 이븐 비트라인 선택 신호(Bit Line Select signal; BSLe)가 입력된다. 그리고 제 6 NMOS 트랜지스터(N6)는 오드 비트라인(BLo)과 센싱부(123) 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 오드 비트라인 선택 신호(BLo)가 입력된다.
센싱부(123)의 제 7 NMOS 트랜지스터(N7)는 제 5 및 제 6 NMOS 트랜지스터(N5, N6)가 연결하는 이븐 비트라인 또는 오드 비트라인과 센싱노드(SO) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 센싱신호(PBSENSE)가 입력된다.
제 1 프리차지부(124)의 PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO) 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 센싱노드 프리차지 제어신호(PRECHSO_N)가 입력된다.
제 2 프리차지부(125)의 제 8 NMOS 트랜지스터(N8)는 비트라인 프리차지전압(Vbl)과 센싱노드(SO) 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 비트라인 프리차지 제어신호(PRECHBL)가 입력된다.
래치부(126)의 제 1 및 제 2 인버터(IN1, IN2)는 노드(Q)와 노드(Q_b)사이에 래치(L1)로 구성되어 연결된다. 그리고 제 9 및 제 10 NMOS 트랜지스터(N10)는 각각 노드(Q)와 노드(K) 사이와 노드(Q_b)와 노드(K) 사이에 연결된다.
제 9 NMOS 트랜지스터(N9)의 게이트에는 리셋 신호(RST)가 입력되고, 제 10 NMOS 트랜지스터(N10)에는 세트 신호(SET)가 입력된다.
제 11 NMOS 트랜지스터(N11)는 노드(K)와 접지노드 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)의 게이트는 센싱노드(SO)에 연결된다. 상기 페이지 버퍼회로(121)는 본 발명의 실시 예를 설명하기 위해 일부만을 도시한 것이다.
각각의 동작은 다음과 같다.
비트라인 선택부(122)는 동작을 위해 선택되는 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하는데, 예를 들어 이븐 비트라인에 연결된 메모리 셀을 프로그램할 때는 이븐 비트라인 선택 신호(BSLe)가 하이 레벨로 입력되어 제 5 NMOS 트랜지스터(N5)가 입력된다.
그리고 가변전원(VIRPWR)은 전원전압레벨로 인가되고 오드 비트라인의 디스차지 제어신호(DISCHo)가 입력되어 제 4 NMOS 트랜지스터(N4)를 턴온 시킴으로써 오드 비트라인(BLo)은 프로그램되지 않도록 한다.
센싱부(123)의 센싱전압(PBSENSE)은 데이터의 독출 동작에서 전압 레벨이 변경되면서 센싱노드(SO)로 데이터가 독출되게 한다.
다음은 일반적인 데이터 독출 동작에서의 센싱전압(PBSENSE)의 제공 방법을 설명한 것이다.
일반적인 낸드 플래시 메모리 소자의 메모리 셀의 데이터를 독출동작은 비트라인을 프리차지하는 프리차지시간과, 일정시간동안 메모리 셀의 프로그램 상태에 따라 비트라인의 프리차지 전압이 변경되도록 하는 검증 시간(Evaluation)이 주어진 후, 비트라인의 전압을 센싱 하는 시간으로 구성된다.
먼저 프리차지 시간동안 센싱노드(SO)의 프리차지 제어신호(PRECHSO_N)가 로우 레벨로 인가된다. 센싱노드의 프리차지 제어신호(PRECHSO_N)가 로우 레벨이면 PMOS 트랜지스터(P)가 턴 온 되고 센싱노드(SO)가 전원전압으로 프리차지된다.
그리고 센싱전압(PBSENSE)이 제 1 전압(V1)으로 인가되면 제 7 NMOS 트랜지스터(N7)가 턴온 되고, 선택된 비트라인으로 센싱노드(SO)의 프리차지 전압이 전달되어 비트라인 프리차지가 수행된다. 이때 센싱전압(PBSENSE)이 제 1 전압(V1)으로 인가되면, 제 7 NMOS 트랜지스터(N7)는 채널이 최대한 생성되지 않기 때문에 채널 저항이 발생되고, 이로 인해 비트라인은 1.04 정도의 낮은 전압으로 프리차지되며, 프리차지되는 시간도 오래 걸린다.
이후에는 센싱전압(PBSENSE)을 0V 로 인가하여 제 7 NMOS 트랜지스터(N7)를 턴 오프 시켜 감정시간을 준다. 그리고 검증 시간 이후에 센싱전압(PBSENSE)을 제 2 전압(V2)으로 인가하여 비트라인 전압을 센싱 한다.
상기의 센싱전압(PBSENSE)을 인가하는 일반적은 방식에 의하면 센싱전압(PBSENSE)이 제 1 전압(V1)으로 인가됨으로써 비트라인을 낮은 전압으로 프리차지하는데, 제 7 NMOS 트랜지스터(N7)의 채널 저항으로 인해 비트라인의 RC값이 크 게 상승되기 때문에 프리차지를 위해 프리차지 시간이 길게 요구된다.
따라서 본 발명의 실시 예에서는 다음과 같은 제 2 프리차지부(125)를 구성하여 비트라인의 프리차지 시간을 줄인다. 동작은 다음의 도2와 같은 타이밍 도에 따라 수행된다.
도 2는 도 1b의 페이지 버퍼의 동작 타이밍도이다.
도 1b 및 도 2를 참조하면, 플래시 메모리 소자(100)의 메모리 셀에 저장된 데이터의 독출 동작을 수행하기 위해 가장먼저 수행되는 프리차지 시간(t1)에 센싱노드 프리차지 제어신호(PRECHSO_N)는 하이 레벨을 유지한다. 센싱노드 프리차지 제어신호(PRECHSO_N)가 하이 레벨인 동안 PMOS 트랜지스터(P)는 턴오프 상태를 유지한다.
그리고 비트라인 프리차지 제어신호(PRECHBL)는 하이 레벨로 인가된다. 비트라인 프리차지 제어신호(PRECHBL)가 하이 레벨로 인가되면 제 8 NMOS 트랜지스터(N8)가 턴 온 되고, 비트라인 프리차지 전압(Vbl)이 센싱노드(SO)로 인가된다. 상기 비트라인 프리차지 전압(Vbl)은 전압 생성부(150)의 기준전압 회로를 통해 제공될 수 있다.
그리고 센싱전압(PBSENSE)은 전원전압이 인가된다. 센싱전압(PBSENSE)이 전원전압으로 인가되면 제 7 NMOS 트랜지스터(N7)는 최대한 채널이 형성되면서 턴온 되기 때문에 센싱노드(SO)에 프리차지되는 비트라인 프리차지 전압(Vbl)이 빠르게 비트라인으로 전달되어 프리차지될 수 있다.
비트라인을 프리차지하는 시간(t1) 이후에는 비트라인의 전압 변경을 위한 검증 시간(t2)이 주어진다. 검증시간동안 센싱전압(PBSENSE)은 0V 로 인가된다. 이후에 데이터 독출시간(t3)에 는 센싱전압(PBSENSE)이 제 2 전압(V2)으로 인가되어 데이터의 프로그램 상태를 독출하게 된다.
상기의 방법에 의하면 센싱부(123)의 제 7 NMOS 트랜지스터(N7)의 채널 저항을 이용하여 비트라인에 낮은 전압을 프리차지하는 방식을 사용하지 않고 제 7 NMOS 트랜지스터(N7)를 최대한 턴 온 시킨 후, 비트라인 전압 프리차지를 위한 수단을 통해 직접 비트라인의 전압을 프리차지시킴으로써 프리차지 시간을 단축할 수 있다.
상기한 결과는 다음의 도 3에 나타난 일반적인 비트라인 프리차지 방법과, 본 발명의 실시 예에 따른 프리차지 방법을 이용한 시뮬레이션 결과에서 더욱 확실히 알 수 있다.
도 3은 본 발명의 실시 예에 따른 비트라인 프리차지 방법의 시뮬레이션 결과를 나타낸 도면이다.
도 3을 참조하면, 제 1 그래프(a)는 일반적인 방법으로 비트라인을 프리차지하는 경우의 비트라인 전압 레벨을 나타내고, 제 2 그래프(b)는 본 발명의 실시 예에 따른 비트라인 프리차지 방법을 이용하는 경우에 비트라인 전압 레벨을 나타낸다.
각각의 그래프를 비교하여 알 수 있듯이 일반적인 방식으로 비트라인을 프리차지시키는 시간인 5.65us에 비하여 본 발명의 실시 예에서는 1.36us 만에 비트라인 전압이 원하는 전압 레벨로 프리차지되는 것을 확인할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 1b는 도 1a의 셀 스트링과 페이지 버퍼 중 일부를 나타낸 회로도이다.
도 2는 도 1b의 페이지 버퍼의 동작 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 비트라인 프리차지 방법의 시뮬레이션 결과를 나타낸 도면이다.
*도면의 주요 부분의 간단한 설명*
100 : 플래시 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼부 121 : 페이지 버퍼 회로
122 : 비트라인 선택부 123 : 센싱부
124 : 제 1 프리차지부 125 : 제 2 프리차지부
126 : 래치부 130 : Y 디코더
140 : X 디코더 150 : 전압 제공부
160 : 제어부

Claims (13)

  1. 선택된 메모리 셀에 저장된 데이터를 독출하기 위하여, 상기 메모리 셀이 연결되는 비트라인을 프리차지하기 위한 비트라인 프리차지 전압을 제공하는 비트라인 프리차지부;
    상기 비트라인 프리차지부에 의해 프리차지된 비트라인의 전압을 선택된 메모리 셀의 프로그램 상태에 따라 변경시키기 위한 독출 감정시간(evaluation)동안 센싱노드를 전원전압 레벨로 프리차지 하기 위한 센싱 노드 프리차지부; 및
    상기 메모리 셀에 저장된 데이터에 따라 상기 프리차지된 비트라인 전압이 변경되면, 상기 비트라인과 센싱노드를 연결하여 상기 변경된 비트라인 전압을 센싱 하고, 센싱결과에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고 그 결과를 임시 저장하는 래치부
    를 포함하는 불휘발성 메모리 소자의 페이지 버퍼 회로.
  2. 제 1항에 있어서,
    상기 선택된 메모리 셀이 연결되는 비트라인과 상기 래치부를 연결하기 위한 비트라인 선택부; 및
    상기 데이터의 독출 동작 동안 비트라인 선택부와 상기 센싱노드간의 연결과 차단을 제어하고, 설정된 센싱 전압에 의해 상기 비트라인의 변경된 전압 레벨을 센싱하고, 센싱 결과를 상기 센싱노드에 반영시키는 센싱부
    를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 페이지 버퍼 회로.
  3. 제 1항에 있어서,
    상기 비트라인 프리차지부는, 독출 동작시 인가되는 비트라인 프리차지 제어신호에 따라 비트라인 프리차지 전압을 상기 센싱노드로 인가하는 스위칭 소자인 것을 특징으로 하는 불휘발성 메모리 소자의 페이지 버퍼 회로.
  4. 제 2항에 있어서,
    상기 센싱부는,
    입력 전압의 크기에 따라 턴온 되는 정도가 다르도록 제어되는 스위칭 소자인 것을 특징으로 하는 불휘발성 메모리소자의 페이지 버퍼 회로.
  5. 제 4항에 있어서,
    상기 센싱부는,
    상기 비트라인을 프리차지하는 동안 상기 센싱노드와 비트라인 선택부를 통해 연결된 비트라인을 전원전압의 제어에 의해 연결하고, 상기 비트라인의 프리차지가 끝난 후 독출 감정시간동안 센싱노드와 비트라인을 분리한 후, 상기 설정된 센싱 전압의 제어에 의해 상기 비트라인과 센싱노드를 연결하는 것을 특징으로 하는 불휘발성 메모리 소자의 페이지 버퍼 회로.
  6. 제 5항에 있어서,
    상기 래치부는,
    상기 센싱부의 스위칭 소자가 설정된 전압의 제어에 의해 턴온 또는 턴오프 되는 동작에 따라 반영되는 상기 센싱노드의 전압 상태에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고, 그 결과를 임시 저장하는 것을 특징으로 하는 불휘발성 메모리 소자의 페이지 버퍼 회로.
  7. 불휘발성 메모리 소자에 있어서,
    메모리 셀에 저장된 데이터를 독출할 때, 센싱노드를 프리차지 하는 회로와 별도로 제공되는 비트라인 프리차지 회로를 구동시켜 상기 메모리 셀에 연결되는 비트라인을 프리차지하고, 상기 메모리 셀에 저장된 데이터에 따라 변경되는 비트라인 전압을 센싱 하여 그 결과를 저장하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼부; 및
    상기 비트라인 프리차지 전압을 포함한 동작 전압을 생성하여 제공하는 전압 제공부
    를 포함하는 불휘발성 메모리소자.
  8. 제 7항에 있어서,
    상기 페이지 버퍼 회로는,
    선택된 메모리 셀에 저장된 데이터를 독출하기 위하여, 상기 메모리 셀이 연결되는 비트라인을 프리차지하기 위한 비트라인 프리차지 전압을 제공하는 비트라인 프리차지부;
    상기 비트라인 프리차지부에 의해 프리차지된 비트라인의 전압을 선택된 메모리 셀의 프로그램 상태에 따라 변경시키기 위한 독출 감정시간(evaluation)동안 센싱노드를 전원전압 레벨로 프리차지 하기 위한 센싱 노드 프리차지부; 및
    상기 메모리 셀에 저장된 데이터에 따라 상기 프리차지된 비트라인 전압이 변경되면, 상기 비트라인과 센싱노드를 연결하여 상기 변경된 비트라인 전압을 센싱 하고, 센싱결과에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고 그 결과를 임시 저장하는 래치부
    를 포함하는 불휘발성 메모리 소자.
  9. 제 8항에 있어서,
    상기 페이지 버퍼 회로는,
    상기 선택된 메모리 셀이 연결되는 비트라인과 상기 래치부를 연결하기 위한 비트라인 선택부; 및
    상기 데이터의 독출 동작 동안 비트라인 선택부와 상기 센싱노드간의 연결과 차단을 제어하고, 설정된 센싱 전압에 의해 상기 비트라인의 변경된 전압 레벨을 센싱하고, 센싱 결과를 상기 센싱노드에 반영시키는 센싱부
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  10. 제 8항에 있어서,
    상기 비트라인 프리차지부는, 독출 동작시 인가되는 비트라인 프리차지 제어신호에 따라 비트라인 프리차지 전압을 상기 센싱노드로 인가하는 스위칭 소자인 것을 특징으로 하는 불휘발성 메모리 소자.
  11. 제 9항에 있어서,
    상기 센싱부는,
    입력 전압의 크기에 따라 턴온 되는 정도가 다르도록 제어되는 스위칭 소자인 것을 특징으로 하는 불휘발성 메모리 소자.
  12. 제 11항에 있어서,
    상기 비트라인을 프리차지하는 동안 상기 센싱노드와 비트라인 선택부를 통해 연결된 비트라인을 전원전압의 제어에 의해 연결하고, 상기 비트라인의 프리차지가 끝난 후 독출 감정시간동안 센싱노드와 비트라인을 분리한 후, 상기 설정된 센싱 전압의 제어에 의해 상기 비트라인과 센싱노드를 연결하는 것을 특징으로 하는 불휘발성 메모리 소자.
  13. 제 12항에 있어서,
    상기 래치부는,
    상기 센싱부의 스위칭 소자가 설정된 전압의 제어에 의해 턴온 또는 턴오프 되는 동작에 따라 반영되는 상기 센싱노드의 전압 상태에 따라 상기 메모리 셀에 저장된 데이터 상태를 판단하고, 그 결과를 임시 저장하는 것을 특징으로 하는 불휘발성 메모리 소자.
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