KR20080104579A - 낸드 플래시 메모리소자의 읽기방법 - Google Patents

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KR20080104579A
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Abstract

소자의 읽기속도를 빠르게 하면서도 소자 내에서 디스터브(disturb)가 발생되지 않도록 하는 낸드 플래시 메모리소자의 읽기방법은, 선택된 제1 비트라인 및 선택되지 않은 제2 비트라인을 포함하는 낸드 플래시 메모리소자의 읽기 방법에 있어서, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴 온 시킴과 동시에, 비트라인 선택 트랜지스터를 제1 펄스에 의해 턴 온 시켜 제1 비트라인을 프리차지시키는 단계와, 비트라인 선택 트랜지스터를 턴 오프 시키는 단계와, 비트라인 선택 트랜지스터를 제2 펄스에 의해 턴 온 시키고, 동시에 선택된 메모리 셀 트랜지스터 및 나머지 메모리 셀 트랜지스터의 워드라인에 적절한 읽기전압(Vread)을 인가하는 단계, 및 제1 비트라인에 프리차지된 전하량의 디스차지 여부에 따라 선택된 메모리 셀 트랜지스터의 상태를 감지하는 단계를 포함한다.
낸드 플래시 메모리소자, 디스터브, 읽기전압(Vread), 동작속도

Description

낸드 플래시 메모리소자의 읽기방법{Method for reading NAND flash memory device}
도 1은 종래의 낸드 플래시 메모리소자의 읽기동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명에 따른 낸드 플래시 메모리소자의 읽기방법을 설명하기 위하여 도시한 셀 스트링 구조이다.
도 3은 본 발명에 따른 낸드 플래시 메모리소자의 읽기 동작을 제어하는 페이지 버퍼를 도시한 도면이다.
도 4는 본 발명에 따른 낸드 플래시 메모리소자의 읽기 방법을 설명하기 위하여 도시한 타이밍도이다.
본 발명은 플래시 메모리소자의 구동방법에 관한 것으로, 특히 읽기동작시 디스터브(disturb)를 개선할 수 있는 낸드 플래시 메모리소자의 읽기방법에 관한 것이다.
낸드형 플래쉬 메모리(NAND type flash memory) 소자는 프로그램(program)과 소거(erase)의 원리로 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상을 이용한다. 즉, 약 100Å 정도의 얇은 산화막으로 이루어진 터널산화막을 통해 전자가 이동(터널링)하면서 셀의 문턱전압(threshold voltage)을 변화시켜 프로그램 및 소거기능을 수행하게 된다. 낸드 플래시 메모리소자는 F-N 터널링 프로그램 방식을 사용하기 때문에 프로그램 속도가 느린 반면 읽기(read) 속도는 빠르다. 그러나 빠른 읽기속도에도 불구하고 반복적인 빠른 읽기동작을 요구하는 시장의 수요에 따라, 더욱 빠른 읽기동작에 대한 연구가 계속되고 있다.
최근에는 읽기 속도를 향상시키기 위하여, 소스 선택라인(SSL)에 바이어스를 인가하기 전에 짧은 시간 동안 드레인 선택라인(DSL)에 바이어스 펄스를 인가함으로써 비트라인에 전하를 프리차지(precharge)시키는 방법이 실행되고 있다.
도 1은 종래의 낸드 플래시 메모리소자의 읽기동작을 설명하기 위한 타이밍도이다.
메모리 셀 트랜지스터가 어떤 상태인지를 판별하는 읽기동작은 통상적으로 페이지(page) 단위로 이루어진다. 먼저, 비트라인을 선택하기 위한 제어신호(BSL)가 하이(high)가 되도록 하여 선택된 메모리 셀 트랜지스터가 연결된 비트라인이 선택되도록 한다. 이와 동시에 선택된 워드라인 및 선택되지 않은 워드라인에 각각 적절한 바이어스를 인가하고, 드레인 선택라인(DSL)에 하이의 신호를 인가하여 드레인 선택 트랜지스터를 턴 온시켜 선택된 비트라인이 프리차지되도록 한다.
선택된 비트라인이 예컨대 1V 내지 2V 정도의 크기로 프리차지되면 비트라인 선택신호(BSL)를 로우(low)로 하고, 스트링 선택라인(SSL)에 하이(high)의 신호를 입력하여 스트링 선택 트랜지스터를 턴 온 시킨다. 스트링 선택 트랜지스터가 턴 온 됨에 따라, 선택된 셀 스트링에 전기적 통로가 형성된다.
선택된 메모리 셀을 제외하고는 셀 스트링을 이루는 나머지 모든 트랜지스터들이 턴 온 상태이므로, 선택된 메모리 셀 트랜지스터의 상태에 따라서 셀 스트링에 전기가 흐르거나 또는 흐르지 않게 된다. 선택된 메모리 셀 트랜지스터가 소거된 상태인 경우에는, 선택된 메모리 셀 트랜지스터가 턴 온 되므로 셀 스트링에 전류가 흐르게 되고, 이에 따라 비트라인에 충전되어 있던 전하들이 방전되므로, 프리차지된 전압이 0V로 떨어지게 된다. 반면에, 선택된 메모리 셀 트랜지스터가 프로그램된 상태인 경우에는, 선택된 메모리 셀 트랜지스터가 턴 오프 되므로 셀 스트링에는 전류가 흐르지 않게 되며, 이에 따라 비트라인에 프리차지된 전압이 그대로 유지된다.
소스 선택라인(SSL)에 하이의 신호를 인가하기 전에 드레인 선택 트랜지스터의 게이트를 오픈(open)하여 선택된 비트라인을 프리차지시키는 상기한 방법에 의해 읽기속도는 많이 향상되었지만, 반면 채널 부스팅(boosting)에 의한 디스터브(disturb)라는 치명적인 결함을 발생시켰다. 디스터브는 인접 셀 또는 채널 등에서 발생된 전자가 소거된 셀의 플로팅게이트로 비정상적으로 유입되어 소거 셀의 문턱전압이 높아지고, 높아진 문턱전압으로 인해 읽기동작시 실제와 다르게 읽혀지는 현상을 말한다.
종래의 읽기동작에서는, 도 1에 도시된 것처럼 선택된 비트라인이 프리차지된 후 소스 선택라인(SSL)에 하이신호가 입력될 때까지 비트라인 선택신호(BSL)가 하이(high) 상태를 유지하기 때문에 인접 셀 또는 채널로부터 소거 셀로 전자의 비정상적인 유입이 있었다. 이로 인해 소거 셀의 문턱전압이 비정상적으로 높아지고 결과적으로 셀의 데이터를 센싱할 때 실제와 다르게 읽혀지는 문제가 있었다. 따라서, 읽기동작시 센싱전류를 증가시켜 읽기속도를 빠르게 하면서도 소자 내에서 디스터브가 발생하지 않도록, 적절한 시점에서 바이어스가 인가될 수 있도록 트랜지스터의 스위칭 시간에 대한 수정이 절실히 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 소자의 읽기속도를 빠르게 하면서도 소자 내에서 디스터브(disturb)가 발생되지 않도록 하는 낸드 플래시 메모리소자의 읽기방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 낸드 플래시 메모리소자의 읽기방법은, 선택된 제1 비트라인 및 선택되지 않은 제2 비트라인을 포함하는 낸드 플래시 메모리소자의 읽기 방법에 있어서, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴 온 시킴과 동시에, 비트라인 선택 트랜지스터를 제1 펄스에 의해 턴 온 시켜 상기 제1 비트라인을 프리차지시키는 단계; 상기 비트라인 선택 트랜지스터를 턴 오프 시키는 단계; 상기 비트라인 선택 트랜지스터를 제2 펄스에 의해 턴 온 시키고, 동시에 선택된 메모리 셀 트랜지스터 및 나머지 메모리 셀 트랜지스터의 워드라인에 적절한 읽기전압(Vread)을 인가하는 단계; 및 상기 제1 비트라인에 프리차지된 전하량의 디스차지 여부에 따라 상기 선택된 메모리 셀 트랜 지스터의 상태를 감지하는 단계를 포함한다.
본 발명에 있어서, 상기 제1 비트라인을 프리차지시키는 단계 전에, 상기 제1 비트라인 및 제2 비트라인을 디스차지하고, 상기 제1 비트라인 및 제2 비트라인에 연결되는 페이지 버퍼를 세팅하는 단계를 더 포함할 수 있다.
상기 비트라인 선택 트랜지스터에 인가되는 제1 펄스의 폭은 상기 제2 펄스의 폭보다 짧다.
상기 제1 펄스 및 제2 펄스는 0 ∼ 20V의 크기를 가질 수 있다.
상기 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트로 동일한 크기의 전압을 인가할 수 있다.
상기 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트에 1 ∼ 20V의 전압을 인가할 수 있다.
상기 선택되지 않은 나머지 메모리 셀 트랜지스터의 워드라인에 인가하는 읽기전압은, 상기 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터의 게이트에 인가하는 전압보다 같거나 큰 것이 바람직하다.
상기 선택되지 않은 나머지 메모리 셀 트랜지스터의 워드라인에 인가하는 읽기전압은 1 ∼ 20V일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되 어서는 안된다.
도 2는 본 발명에 따른 낸드 플래시 메모리소자의 읽기방법을 설명하기 위하여 도시한 셀 스트링 구조이다.
도 2를 참조하면, 낸드 플래시 메모리소자는 데이터를 저장하기 위한 저장영역으로서 메모리 셀 어레이를 갖는다. 메모리 셀 어레이는, 대응하는 비트라인들(BLe, BLo)에 각각 연결된 복수의 셀 스트링들(110, 120)로 이루어진다. 비록 도면에는 두 개의 셀 스트링만 도시되어 있지만, 메모리 셀 어레이 내에는 상기한 셀 스트링이 다수 배치된다.
각각의 셀 스트링(110/120)은 대응되는 비트라인(BLe/BLo)에 연결된 드레인 선택 트랜지스터(111/121)와, 공통소스라인(CSL)에 연결되는 소스 선택 트랜지스터(112/122)와, 상기 드레인 선택 트랜지스터(111/121)와 소스 선택 트랜지스터(112/122) 사이에 직렬로 배치된 복수의 메모리 셀 트랜지스터들(113, 114, 115, 123, 124, 125)로 구성된다. 상기 복수의 메모리 셀 트랜지스터들은 이븐 비트라인(BLe)에 연결되는 셀 스트링(110)과 오드 비트라인(BLo)에 연결되는 셀 스트링(120)에 배치된다. 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 하나의 페이지 버퍼(PB)(200)에 연결된다.
메모리 셀(115)의 상태를 판별하기 위한 읽기동작시 선택된 워드라인에는 0V의 읽기전압을 인가하고, 그 외 드레인 선택라인(DSL), 소스 선택라인(SSL) 및 선택되지 않은 워드라인에는 적절한 읽기전압(Vread)을 인가한다. 읽기전압(Vread)에 대해서는 다음에 상세히 설명하기로 한다.
도 3은 본 발명에 따른 낸드 플래시 메모리소자의 읽기 동작을 제어하는 페이지 버퍼를 도시한 도면이다.
도 3을 참조하면, 페이지 버퍼(200)는 비트라인 선택 및 바이어스 회로(210), 프리차지 회로(220), 메인 레지스터 회로(230) 및 캐시 레지스터 회로(240)를 포함하여 구성된다.
비트라인 선택 및 바이어스 회로(210)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중에서 어느 하나를 선택하며, 동시에 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 선택된 비트라인에 프리셋 바이어스(preset bias)를 인가한다. 비트라인 선택 및 바이어스 회로(210)는 4개의 nMOS 트랜지스터들(M01, M02, M11, M12)을 포함한다.
프리차지 회로(220)는 선택된 비트라인을 일정 크기의 전압으로 프리차지시키는 동작을 수행한다. 프리차지 회로(220)는 하나의 pMOS 트랜지스터(M30)를 포함한다. 메인 레지스터 회로(230)는 두 비트의 데이터 중 첫 번째 데이터인 MSB를 래치하고 저장한다. 메인 레지스터 회로(230)는 nMOS 트랜지스터들(M51, M61, M71, M81)과 2개의 인버터(IN0, IN1)로 이루어지는 래치(LATCH)를 포함한다. 그리고, 캐시 레지스터 회로(240)는 두 비트의 데이터 중 마지막 데이터인 LSB를 래치하고 저장한다. 캐시 레지스터 회로(240)는 nMOS 트랜지스터들(M52, M62, M72, M82)과 2개의 인버터(IN3, IN4)로 이루어지는 래치(LATCH)를 포함한다.
도 4는 본 발명에 따른 낸드 플래시 메모리소자의 읽기 방법을 설명하기 위하여 도시한 타이밍도이다. 도 3을 함께 참조하면서 본 발명의 낸드 플래시 메모리 소자의 읽기방법을 설명한다.
읽기동작을 수행하기 전에 먼저, nMOS 트랜지스터들(M01, M02, M11, M12)과 전원라인(VIRPWR)을 통해 비트라인에 차지되어 있던 전하들을 모두 디스차지(discharge)시키고, PGM 제어신호에 하이의 신호를 인가하여 트랜지스터(M20)를 턴 온 시킴으로써 Q 노드를 로우 상태로 세팅되도록 한다. 감지노드(SO)도 로우 레벨로 세팅된다.
다음에, 데이터 센싱을 위해 선택된 비트라인을 프리차지시키고, 동시에 선택되지 않은 비트라인은 접지시킨다(t1). 예를 들어, 이븐 비트라인(BLe)이 선택되고 오드 비트라인(BLo)은 선택되지 않는다고 가정한다.
셀 스트링 내의 드레인 선택라인(DSL)과 소스 선택라인(SSL)으로 동시에 전원전압(Vcc)을 인가하여 턴 온 되도록 함으로써 셀 스트링에 전류가 흐를 수 있도록 한다. 이와 동시에, 페이지 버퍼(200) 내에서는 전원라인(VIRPWR)에 전원전압(Vcc)이 인가되도록 한 상태에서 비트라인 선택신호(BSLe)로 제1 펄스를 인가하고, 제어신호 BSLo, VBLe 및 PRECHb를 각각 로우(low)로 바꾼다. 비트라인 선택신호(BSLe)로 하이(high)가 입력됨에 따라 비트라인 선택 트랜지스터(M11)가 턴 온 된다. nMOS 트랜지스터(M01, M12)는 턴 오프 되고 pMOS 트랜지스터(M30)는 턴 온 되기 때문에, 감지노드(SO)에는 Vcc 전압이 인가되고, 감지노드(SO)로부터 선택된 비트라인(BLe)으로 프리차지가 이루어지는데, 드레인 선택 트랜지스터(111)를 통해 프로그램 셀까지 충분하게 프리차지시킨다. 비트라인이 프리차지되면 비트라인 선택신호(BSLe)를 로우(low)로 바꾸어 비트라인 선택 트랜지스터(M11)를 턴 오프 시 킨다.
종래에는 드레인 선택라인(DSL)에 먼저 전압을 인가한 후 선택된 비트라인을 프리차지시킨 다음에 소스 선택라인(SSL)에 전압을 인가하였으나, 본 발명에서는 드레인 선택라인(DSL)과 소스 선택라인(SSL)에 동시에 전압을 인가하여 드레인 선택 트랜지스터와 소스 선택 트랜지스터를 동시에 턴 온시킨다. 상기 드레인 선택라인(DSL) 및 소스 선택라인(SSL)으로는, 예를 들어 1 ∼ 20V 범위 내에서 동일한 크기의 읽기전압(Vread)을 인가한다.
비트라인이 충분히 프리차지된 후 비트라인 선택신호(BSLe)를 다시 하이(high)로 바꾸어 비트라인 선택 트랜지스터(M11)를 턴 온 시키고, 동시에 비선택된 메모리 셀의 워드라인의 전압을 읽기전압, 예컨대 약 4 ∼ 7V 정도로 상승시키면 비트라인(BLe)에 차지된 전류에 의해 데이터 센싱이 이루어진다(t2). 데이터 센싱은 두 번째로 비트라인 선택신호(BSL)를 하이(high)로 인가할 때부터 이루어진다. 이와 같이 본 발명에서는 비트라인 선택신호(BSL)가 인가되는 비트라인 선택 트랜지스터를 2차에 걸쳐 더블 스위칭(double switching) 시킨다. 첫 번째 스위칭을 위한 펄스는 두 번째 펄스보다 짧은 주기 동안 인가되도록 하는데, 두 번째 펄스의 경우 3 ∼ 10㎲ 정도의 펄스 폭을 갖는다. 그리고, 선택되지 않은 워드라인에는 두 번째 펄스가 인가되는 시점에서 읽기전압(Vread)이 인가되도록 한다. 즉, 선택되지 않은 워드라인에 읽기전압이 인가되기 전에 비트라인 선택 트랜지스터로 첫 번째 펄스가 인가되도록 하여 비트라인이 프리차지 되도록 한다. 이때, 상기 비트라인 선택 트랜지스터를 1차 스위칭하기 위한 펄스의 폭(width)은 선택되지 않은 워드라인에 패스전압이 인가되는 폭보다는 짧게 인가되도록 한다.
또한, 상기 비트라인 선택신호(BSL)로 인가되는 1차 및 2차 펄스의 크기는 대략 1 ∼ 3V 정도의 차이를 가질 수 있다. 그리고, 선택되지 않은 워드라인에 인가하는 전압은 드레인 선택라인(DSL) 및 소스 선택라인(SSL)에 인가되는 전압보다 같거나 큰 전압을 인가한다.
이 시간(t2)에는 일정 시간 동안 선택된 비트라인(BLe)에 프리차지되어 있던 전하들이 충분히 디스차지될 수 있을 정도의 이벨류에이션 시간(evaluation time)이 포함된다. 일정 시간이 경과한 후에는, PRECHb 신호를 하이(high)로 바꾸어 pMOS 트랜지스터(M30)를 턴 오프 시킨다. 그리고, BSLe 제어신호로서 V2 전압을 인가한다.
선택된 메모리 셀 트랜지스터가 턴 온 되는 경우, 즉 메모리 셀 트랜지스터가 소거된 상태인 경우, 선택된 비트라인(BLe)에 프리차지되어 있던 전하들은 셀로 방전되고, 따라서 선택된 비트라인(BLe)의 전압은 0V 가까이로 떨어지게 된다. 그러면, nMOS 트랜지스터(M11)의 게이트-소스전압(Vgs)이 문턱전압(Vth)보다 커지게 되고, 이에 따라 nMOS 트랜지스터(M11)는 턴 온 된다. nMOS 트랜지스터(M11)가 턴 온 됨에 따라, 이븐 비트라인(BLe)의 캐패시턴스와 감지노드(SO)의 캐패시턴스간의 전하분배에 의해 감지노드(SO)에 저장된 전하들이 급격하게 이븐 비트라인(BLe)으로 방전되고, 그 결과 감지노드(SO)에서의 전압은 전원전압(Vcc)에서 0V로 떨어지게 된다.
선택된 메모리 셀 트랜지스터가 턴 오프 되는 경우, 즉 메모리 셀 트랜지스 터가 소거되지 않고 프로그램된 상태인 경우, 이븐 비트라인(BLe)에 프리차지되어 있던 전하들은 셀로 방전되지 못하므로 그대로 전압을 유지하게 된다. 따라서, BSLe 제어신호로서 V2 전압을 인가하더라도 nMOS 트랜지스터(M11)의 게이트-소스 전압(Vgs)이 문턱전압(Vth)과 여전히 같은 상태를 유지하고, 이에 따라 nMOS 트랜지스터(M11)는 턴 온 되지 않는다. 이에 따라, nMOS 트랜지스터(M11)는 턴 온 되지 않으며, 그 결과 감지노드(SO)는 전원전압(Vcc)을 유지하게 된다.
상기 비트라인에 충분히 프리차지된 전하들로 인해 데이터 센싱이 신속하게 이루어지므로 데이터를 읽는 속도를 향상시킬 수 있다. 이때, 비선택된 비트라인에 연결된 메모리 셀 트랜지스터들은 부스팅(boosting)이 억제되어 읽기동작 시 디스터브가 발생되지 않는다.
지금까지 설명한 바와 같이 본 발명에 의한 낸드 플래시 메모리소자의 읽기방법에 따르면, 비트라인 선택신호(BSL)가 입력되는 게이트를 2차에 걸쳐 스위칭되도록 함으로써 비트라인에 충분히 프리차지된 전하들로 인해 데이터 센싱이 신속하게 이루어지도록 하여 데이터를 읽는 속도를 향상시킬 수 있다. 또한, 비선택된 비트라인에 연결된 메모리 셀 트랜지스터의 부스팅(boosting)이 억제되어 디스터브가 발생되지 않는다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 선택된 제1 비트라인 및 선택되지 않은 제2 비트라인을 포함하는 낸드 플래시 메모리소자의 읽기 방법에 있어서,
    드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴 온 시킴과 동시에, 비트라인 선택 트랜지스터를 제1 펄스에 의해 턴 온 시켜 상기 제1 비트라인을 프리차지시키는 단계;
    상기 비트라인 선택 트랜지스터를 턴 오프 시키는 단계;
    상기 비트라인 선택 트랜지스터를 제2 펄스에 의해 턴 온 시키고, 동시에 선택된 메모리 셀 트랜지스터 및 나머지 메모리 셀 트랜지스터의 워드라인에 적절한 읽기전압(Vread)을 인가하는 단계; 및
    상기 제1 비트라인에 프리차지된 전하의 디스차지 여부에 따라 상기 선택된 메모리 셀 트랜지스터의 상태를 감지하는 단계를 포함하는 낸드 플래시 메모리소자의 읽기 방법.
  2. 제1항에 있어서,
    상기 제1 비트라인을 프리차지시키는 단계 전에,
    상기 제1 비트라인 및 제2 비트라인을 디스차지하고, 상기 제1 비트라인 및 제2 비트라인에 연결되는 페이지 버퍼를 세팅하는 단계를 더 포함하는 낸드 플래시 메모리소자의 읽기 방법.
  3. 제1항에 있어서,
    상기 비트라인 선택 트랜지스터에 인가되는 제1 펄스의 폭은 상기 제2 펄스의 폭보다 짧은 낸드 플래시 메모리소자의 읽기 방법.
  4. 제1항에 있어서,
    상기 제1 펄스 및 제2 펄스는 0 ∼ 20V의 크기를 갖는 낸드 플래시 메모리소자의 읽기 방법.
  5. 제1항에 있어서,
    상기 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트로 동일한 크기의 전압을 인가하는 낸드 플래시 메모리소자의 읽기 방법.
  6. 제5항에 있어서,
    상기 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트에 1 ∼ 20V의 전압을 인가하는 낸드 플래시 메모리소자의 읽기 방법.
  7. 제1항에 있어서,
    상기 선택되지 않은 메모리 셀 트랜지스터의 워드라인에 인가하는 읽기전압은, 상기 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터의 게이트에 인가하는 전 압보다 같거나 큰 낸드 플래시 메모리소자의 읽기 방법.
  8. 제7항에 있어서,
    상기 선택되지 않은 나머지 메모리 셀 트랜지스터의 워드라인에 인가하는 읽기전압이 1 ∼ 20V인 낸드 플래시 메모리소자의 읽기 방법.
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* Cited by examiner, † Cited by third party
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KR20200144477A (ko) * 2019-06-17 2020-12-29 윈본드 일렉트로닉스 코포레이션 반도체 장치 및 프로그램 방법

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