KR101184539B1

KR101184539B1 - 반도체 메모리 장치 및 그의 동작 방법

Info

Publication number: KR101184539B1
Application number: KR1020110062844A
Authority: KR
Inventors: 박영수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-06-28
Filing date: 2011-06-28
Publication date: 2012-09-19
Also published as: US20130003453A1; US8934303B2

Abstract

본 발명의 실시예는 메모리 셀들의 채널을 플로팅시켜 놓은 상태에서 컨트롤 게이트에 높은 전압을 가해 모든 메모리 셀들의 채널을 셀프 부스팅(Self-Boosting)시켜 놓은 후에, "0" 데이터를 프로그램하는 메모리 셀들(즉, 비트라인에 0V가 인가됨)에 대하여 셀 채널이 디스차지되는 시간을 조절하여 FN 터널링 속도를 조절함으로써 소프트 프로그램(Soft Program) 동작을 실시할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and method of operating thereof}

본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것으로, 특히 소프트 프로그램 동작을 실시할 수 있는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

반도체 메모리 장치 중 특히, 낸드 플래시 메모리(NAND Flash Memory) 등의 불휘발성 메모리 장치에서 메모리 셀의 프로그램 동작은 FN 터널링(FN Tunneling) 방식을 이용하여 실시된다. FN 터널링 방식은 메모리 셀들의 채널(Cell Channel)을 0V로 설정해 놓은 상태에서 컨트롤 게이트(Control Gate)에 15V 이상의 높은 전압을 가하여 전자들이 채널에서 플로팅 게이트(Floating Gate)로 이동하도록 하는 방식이다. 이러한 FN 터널링 방식은 셀 채널이 0V로 설정된 상태에서 컨트롤 게이트가 짧은 시간 동안에 15V이상의 높은 전압으로 설정되어야 하므로 메모리 셀에 가해지는 전기장에 의한 스트레스(Electric Field Stress)가 매우 커질 수 밖에 없어 메모리 셀들의 안정성 및 동작에 부정적인 영향을 주게 된다.

본 발명의 실시예는 모든 메모리 셀들의 채널을 셀프 부스팅(Self-Boosting)시킨 후에 "0" 데이터를 프로그램하는 메모리 셀들에 대하여 셀 채널이 디스차지되는 시간을 조절하여 FN 터널링 속도를 조절함으로써 소프트 프로그램(Soft Program) 동작을 실시할 수 있다.

반도체 메모리 장치의 동작 방법은 비트라인을 프리차지하는 단계, 다수의 메모리 셀들을 포함하는 셀 스트링과 상기 비트라인을 연결하기 위한 제1 연결 회로에 제1 전압을 인가하는 단계, 프로그램 동작을 실시하고자 하는 메모리 셀이 연결된 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인에 패스 전압을 인가하며, 상기 제1 연결회로에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계, 래치 회로에 저장된 프로그램 데이터를 로딩하여 상기 비트라인을 디스차지하는 단계, 및 상기 연결회로에 상기 제2 전압보다 낮은 제3 전압을 인가하는 단계를 포함하되, 상기 비트라인을 디스차지하는 단계에서 상기 래치 회로와 상기 비트라인을 연결하기 위한 제2 연결 회로에 기준 전압보다 낮은 전압을 인가하는 것을 특징으로 한다.

반도체 메모리 장치는 다수의 메모리 셀들 및 상기 메모리 셀들과 비트라인을 연결하기 위한 제1 연결회로를 포함하는 셀 스트링들, 데이터를 래치하기 위한 래치 회로들 및 상기 래치 회로들과 상기 비트라인을 연결하기 위한 제2 연결회로를 포함하는 페이지 버퍼들, 프로그램 동작 시 제1 내지 제3 제어 신호에 따라 상기 제1 연결회로에 제1 내지 제3 전압을 인가하도록 구성된 전압 공급 회로, 및 상기 제1 내지 제3 제어 신호를 출력하고, 프로그램 동작 중 상기 래치 회로들에 저장된 프로그램 데이터를 로딩하여 상기 비트라인을 디스차지할 때 상기 제2 연결 회로에 기준 전압보다 낮은 전압을 인가하도록 구성된 제어 회로를 포함한다.

따라서 본 발명의 실시예는 페이지 버퍼에 새로운 회로를 추가하지 않고도 간단한 알고리즘을 이용해 프로그램 동작을 세밀하게 실시할 수 있는 소프트 프로그램 방식을 구현할 수 있어, 메모리 셀 분포를 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 6은 도 5의 동작 시 비트라인 및 셀 채널 전압을 변화를 설명하기 위한 파형도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.

본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(135), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170) 및 페스/페일 체크 회로(180)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(ST1~ST2k)은 대응하는 비트 라인들(BL1~BL2k)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0ek~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(C0ek~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 테스트 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(135)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 전압 발생 회로(130)는 데이터 저장과 관련된 테스트 동작에서는 프로그램 동작과 같이 프로그램 전압(Vpgm)과 패스 전압(Vpass)을 출력하고, 데이터 리드와 관련된 테스트 동작에서는 리드 동작과 같이 리드 전압(Vread)과 패스 전압(Vpass)을 출력할 수 있다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압(Vera)이 인가될 수 있다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.

페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.

예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.

한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(135)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.

페이지 버퍼의 구체적인 구성은 후술하기로 한다.

열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.

입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.

도 3을 참조하면, 페이지 버퍼(PB1)는 제어 회로(120) 내부의 페이지 버퍼 제어 회로(121)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BLSe, BLSo, DISCHe, DISCHo)은 페이지 버퍼 제어 회로(121)에서 출력될 수 있다.

페이지 버퍼(PB1)는 비트라인 연결 회로(BLC), 프리차지 회로(P101) 및 다수의 래치 회로들(150L1~150L3)을 포함한다.

비트라인 연결 회로(BLC)의 스위칭 소자들(N105, N107)은 비트라인 선택 신호들(BLSe, BLSo)에 응답하여 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N101, N103)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다. 스위칭 소자(N109)는 스위칭 소자들(N105, N107)에 의해 선택된 비트라인과 래치 회로들(150L1~150L3) 중 하나의 래치 회로를 제2 연결 신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결되며, 스위칭 소자(N109)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.

프리차지 회로(P101)는 프리차지 신호(PRECHB)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.

래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 열선택 회로(160)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(160)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 출력하는 동작을 수행할 수 있다.

래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.

제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 비반전 단자(QA) 및 반전 단자(QB)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N113, N115), 스위칭 소자들(N113, N115)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N117)를 포함한다.

한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.

제어회로(120)는 반도체 장치에 포함된 회로들을 제어하기 위한 다수의 회로들을 포함한다.

먼저, 제어회로(120)는 전압 공급 회로(135)를 제어하기 위한 다수의 제어 신호들(VCON1 내지 VCONk)을 출력한다.

전압 공급 회로(135)는 고전압 생성회로(HV) 및 전압 분배회로들(V_DIV1 내지 V_DIVk)을 포함한다. 고전압 생성회로(HV)에서 생성된 고전압은 제1 내지 제k 전압 분배회로들(V_DIV1 내지 V_DIVk)에 전달되고, 제어회로(120)에서 생성된 제1 내지 제k 제어신호들(VCON1 내지 VCONk)에 따라 제1 내지 제k 전압 분배회로들(V_DIV1 내지 V_DIVk)은 전달받은 고전압을 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)신호로 출력한다.

예를 들어, 제1 전압 분배회로(V_DIV1)는, 제1 제어신호(V_CON1)에 응답하여 고전압 생성회로(HV)에서 생성된 고전압을 드레인 셀렉트 라인(DSL)(즉, 제1 연결회로)에 인가하기 위한 제1 드레인 셀렉트 전압으로 출력한다. 제2 전압 분배회로(PB_DIV2)는, 제2 제어신호(V_CON2)에 응답하여 제1 드레인 셀렉트 전압을 분배하여 드레인 셀렉트 라인(DSL)에 인가하기 위한 제2 드레인 셀렉트 전압(DSL2)으로 출력한다. 또한, 제3 전압 분배회로(V_DIV3)는, 제3 제어신호(V_CON3)에 응답하여 제2 드레인 셀렉트 전압을 분배하여 드레인 셀렉트 라인(DSL)에 인가하기 위한 제3 드레인 셀렉트 전압으로 출력한다.

제어회로(120)는 후술하는 바와 같이 프로그램 동작 시 비트라인이 프리차지되는 경우 제1 제어신호(V_CON1)를 출력할 수 있고, 프로그램 동작을 실시하고자 하는 메모리 셀이 연결된 선택된 워드라인에 프로그램 전압이 인가되고 비선택된 워드라인에 패스 전압이 인가되는 경우 제2 제어 신호(V_CON2)를 출력할 수 있고, 비트라인이 디스차지되는 경우 제3 제어 신호(V_CON3)를 출력할 수 있다.

한편, 제어회로(120)에 포함되는 다수의 회로들 중 본 발명의 실시 예에 따른 페이지 버퍼 제어회로(121)를 설명하면 다음과 같다.

페이지 버퍼 제어회로(121)는 고전압 생성회로(HV) 및 전압 분배회로들(PB_DIV1 내지 PB_DIVk)을 포함한다. 고전압 생성회로(HV)에서 생성된 고전압은 제1 내지 제k 전압 분배회로들(PB_DIV1 내지 PB_DIVk)에 전달되고, 제1 내지 제k 전압 분배회로들(PB_DIV1 내지 PB_DIVk)은 전달받은 고전압을 제어회로(120)에서 생성된 제1 내지 제k 제어신호들(PBCON1 내지 PBCONk)에 따라 페이지 버퍼(PB)에 포함된 각 스위치들(N101 내지 N117)을 동작시키기 위한 신호로 출력한다.

예를 들어, 제1 전압 분배회로(PB_DIV1)는, 제1 제어신호(PBCON1)에 응답하여 고전압 생성회로(HV)에서 생성된 고전압을 페이지 버퍼(PB)의 제1 스위치(N101)를 턴온(turn on)시키기 위한 이븐 프리차지 신호(DISCHe)로 출력한다. 또한, 제2 전압 분배회로(PB_DIV2)는, 제2 제어신호(PBCON2)에 응답하여 고전압 생성회로(HV)에서 생성된 고전압을 페이지 버퍼(PB)의 제2 스위치(N103)를 턴온시키기 위한 오드 프리차지 신호(DISCHo)로 출력한다.

특히, 제5 전압 분배회로(PB_DIV5)는 제5 제어신호(PBCON5)에 응답하여 고전압 생성회로(HV)에서 생성된 고전압을 분배하여 기준전압(Vref)으로 출력한다. 제5_2 전압 분배회로(PB_DIV5_2)는 기준전압(Vref)을 분배하여 페이지 버퍼(PB)의 제2 연결회로(N109)를 동작시키기 위한 신호(PBSENSE)로 출력한다.

제어회로(120)는 후술하는 바와 같이 프로그램 동작 중 래치 회로들(LC1 내지 LC3)에 저장된 프로그램 데이터(예: '0' 데이터)를 로딩하여 비트라인을 디스차지하는 경우 제5 제어신호(PBCON5)를 출력할 수 있다.

이와 같은 방식으로, 페이지 버퍼 제어회로(121)는 고전압 생성회로(HV)에서 생성된 고전압을 제1 내지 제k 전압 분배회로들(PB_DIV1 내지 PB_DIVk)이 인가받고, 이를 페이지 버퍼(PB)에 포함된 스위치들에 전달한다.

따라서, 페이지 버퍼 제어회로(121)는 페이지 버퍼(PB)에 포함된 스위치들의 개수만큼 전압 분배회로들(DIV1 내지 DIVk)을 포함할 수 있다. 각각의 전압 분배회로들(PB_DIV1 내지 PB_DIVk)에서 출력된 신호들을 묶어서 페이지 버퍼 제어 신호(PB SIGNALS)라 한다.

이하에, 상기의 구성을 갖는 반도체 메모리 장치의 동작 방법에 대해 설명하기로 한다.

도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.

도 4을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 먼저 이븐 및 오드 비트라인(Even/Odd Bit Line)을 프리차지(Precharge)한다. 이를 위해 디스차지 신호들(DISCHe, DISCHo)을 인가하여 전원전압(Vcc)이 비트라인으로 전달되도록 한다. 이때 드레인 선택 라인(DSL)에 제1 전압(예: 4V)을 인가하여 드레인 선택 트랜지스터를 턴온시킨다. 이에 따라 비트라인과 셀 스트링이 연결되어 이븐 및 오드 셀 스트링(Even/Odd Cell String)의 채널(Channel)도 프리차지된다.

다음으로 프로그램하고자 하는 메모리 셀이 연결된 선택된 워드라인(Sel WL) 및 나머지 비선택된 워드라인들(Unsel WL) 즉, 모든 워드라인들에 패스 전압(Vpass)을 인가한다. 그리고 프로그램하고자 하는 데이터를 로딩(Loading)한다. 메모리 셀의 데이터 프로그램 방식은 FN 터널링을 이용해서 하는데, 이 방식은 "0" 데이터를 프로그램 하는데 사용된다. 반면, "1" 데이터의 프로그램 동작은 해당 메모리 셀의 데이터가 이전 상태를 계속 유지하는 과정이므로 FN 터널링이 일어나지 않도록 해야 하는데, 이는 셀 채널 부스팅 방식을 통하여 수행된다. "0" 데이터를 프로그램하는 경우 비트라인의 전압 레벨이 디스차지되면서 프로그램할 메모리 셀이 포함된 셀 스트링의 채널도 디스차지 되고, "1" 데이터의 프로그램 동작이 수행되거나 프로그램 동작이 수행되지 않는 셀 스트링과 연결된 비트라인은 전원전압 레벨(Vcc)로 유지되어야 하지만, 모든 워드라인의 전압이 패스 전압(Vpass) 레벨로 상승되기 때문에 1차적으로 채널 부스팅(Channel Boosting)이 이루어진다.

그 다음으로, 선택된 워드라인(Sel WL)에 프로그램전압(Vpgm)이 인가되면서 "0" 데이터가 프로그램되는 메모리 셀들은 FN 터널링(FN Tunneling)이 일어나 프로그램 동작이 수행되고, 프로그램되지 않는 메모리 셀들은 프로그램 전압(Vpgm)에 의해 2차 채널 부스팅이 발생하여 FN 터널링이 일어나지 않는다.

이때, "0" 데이터를 프로그램하는 동작을 살펴보면 먼저 채널을 디스차지한 후에 선택된 워드라인(Sel WL)에 프로그램 전압(Vpgm)을 인가하게 되므로, 워드라인에 프로그램 전압(Vpgm)을 인가하는 즉시 메모리 셀의 채널과 컨트롤 게이트(Control Gate) 사이의 높은 전압 차에 의하여 격렬한 FN 터널링 동작이 일어나게 된다. 또한 이러한 조건은 프로그램 속도가 빠른(즉, 프로그램 전압의 인가에 의해 문턱 전압이 상승하는 정도가 큰) 패스트 셀(Fast Cell)이나 프로그램 속도가 느린(Slow Cell)에 동일하게 적용되므로 패스트 셀에 있어서 본 실시예는 정상적인 범위를 벗어난 과도한 문턱 전압 변화를 유발할 가능성도 있다.

따라서 메모리 셀들에 대해 천천히 세밀하게 프로그램 동작을 실시하고자 한다면 FN 터널링이 천천히 일어나도록 해야 하며 이를 위해서는 메모리 셀의 채널과 컨트롤 게이트 사이의 전압 차를 서서히 높여야 할 필요가 있다.

메모리 셀의 채널과 컨트롤 게이트 사이의 전압차를 서서히 변화시키는 방법으로는 채널을 디스차지하고 워드 라인 전압을 천천히 변화시키는 방법과, 반대로 워드라인 전압을 프로그램 전압(Vpgm)으로 먼저 설정해 놓고 채널을 천천히 디스차지하는 방법이 있을 수 있다.

이하에서 메모리 셀의 채널과 컨트롤 게이트 사이의 전압 차를 서서히 높일 수 있는 방법을 설명하기로 한다.

도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이고, 도 6은 도 5의 동작 시 비트라인 및 셀 채널 전압을 변화를 설명하기 위한 파형도이다.

도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법에서는, 우선 본 발명의 제1 실시예에서와 같이 비트라인을 프리차지하고, 드레인 선택 라인(DSL)에 제1 전압(예: 4V)을 인가하여 채널을 전원전압 레벨(Vcc)로 프리차지한다. 드레인 선택 라인(DSL)에 제1 전압을 인가하면, 드레인 선택 트랜지스터가 턴온되어 비트라인과 셀 스트링이 연결된다. 따라서 채널이 비트라인 전압 레벨로 프리차지될 수 있다.

다음으로, 드레인 선택 라인(DSL)에는 제1 전압(예: 4V) 보다 낮은 제2 전압(예: 2V)을 인가하고, 선택된 워드라인(Sel WL)에 프로그램 전압(Vpgm)을 인가하고 선택되지 않은 워드라인(Unsel WL)에 패스 전압(Vpass)를 인가하여 채널 부스팅(Channel Self-Boosting) 동작을 수행한다. 채널 부스팅에 의해 채널 전압은 부스팅 전압 레벨까지 상승한다. 선택된 워드라인(Sel WL)에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드라인(Unsel WL)에 패스 전압(Vpass)을 인가하는 동안에 드레인 선택 라인에 인가하는 전압을 제1 전압(예: 4V)보다 낮은 제2 전압(2V)으로 낮춤으로써 드레인 선택 트랜지스터를 확실하게 턴오프시켜 채널 부스팅이 확실하게 일어나도록 할 수 있다.

한편, 이 단계에서 프로그램 전압(Vpgm)과 패스 전압(Vpass)은 동시에 인가하는 방식을 사용할 수도 있고, 선택된 워드라인(Sel WL) 및 비선택된 워드라인(Unsel WL) 즉, 모든 워드라인에 패스 전압(Vpass)를 먼저 인가한 후 선택된 워드라인 전압이 패스 전압에 도달하면 선택된 워드라인(Sel WL)에 프로그램 전압(Vpgm)을 인가하는 방식을 사용할 수도 있다.

그 다음 단계에서는, 메모리 셀에 프로그램하고자 하는 데이터를 로딩(Loading)하면서 프로그램 동작을 실시한다. 먼저, 이븐 비트라인을 선택하기 위한 스위칭 소자(BSELe)에 전압(Vsoft Bias)을 인가하여 페이지 버퍼의 래치 회로에 저장된 데이터를 로딩한다. "0" 데이터의 프로그램 동작을 실시하는 경우 비트라인이 디스차지되는데 이때 비트라인을 선택하기 위한 스위칭 소자에 인가하는 전압(Vsoft Bias)을 조절하여 비트라인 전압이 천천히 디스차지되도록 할 수 있다. 바람직하게는 제1 실시예에서 인가하는 기준 전압보다 낮은 전압을 인가하여 비트라인이 제1 실시예에서 보다 느리게 디스차지되도록 할 수 있다.

본 발명의 실시예에서는 비트라인을 선택하기 위한 스위칭 소자(BSELe)에 전압(Vsoft Bias)을 인가하는 것을 예로 들어 설명하였지만, 도 3에서 설명한 바와 같이, 비트라인을 감지하기 위한 스위칭 소자(PBSENSE)에 기준 전압보다 낮은 전압(Vsoft Bias)을 인가함으로써 동일한 효과를 얻을 수도 있다.

또한, 비트라인과 셀 스트링을 연결시켜 채널을 디스차지하는 경우에도 드레인 선택 라인(DSL)에 채널 부스팅 동작을 실시할 때 드레인 선택 라인(DSL)에 인가하는 제2 전압(예: 2V) 보다 더 낮은 제3 전압(Vdsl)을 인가하여 채널을 서서히 디스차지할 수 있다. 드레인 선택 트랜지스터를 턴온시켜야 하기 때문에 제3 전압(Vdsl)은 드레인 선택 트랜지스터의 문턱전압보다는 높고 제2 전압보다는 낮은 전압일 수 있다. 제 3 전압(Vdsl)은 실험에 의해 보다 정확하게 정의될 수 있으나 바람직하게는 1~1.5V일 수 있다. 이와 같이, 채널 부스팅 동작을 실시할 때 드레인 선택 라인에 인가하는 제2 전압보다 더 낮은 제3 전압을 인가하여 채널을 디스차지함으로써 "0" 데이터의 프로그램 동작이 실시되는 셀 스트링의 채널을 천천히 디스차지할 수 있다.

도 6을 참조하면, 앞서 설명한 바와 같이 채널 부스팅 단계에서 채널은 셀프 부스팅을 거치면서 채널 전압이 패스 전압(Vpass)에 근접한 부스팅 전압 레벨(Vboost)에 도달한다. 이후에 래치 회로에 저장된 데이터가 비트라인을 통해 프로그램하고자 하는 메모리 셀로 전달되는 데이터 로딩이 일어나는데, "0" 데이터가 전달되는 경우 비트라인을 선택하기 위한 스위칭 소자(BSELe)에 인가되는 전압(Vsoft)이 제1 실시예에서 보다 더 낮기 때문에 인가되는 전압(Vsoft)에 의해 비트라인 전압은 천천히 디스차지된다. 또한, 드레인 선택 라인(DSL)에 인가되는 전압은 제2 전압에서 제3 전압(Vdsl)으로 낮아지면서 채널을 부스팅 전압 레벨(Vboost)에서 0V까지 천천히 디스차지하게 된다. 따라서, 셀 채널과 컨트롤 게이트 사이의 전압 차가 천천히 증가하게 되므로 FN 터널링도 천천히 일어나게 되어 결국 프로그램 속도를 조절할 수 있다.

즉, 프로그램 데이터를 저장하는 페이지 버퍼의 래치 회로와 비트라인을 연결시키기 위한 스위칭 소자(BSELe 또는 PBSENSE)에 가해지는 전압(Vsoft)과, 비트라인과 셀 스트링을 연결시키기 위해 드레인 선택 라인(DSL)에 인가되는 제3 전압(Vdsl)의 크기와, 이 전압들이 가해지는 시간을 조절하여 FN 터널링이 진행되는 속도를 조절할 수 있고 이를 통해 메모리 셀에 데이터가 프로그램되는 속도를 조절할 수 있다.

한편, "1" 데이터의 프로그램 동작이 실시되거나 또는 프로그램 동작이 실시되지 않아야 하는 프로그램 금지 셀 스트링에 대해서는 비트라인이 계속 전원 전압 레벨(Vcc)을 유지하므로 채널은 부스팅 전압 레벨을 그대로 유지하게 되고 따라서 FN 터널링이 일어나지 않게 되어 프로그램 동작이 실시되지 않는다.

이와 같이, 본 발명은 페이지 버퍼에 추가적인 회로 없이 또한 복잡한 알고리즘 없이도 프로그램 동작시 채널을 디스차지하는 속도를 간단하게 조절함으로써 소프트 프로그램(Soft program) 동작이 실시될 수 있도록 한다. 즉, 프로그램 동작이 천천히 실시될 수 있도록 한다. 따라서 본 발명은 구현이 용이하고 최적화하기도 쉬운 장점이 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 ST1~ST2k: 스트링
120: 제어 회로 121: 페이지 버퍼 제어 회로
130: 전압 발생 회로 135: 전압 공급 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 열선택 회로 170: 입출력 회로

Claims

비트라인을 프리차지하는 단계;
다수의 메모리 셀들을 포함하는 셀 스트링과 상기 비트라인을 연결하기 위한 연결 회로에 제1 전압을 인가하는 단계;
프로그램 동작을 실시하고자 하는 메모리 셀이 연결된 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인에 패스 전압을 인가하며, 상기 연결회로에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계;
프로그램 데이터를 로딩하여 상기 비트라인을 디스차지하는 단계; 및
상기 연결회로에 상기 제2 전압보다 낮은 제3 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제1항에 있어서, 상기 선택된 워드라인에 프로그램 전압을 인가하고 상기 비선택된 워드라인에 패스 전압을 인가하는 단계에서,
상기 프로그램 전압과 상기 패스 전압은 동시에 인가되는 반도체 메모리 장치의 동작 방법.
제1항에 있어서, 상기 선택된 워드라인에 프로그램 전압을 인가하고 상기 비선택된 워드라인에 패스 전압을 인가하는 단계에서,
상기 선택된 워드라인 및 상기 비선택된 워드라인에 패스 전압을 동시에 인가한 후, 상기 선택된 워드라인 전압이 패스 전압에 도달하면 상기 선택된 워드라인에 프로그램 전압을 인가하는 반도체 메모리 장치의 동작 방법.
다수의 메모리 셀들을 포함하는 셀 스트링과 연결된 비트라인을 프리차지하는 단계;
프로그램 동작을 실시하고자 하는 메모리 셀이 연결된 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인에 패스 전압을 인가하는 단계; 및
래치 회로에 저장된 프로그램 데이터를 로딩하여 상기 비트라인을 디스차지하는 단계를 포함하되,
상기 비트라인을 디스차지하는 단계에서 상기 래치 회로와 상기 비트라인을 연결하기 위한 연결 회로에 기준 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제4항에 있어서, 상기 선택된 워드라인에 프로그램 전압을 인가하고 상기 비선택된 워드라인에 패스 전압을 인가하는 단계에서,
상기 프로그램 전압과 상기 패스 전압은 동시에 인가되는 반도체 메모리 장치의 동작 방법.
제4항에 있어서, 상기 선택된 워드라인에 프로그램 전압을 인가하고 상기 비선택된 워드라인에 패스 전압을 인가하는 단계에서,
상기 선택된 워드라인 및 상기 비선택된 워드라인에 패스 전압을 동시에 인가한 후, 상기 선택된 워드라인 전압이 패스 전압에 도달하면 상기 선택된 워드라인에 프로그램 전압을 인가하는 반도체 메모리 장치의 동작 방법.
비트라인을 프리차지하는 단계;
다수의 메모리 셀들을 포함하는 셀 스트링과 상기 비트라인을 연결하기 위한 제1 연결 회로에 제1 전압을 인가하는 단계;
프로그램 동작을 실시하고자 하는 메모리 셀이 연결된 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인에 패스 전압을 인가하며, 상기 제1 연결회로에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계;
래치 회로에 저장된 프로그램 데이터를 로딩하여 상기 비트라인을 디스차지하는 단계; 및
상기 연결회로에 상기 제2 전압보다 낮은 제3 전압을 인가하는 단계를 포함하되,
상기 비트라인을 디스차지하는 단계에서 상기 래치 회로와 상기 비트라인을 연결하기 위한 제2 연결 회로에 기준 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제7항에 있어서, 상기 선택된 워드라인에 프로그램 전압을 인가하고 상기 비선택된 워드라인에 패스 전압을 인가하는 단계에서,
상기 프로그램 전압과 상기 패스 전압은 동시에 인가되는 반도체 메모리 장치의 동작 방법.
제7항에 있어서, 상기 선택된 워드라인에 프로그램 전압을 인가하고 상기 비선택된 워드라인에 패스 전압을 인가하는 단계에서,
상기 선택된 워드라인 및 상기 비선택된 워드라인에 패스 전압을 동시에 인가한 후, 상기 선택된 워드라인 전압이 패스 전압에 도달하면 상기 선택된 워드라인에 프로그램 전압을 인가하는 반도체 메모리 장치의 동작 방법.
다수의 메모리 셀들 및 상기 메모리 셀들과 비트라인을 연결하기 위한 제1 연결회로를 포함하는 셀 스트링들;
데이터를 래치하기 위한 래치 회로들 및 상기 래치 회로들과 상기 비트라인을 연결하기 위한 제2 연결회로를 포함하는 페이지 버퍼들;
프로그램 동작 시 제1 내지 제3 제어 신호에 따라 상기 제1 연결회로에 제1 내지 제3 전압을 인가하도록 구성된 전압 공급 회로; 및
상기 제1 내지 제3 제어 신호를 출력하고, 프로그램 동작 중 상기 래치 회로들에 저장된 프로그램 데이터를 로딩하여 상기 비트라인을 디스차지할 때 상기 제2 연결 회로에 기준 전압보다 낮은 전압을 인가하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
제10항에 있어서, 상기 전압 공급 회로는
상기 제1 제어 신호에 따라 상기 제1 연결회로에 상기 제1 전압을 인가하도록 구성된 제1 전압 공급부;
상기 제2 제어 신호에 따라 상기 제1 연결회로에 상기 제1 전압보다 낮은 제2 전압을 인가하도록 구성된 제2 전압 공급부; 및
상기 제3 제어 신호에 따라 상기 제1 연결회로에 상기 제2 전압보다 낮은 제3 전압을 인가하도록 구성된 제3 전압 공급부를 포함하는 반도체 메모리 장치.
제10항에 있어서, 상기 제어 회로는
프로그램 동작 시 상기 비트라인이 프리차지되면 상기 제1 제어 신호를 출력하고, 프로그램 동작을 실시하고자 하는 메모리 셀이 연결된 선택된 워드라인에 프로그램 전압이 인가되고 비선택된 워드라인에 패스 전압이 인가되면 상기 제2 제어 신호를 출력하며, 상기 비트라인이 디스차지되면 상기 제3 제어 신호를 출력하도록 구성된 반도체 메모리 장치.
제10항에 있어서, 상기 제어 회로는
페이지 버퍼 제어 신호에 따라 고전압으로부터 상기 기준전압을 출력하도록 구성된 제1 전압 분배부; 및
상기 기준전압을 입력 받아 상기 기준전압 보다 낮은 전압을 출력하도록 구성된 제2 전압 분배부를 포함하는 반도체 메모리 장치.
제10항에 있어서, 상기 페이지 버퍼는
프로그램 동작시 상기 비트라인을 프리차지하기 위한 스위칭 소자들을 더 포함하는 반도체 메모리 장치.
제10항에 있어서, 상기 래치 회로는
상기 데이터를 래치하기 위한 래치;
상기 래치 회로와 상기 제2 연결회로 사이의 센싱 노드의 전위에 따라 동작하며 접지 단자에 연결된 제1 스위칭 소자;
상기 래치의 비반전 단자 및 상기 제1 스위칭 소자의 사이에 접속되고 리셋 신호에 응답하여 동작하는 제2 스위칭 소자;
상기 래치의 반전 단자 및 상기 제1 스위칭 소자의 사이에 접속되고 셋 신호에 응답하여 동작하는 제3 스위칭 소자; 및
상기 래치의 비반전 단자와 상기 센싱 노드 사이에 접속되고 전송 신호에 응답하여 동작하는 제4 스위칭 소자를 포함하는 반도체 메모리 장치.
다수의 메모리 셀들 및 상기 메모리 셀들과 비트라인을 연결하기 위한 연결회로를 포함하는 셀 스트링들;
프로그램 동작 시 제1 제어 신호에 따라 상기 연결회로에 상기 제1 전압을 인가하고, 제2 제어 신호에 따라 상기 연결회로에 상기 제1 전압보다 낮은 제2 전압을 인가하고, 제3 제어 신호에 따라 상기 연결회로에 상기 제2 전압보다 낮은 제3 전압을 인가하도록 구성된 전압 공급 회로; 및
프로그램 동작 시 상기 비트라인이 프리차지되면 상기 제1 제어 신호를 출력하고, 프로그램 동작을 실시하고자 하는 메모리 셀이 연결된 선택된 워드라인에 프로그램 전압이 인가되고 비선택된 워드라인에 패스 전압이 인가되면 상기 제2 제어 신호를 출력하며, 상기 비트라인이 디스차지되면 상기 제3 제어 신호를 출력하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
다수의 메모리 셀들 및 상기 메모리 셀들과 비트라인을 연결하기 위한 제1 연결회로를 포함하는 셀 스트링들;
데이터를 래치하기 위한 래치 회로들 및 상기 래치 회로들과 상기 비트라인을 연결하기 위한 연결회로를 포함하는 페이지 버퍼들;
상기 메모리 셀들에 프로그램하기 위해 상기 래치 회로들에 저장된 프로그램 데이터를 로딩하여 상기 비트라인을 디스차지할 때 상기 연결 회로에 기준 전압보다 낮은 전압을 인가하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
제17항에 있어서, 상기 페이지 버퍼는
프로그램 동작시 상기 비트라인을 프리차지하기 위한 스위칭 소자들을 더 포함하는 반도체 메모리 장치.
제17항에 있어서, 상기 래치 회로는
상기 데이터를 래치하기 위한 래치;
상기 래치 회로와 상기 연결회로 사이의 센싱 노드의 전위에 따라 동작하며 접지 단자에 연결된 제1 스위칭 소자;
상기 래치의 비반전 단자 및 상기 제1 스위칭 소자의 사이에 접속되고 리셋 신호에 응답하여 동작하는 제2 스위칭 소자;
상기 래치의 반전 단자 및 상기 제1 스위칭 소자의 사이에 접속되고 셋 신호에 응답하여 동작하는 제3 스위칭 소자; 및
상기 래치의 비반전 단자와 상기 센싱 노드 사이에 접속되고 전송 신호에 응답하여 동작하는 제4 스위칭 소자를 포함하는 반도체 메모리 장치.