KR101044466B1

KR101044466B1 - 불휘발성 메모리 소자의 프로그램 방법

Info

Publication number: KR101044466B1
Application number: KR1020100003480A
Authority: KR
Inventors: 왕인수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-01-14
Filing date: 2010-01-14
Publication date: 2011-06-27
Also published as: US8233327B2; US20110170360A1

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은, 프로그램 명령 및 프로그램할 데이터를 입력받고, 프로그램할 데이터에 따라 비트라인 전압을 세팅하는 비트라인 전압 세팅 단계; 프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하고, 선택된 워드라인을 제외한 나머지 비선택된 워드라인들에 제 1 패스전압을 인가하여 프로그램을 진행하는 프로그램 단계; 및 상기 비선택된 워드라인에 인가된 제 1 패스전압을 상기 제 1 패스전압보다 낮은 제 2 패스전압으로 디스차지하고, 상기 선택된 워드라인에 프로그램 검증전압을 인가하여 프로그램 검증을 수행하는 프로그램 검증 단계를 포함한다.

Description

불휘발성 메모리 소자의 프로그램 방법{Method of programming a non volatile memory device}

본 발명은 불휘발성 메모리 소자의 프로그램 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야 하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(Power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 불휘발성 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 불휘발성 메모리 소자는 복수개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 하나의 메모리 셀 어레이(memory cell array)는 복수개의 셀스트링들을 포함한다.

불휘발성 메모리 소자의 스트링은 비트라인과 소오스 라인 사이에 복수개의 메모리 셀들이 직렬로 연결되는 구조이다. 이러한 스트링 구조로 인해서 비트라인과 소오스 라인의 컨텍트(Contact) 개수가 줄어들면서 메모리 셀의 크기를 작게하여 고용량의 메모리를 구현할 수 있다. 그러나 메모리 셀의 크기가 작아지면서 메모리 셀의 전류(Cell Current)가 매우 작기 때문에 액세스(Access) 속도가 느린 단점이 있다.

따라서 불휘발성 메모리 소자는 프로그램이나 데이터를 독출할 때, 페이지 단위로 동시에 데이터를 프로그램하고, 독출하는 방식을 사용하여 데이터의 저장과 독출 속도를 높인다.

그리고 보다 빠른 데이터 입출력 속도를 제공하기 위하여, 데이터를 프로그램하는 시간이나, 데이터를 독출하는 시간을 줄이기 위해 다양한 기술 개발이 진행중에 있다.

본 발명이 이루고자 하는 기술적 과제는 프로그램을 할 때, 검증 동작에서 워드라인의 프리차지 시간을 단축시켜 전체 프로그램 시간을 줄일 수 있는 불휘발성 메모리 소자의 프로그램 방법을 제공하는데 있다.

본 발명의 특징에 따른 불휘발성 메모리 소자의 프로그램 방법은,

프로그램 명령 및 프로그램할 데이터를 입력받고, 프로그램할 데이터에 따라 비트라인 전압을 세팅하는 비트라인 전압 세팅 단계; 프로그램 전압 세팅을 위한 제어신호에 응답하여 프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하고, 선택된 워드라인을 제외한 나머지 비선택된 워드라인들에 제 1 패스전압을 인가한 후, 프로그램을 진행하는 프로그램 단계; 및 상기 프로그램 전압 세팅을 위한 제어신호에 연속하여 입력되는 검증 전압 세팅을 위한 제어신호에 응답하여 상기 비선택된 워드라인에 인가된 제 1 패스전압을 제 2 패스전압으로 디스차지한 상태에서, 상기 선택된 워드라인에 프로그램 검증전압을 인가하여 프로그램 검증을 수행하는 프로그램 검증 단계를 포함한다.

상기 비트라인 전압 세팅 단계는, 모든 비트라인을 프리차지하는 단계; 및 프로그램을 위해 선택된 비트라인에 연결된 메모리 셀에 프로그램할 데이터에 따라서 상기 선택된 비트라인을 디스차지하거나 프리차지 상태로 유지시키는 단계를 포함한다.

상기 프로그램 단계에서, 모든 워드라인의 전압에 제 1 패스전압을 인가하는 단계; 및 상기 선택된 워드라인의 전압 레벨을 상기 제 1 패스전압에서 상기 프로그램 전압 레벨로 상승시키는 단계를 포함한다.

상기 프로그램 검증 단계에서, 프로그램이 패스되지 않은 경우, 상기 선택된 워드라인에 인가되는 프로그램 전압을 상승시켜서 인가하고, 상기 비선택 워드라인에 인가된 제 2 패스전압을 다시 제 1 패스전압으로 상승시켜 인가하여 프로그램을 하는 단계를 더 포함한다.

본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은,

데이터 저장을 위한 메모리 셀들이 복수개의 워드라인과 비트라인에 연결된 메모리 셀 어레이를 포함하는 불휘발성 메모리 소자가 제공되는 단계; 프로그램 명령이 입력되는 단계; 모든 비트라인을 프리차지한 후, 프로그램을 위해 선택된 비트라인의 전압을 프로그램할 데이터의 상태에 따라서 디스차지하거나 프리차지 상태로 유지시키는 단계; 모든 워드라인에 제 1 패스전압을 인가한 후, 프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하여 프로그램을 수행하는 단계; 상기 선택된 워드라인을 제외한 다른 워드라인들의 전압 레벨을 상기 제 1 패스전압보다 낮은 제 2 패스전압 레벨로 낮추는 단계; 및 상기 선택된 워드라인에 검증전압을 인가하여 프로그램 검증을 수행하는 단계를 포함한다.

상기 프로그램 검증 단계에서, 프로그램이 패스되지 않은 경우, 상기 선택된 워드라인에 인가되는 프로그램 전압을 상승시켜서 인가하고, 상기 선택된 워드라인을 제외한 다른 워드라인들에 인가된 제 2 패스전압을 다시 제 1 패스전압으로 상승시켜 인가하여 프로그램을 하는 단계를 더 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 프로그램 방법은, 프로그램 동작이후에 검증을 수행할 때 워드라인에 입력되는 패스전압의 디스차지 시간을 없애서 프로그램 검증 시간을 단축시킬 수 있다. 따라서 프로그램 동작의 전체 시간을 줄여 프로그램 성능을 향상시킬 수 있다.

도 1은 불휘발성 메모리 소자를 나타낸다.
도 2a는 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 타이밍도이다.
도 2b는 도 2a의 프로그램 동작을 명령하는 제어신호 생성을 설명하기 위한 타이밍도이다.
도 3a는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 동작 순서도이고, 도 3b는 도 3a의 프로그램을 수행하는 동작 타이밍도이다.
도 3c는 도 3a의 프로그램을 위해 입력되는 제어신호를 나타낸다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 불휘발성 메모리 소자를 나타낸다.

도 1을 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), X 디코더(130), 전압 제공부(140) 및 제어부(150)를 포함한다.

메모리 셀 어레이(110)는 복수개의 메모리 블록(BK)들을 포함한다.

각각의 메모리 블록(BK)은 복수개의 셀 스트링들을 포함한다. 각각의 셀 스트링은 소오스 선택 트랜지스터(Source Select Transistor; SST)와 드레인 선택 트랜지스터(Drain Select Transistor; DST)의 사이에 직렬 연결된 제 1 내지 제 32 메모리 셀(C0 내지 C31)을 포함한다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)들의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결되고, 소오스 선택 트랜지스터(SST)들의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 연결된다.

제 1 내지 제 32 메모리 셀(C0 내지 C31)의 게이트에는 각각 제 1 내지 제 32 워드라인(WL0 내지 WL31)이 연결된다.

그리고 소오스 선택 트랜지스터(SST)의 소오스 전극은 공통적으로 소오스 라인(Source Line; SL)에 연결되고, 드레인 선택 트랜지스터(DST)의 드레인 전극에는 비트라인(Bit Line; BL)이 각각 연결된다.

페이지 버퍼부(120)는 하나 이상의 비트라인에 연결되는 페이지 버퍼들을 포함한다. 페이지 버퍼들은 비트라인과 워드라인에 의해서 선택되는 메모리 셀에 프로그램하기 위한 데이터를 임시 저장한다.

또한 페이지 버퍼는 데이터 독출 동작에서 워드라인과 비트라인에 의해서 선택되는 메모리 셀에 저장된 데이터를 독출하여 저장한다.

X 디코더(130)는 제어부(150)의 제어신호에 따라서 메모리 블록(BK)들 중 하나를 인에이블시킨다. 제어부(150)는 동작 명령과 함께 입력되는 어드레스 신호를 이용하여 X 디코더(130)로 제어신호를 출력한다.

그리고 X 디코더(130)는 제어부(150)로부터의 제어신호에 응답하여 메모리 블록(BK)들중 하나를 인에이블 시킨다. 이때 인에이블되는 메모리 블록(BK)들의 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL) 및 제 1 내지 제 32 워드라인(WL0 내지 WL31)은 글로벌 드레인 선택 라인(GDSL)과 글로벌 소오스 선택 라인(GSSL) 및 글로벌 워드라인들(GWL0 내지 GWL31)에 연결된다.

전압 제공부(140)는 동작 전압을 생성하여 상기 글로벌 드레인 선택 라인(GDSL)과 글로벌 소오스 선택 라인(GSSL) 및 글로벌 워드라인들(GWL0 내지 GWL31)들로 제공한다.

전압 제공부(140)가 생성하는 동작 전압으로는 프로그램 전압, 패스전압, 검증전압, 독출전압, 소거 전압 등이 있다.

제어부(150)는 페이지 버퍼부(120), X 디코더(130) 및 전압 제공부(140)의 동작 제어를 위한 제어신호를 출력한다. 제어부(150)는 컨트롤 버스(CLTBUS)를 통해서 동작 제어를 위한 제어신호들을 출력한다.

본 발명의 실시 예에 따른 제어부(150)는 프로그램 동작시에, 프로그램을 위해 선택되지 않은 워드라인의 전압 디스차지 타이밍을 제어함으로써 프로그램 및 프로그램 검증에 걸리는 시간을 단축한다.

도 2a는 일반적인 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 타이밍도이고, 도 2b는 불휘발성 메모리 소자의 프로그램을 제어하기 위한 제어신호들을 설명하기 위한 타이밍도이다.

도 2a 및 도 2b를 설명하기 위하여 상기 도 1을 참조하기로 한다.

도 2a 및 도 2b를 참조하면, 불휘발성 메모리 소자(100)의 제어부(150)로 프로그램 명령이 입력되면, 제어부(150)는 프로그램 동작 제어를 위해서 제어신호를 출력한다.

이때 제어부(150)는 프로그램 전압, 패스전압 등을 제어하기 위하여 전압 제공부(140)로 제어신호를 입력한다. 이때 전압 제공부(140)로 입력되는 제어신호들은 컨트롤 버스(CLTBUS<7:0>)를 통해서 전달된다. 이때 데이터 래치 인에이블 신호(Data Latch Enable; DLE)가 하이 레벨인 동안 제어신호들이 컨트롤 버스(CLTBUS<7:0>)를 통해서 전달 될 수 있다.

물론 데이터 래치 인에이블 신호(DLE)에 관계없이 입력되는 것도 가능하다.

그리고 프로그램 동작을 시작하면 모든 비트라인(BL)들이 프리차지된다.

그리고 선택된 비트라인(Sel BL)은 페이지 버퍼에 저장되어 있는 프로그램할 데이터의 상태에 따라서 프리차지 상태로 유지되거나, 디스차지된다.

그리고 전압 제공부(140)는 컨트롤 버스(CTLBUS<7:0>)를 통해서 입력된 제어신호에 따라서 프로그램 전압, 패스전압 등을 생성하고, 생성된 프로그램 전압과 패스전압을 글로벌 워드라인(GWL0 내지 GWL31)에 입력한다. 이때 프로그램 전압은 선택된 워드라인에 연결되는 글로벌 워드라인에 입력되고, 나머지 워드라인들에 연결되는 글로벌 워드라인들에 패스 전압이 입력된다.

도 2a의 제 1 시간(T1)동안 비트라인의 전압 설정이 이루어지고, 또한 전압 제공부(140)는 프로그램 전압과 패스전압을 생성하기 시작한다.

그리고 다음 제 2 시간(T2) 동안 모든 워드라인으로 프로그램 패스전압(Vpass_pgm)이 인가된다.

그리고 제 3 시간(T3) 동안 프로그램 전압(Vpgm)이 인가되어 프로그램 동작이 수행된다.

상기 제 1 내지 제 3 시간동안의 동작 제어를 위해서 제어부(150)는 전압 제공부(140)로 제어신호를 입력한다. 즉, 도 2b에 나타난 바와 같이 프로그램(pgm)에 관련된 제어신호가 컨트롤 버스(CLTBUS<7:0>)를 통해서 전압 제공부(140)로 전달된다.

전압 제공부(140)는 제 3 시간(T3) 이후에 제 4 시간(T4)동안 모든 워드라인(Sel WL 및 Unsel WL)들의 전압을 디스차지한다. 이를 위해서 제어부(150)는 모든 워드라인(Sel WL 및 Unsel WL)들에 전압이 디스차지될 때까지 대기한다. 이때 대기시간은 시스템별로 다르게 설정할 수 있다. 도 2a에서는 제 4 시간(T4)이 된다.

그리고 대시기간이 지난 후에 제어부(150)는 프로그램 검증을 위한 제어신호를 출력한다.

이를 위해 컨트롤 버스(CLTBUS<7:0>)를 통해서 검증을 위한 제어신호들을 출력한다. 도 2b에서는 프로그램 검증 동작과 독출 동작이 유사하기 때문에 독출 동작에 대한 제어신호로 표시되었다. 전압 제공부(140)는 제어부(150)로부터의 제어신호에 응답하여 프로그램 검증을 위한 검증전압, 패스전압을 생성한다. 도 2a의 제 5 시간(T5)이 프로그램 검증을 수행하는 시간이다.

이때 전압 제공부(140)는 선택된 워드라인에 연결되는 글로벌 워드라인에는 검증전압(Vverify)을 인가하고, 나머지 워드라인과 연결되는 글로벌 워드라인에는 검증 패스전압(Vpass_read)을 인가한다.

일반적인 프로그램 동작은 프로그램 검증 결과가 패스될때까지 상기에서 설명한 제 1 내지 제 5 시간동안의 동작을 반복한다.

이때 검증을 하기 전에 프로그램시에 인가했던 워드라인 전압들을 디스차지 하는 것은(제 4 시간동안 수행) 프로그램의 전체 동작 시간을 길어지게 하는 요인으로 작용한다.

본 발명의 실시 예에서는 상기의 디스차지 시간(제 4 시간)을 줄임으로써 프로그램 전체의 시간을 단축하고자 한다.

도 3a는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 동작 순서도이고, 도 3b는 도 3a의 프로그램을 수행하는 동작 타이밍도이고, 도 3c는 도 3a의 프로그램을 위해 입력되는 제어신호를 나타낸다.

도 3a를 참조하면, 프로그램을 하기 위해서 먼저 비트라인(BL)의 전압 설정을 한다(S301). 비트라인(BL)의 전압 설정은 우선 모든 비트 라인(BL)을 프리차지한 후, 선택된 비트라인(Sel BL)은 프로그램할 데이터의 상태에 따라서 프리차지 상태를 유지시키거나 디스차지시킨다.

불휘발성 메모리 소자에서 프로그램할 데이터가 '0'이면 비트라인을 디스차지하고, 프로그램할 데이터가 '1'이면 비트라인 전압을 프리차지 상태로 유지시킨다. '0'데이터는 프로그램 상태를 나타내고, '1'데이터는 소거된 상태를 나타내기 때문이다.

제어부(150)는 프로그램 전압 제어를 위해서 데이터 래치 인에이블 신호(Data Latch Enable; DLE)에 응답하여 제어신호를 컨트롤 버스(CTLBUS<7:0>; pgm)로 출력한다. 전압 제공부(140)는 컨트롤 버스(CTLBUS<7:0>; pgm)를 통해 입력된 제어신호들에 응답하여 패스전압(Vpass_pgm)과 프로그램 전압(Vpgm)을 생성한다.

제어부(150)는 프로그램 전압 설정을 위한 제어신호에 연속하여 프로그램 검증을 위한 제어신호도 컨트롤 버스(CTLBUS<7:0>; read)로 입력한다. 도 3c에서는 앞서 언급한 바와 같이 검증 동작과 독출동작이 유사하기 때문에 별도로 검증(verify)에 대해 표시하지 않고 독출(read) 제어신호로 표시하였다.

그리고 전압 제공부(140)는 먼저 모든 워드라인들에 프로그램 패스 전압(Vpass_pgm)을 인가한다(S303). 그리고 프로그램 동작을 위해서 선택된 워드라인(Sel WL)에 프로그램 전압(Vpgm)을 인가하여(S305), 프로그램을 동작을 수행한다.

프로그램 수행후에, 전압 제공부(140)는 컨트롤 버스(CTLBUS<7:0>; read)를 통해 입력되는 제어신호에 응답하여 비선택 워드라인(Unsel WL)에 인가한 전압을 검증 패스 전압(Vpass_read)까지 디스차지한다(S307). 이때 비선택 워드라인(Unsel WL)의 전압을 검증 패스 전압(Vpass_read)으로 디스차지 하기 위해서는 여러 가지 방법을 사용할 수 있다.

그 중에 하나의 방법으로는, 도 3c에 나타낸 바와 같이, 프로그램 전압 제어를 위한 제어신호(CTLBUS<7:0>; pgm)에 연속하여 입력되는 제어신호(CTLBUS<7:0>; read)에 의해서 설정된 검증 패스 전압(Vpass_read)까지 프로그램 패스 전압(Vpass_pgm)이 떨어질때까지 전압 생성, 또는 전압 펌핑을 중단한다.

이에 따라 별도의 디스차지 경로를 통하지 않고도 비선택 워드라인(Unsel WL)의 전압은 디스차지될 수 있다.

또 다른 방법으로는 별도의 디스차지 경로를 이용하여 프로그램 패스 전압(Vpass_pgm)을 검증 패스 전압(Vpass_read)까지 떨어뜨리는 방법이 있다. 이때는 별도의 디스차지 신호가 필요할 수도 있다.

또한 선택된 워드라인(Sel WL)은 비선택 워드라인(Unsel WL)에 비하여 빠르게 디스차지되기 때문에 비선택 워드라인(Unsel WL)이 검증 패스전압(Vpass_read)까지 변경되는 동안 0V까지 모두 디스차지된다. 그 이유는 선택된 워드라인(Sel WL)은 하나이고, 비선택 워드라인(Unsel WL)들은 선택된 워드라인(Sel WL)을 뺀 나머지 워드라인들이기 때문에 전압 디스차지 시간에 차이가 난다.

이때 전압 제공부(140)는 선택된 워드라인(Sel WL)이 0V까지 디스차지되면, 검증전압(Vverify)까지 전압 레벨을 상승시켜 선택된 워드라인(Sel WL)에 인가하고(S309), 프로그램 검증을 한다(S311).

프로그램 검증 결과 패스가 되면(S313), 프로그램이 종료된다. 그러나 프로그램 검증 결과가 패스되지 않으면 프로그램 전압을 상승시켜 설정하고(S315), 다시 프로그램 수행을 위해 비트라인 전압 세팅을 한다(S301).

이때 비선택 워드라인(Unsel WL)의 전압은 검증 패스전압(Vpass_read)에서 다시 상승하여 프로그램 패스 전압(Vpass_pgm)으로 다시 상승한다.

즉, 비선택 워드라인(Unsel WL)의 전압은 프로그램이 패스될때까지 0V까지 디스차지 되지 않고 검증 패스전압(Vpass_read)과 프로그램 패스 전압(Vpass_pgm)으로 변경된다.

필요에 따라서 비선택 워드라인(Unsele WL)의 전압을 디스차지 할 수도 있으나, 본발명의 실시 예에서는 프로그램이 패스될때까지 완전히 디스차지 하지 않는다.

앞서 언급한 바와 같이 도 3a와 같이 컨트롤 버스(CTLBUS)를 통해서 프로그램 제어신호와 검증 제어신호가 연속해서 생성된다. 따라서 별도의 디스차지 시간이 없어서 프로그램 전체의 동작 시간이 단축된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 불휘발성 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼부 130 : X 디코더
140 : 전압 제공부 150 : 제어부

Claims

프로그램 명령 및 프로그램할 데이터를 입력받고, 프로그램할 데이터에 따라 비트라인 전압을 세팅하는 비트라인 전압 세팅 단계;
프로그램 전압 세팅을 위한 제어신호에 응답하여 프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하고, 선택된 워드라인을 제외한 나머지 비선택된 워드라인들에 제 1 패스전압을 인가한 후, 프로그램을 진행하는 프로그램 단계; 및
상기 프로그램 전압 세팅을 위한 제어신호에 연속하여 입력되는 검증 전압 세팅을 위한 제어신호에 응답하여 상기 비선택된 워드라인에 인가된 제 1 패스전압을 제 2 패스전압으로 디스차지한 상태에서, 상기 선택된 워드라인에 프로그램 검증전압을 인가하여 프로그램 검증을 수행하는 프로그램 검증 단계
를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
제 1항에 있어서,
상기 비트라인 전압 세팅 단계는,
모든 비트라인을 프리차지하는 단계; 및
프로그램을 위해 선택된 비트라인에 연결된 메모리 셀에 프로그램할 데이터에 따라서 상기 선택된 비트라인을 디스차지하거나 프리차지 상태로 유지시키는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
제 1항에 있어서,
상기 프로그램 단계에서,
모든 워드라인의 전압에 제 1 패스전압을 인가하는 단계; 및
상기 선택된 워드라인의 전압 레벨을 상기 제 1 패스전압에서 상기 프로그램 전압 레벨로 상승시키는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
제 1항에 있어서,
상기 프로그램 검증 단계에서, 프로그램이 패스되지 않은 경우,
상기 선택된 워드라인에 인가되는 프로그램 전압을 상승시켜서 인가하고, 상기 비선택 워드라인에 인가된 제 2 패스전압을 다시 제 1 패스전압으로 상승시켜 인가하여 프로그램을 하는 단계를 더 포함하는 불휘발성 메모리 소자의 프로그램 방법.
데이터 저장을 위한 메모리 셀들이 복수개의 워드라인과 비트라인에 연결된 메모리 셀 어레이를 포함하는 불휘발성 메모리 소자가 제공되는 단계;
프로그램 명령이 입력되는 단계;
모든 비트라인을 프리차지한 후, 프로그램을 위해 선택된 비트라인의 전압을 프로그램할 데이터의 상태에 따라서 디스차지하거나 프리차지 상태로 유지시키는 단계;
모든 워드라인에 제 1 패스전압을 인가한 후, 프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하여 프로그램을 수행하는 단계;
상기 선택된 워드라인을 제외한 다른 워드라인들의 전압 레벨을 상기 제 1 패스전압보다 낮은 제 2 패스전압 레벨로 낮추는 단계; 및
상기 선택된 워드라인에 검증전압을 인가하여 프로그램 검증을 수행하는 단계
를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
제 5항에 있어서,
상기 프로그램 검증 단계에서, 프로그램이 패스되지 않은 경우,
상기 선택된 워드라인에 인가되는 프로그램 전압을 상승시켜서 인가하고, 상기 선택된 워드라인을 제외한 다른 워드라인들에 인가된 제 2 패스전압을 다시 제 1 패스전압으로 상승시켜 인가하여 프로그램을 하는 단계를 더 포함하는 불휘발성 메모리 소자의 프로그램 방법.