WO2024128521A1 - 기록 배선 및 판독 배선을 구분하여 포함하는 구조의 3차원 메모리 - Google Patents

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WO2024128521A1
WO2024128521A1 PCT/KR2023/016537 KR2023016537W WO2024128521A1 WO 2024128521 A1 WO2024128521 A1 WO 2024128521A1 KR 2023016537 W KR2023016537 W KR 2023016537W WO 2024128521 A1 WO2024128521 A1 WO 2024128521A1
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WO
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vertical channel
dimensional memory
read
wires
pattern
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PCT/KR2023/016537
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English (en)
French (fr)
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송창은
송윤흡
Original Assignee
한양대학교 산학협력단
페디셈 주식회사
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Definitions

  • the following embodiments are technologies related to three-dimensional memory, its operation method, and its manufacturing method.
  • 3D NAND memory has the advantage of being able to block the operation of the remaining strings adjacent to the selected string that is the target of the program operation through self-boosting, and can almost completely block leakage current during program operation. It has already proven advantages related to program operation, such as the advantage of
  • 3D NAND memory has the disadvantage of causing a decrease in cell current during a read operation, making high-speed operation that requires a current of several ⁇ A or more impossible.
  • the following embodiments propose a 3D memory structure that uses the program operation of existing 3D NAND memory and at the same time uses high-speed read operation through direct voltage sensing based on 2 terminals.
  • one embodiment provides a method for a write operation including a program operation.
  • a three-dimensional memory with a structure that separates recording wires and read wires for a read operation, and a method of operating and manufacturing the same.
  • a three-dimensional memory includes gate electrodes that extend in the horizontal direction on a substrate and are spaced apart in the vertical direction and are stacked; vertical channel structures penetrating the gate electrodes and extending in the vertical direction, each of the vertical channel structures including a data storage pattern, a vertical channel pattern, and a back gate; Recording wires for a recording operation of the three-dimensional memory, disposed on top of each of the vertical channel structures and connected to the vertical channel pattern; and read wires for a read operation of the three-dimensional memory, which are disposed below each of the vertical channel structures and connected to the back gate.
  • the write wires and the read wires may be arranged at positions symmetrical to each other within the three-dimensional memory.
  • each of the vertical channel structures disposed in the same row or the same column is connected to a different write line among the write lines and at the same time is connected to the read line.
  • it may be characterized as being connected to different read wiring.
  • the three-dimensional memory performs the write operation of recording the polarization state of the data storage pattern along a write path between each of the gate electrodes and each of the write wires. It can be characterized as:
  • the three-dimensional memory performs the read operation of reading the polarization state of the data storage pattern along a read path between each of the gate electrodes and each of the read wires. It can be characterized as:
  • the three-dimensional memory performs voltage sensing to determine whether the polarization state of the data storage pattern changes due to a voltage applied along a read path between each of the gate electrodes and each of the read wires. It may be characterized in that the polarization state of the data storage pattern is read by determining through.
  • the three-dimensional memory detects that the polarization state of the data storage pattern is changed by a voltage applied along a read path between each of the gate electrodes and each of the read wires through the voltage sensing. If determined, a recovery operation may be further performed to restore the polarization state of the data storage pattern after the read operation.
  • the three-dimensional memory may be characterized as having a source free structure in which a source area is omitted at the bottom of each of the vertical channel structures.
  • the three-dimensional memory performs the write operation on a target memory cell that is the target of the write operation that has been pre-charged in advance, and at the same time, the three-dimensional memory among the vertical channel structures It may be characterized by pre-charging any one vertical channel structure other than the selected vertical channel structure including the target memory cell.
  • each of the vertical channel structures may further include a back gate dielectric pattern interposed between the vertical channel pattern and the back gate.
  • the back gate dielectric pattern may precharge the vertical channel pattern in response to a pass voltage being applied through the back gate during the write operation.
  • the back gate dielectric pattern functions as a conductive state of a switching element in response to a ground voltage being applied through the back gate during the read operation, thereby concentrating on reading the polarization state of the data storage pattern. It can be characterized as:
  • gate electrodes are formed to extend in the horizontal direction on the substrate and are spaced apart in the vertical direction and are stacked; vertical channel structures penetrating the gate electrodes and extending in the vertical direction, each of the vertical channel structures including a data storage pattern, a vertical channel pattern, and a back gate; Recording wires for a recording operation arranged on top of each of the vertical channel structures and connected to the vertical channel pattern; and read lines for a read operation disposed at a bottom of each of the vertical channel structures and connected to the back gate.
  • the method of writing a three-dimensional memory includes: Applying a voltage along a write path; and recording the polarization state of the data storage pattern by a voltage applied along the recording path.
  • the recording step includes performing the write operation on a target memory cell that is the target of the write operation that has been pre-charged in advance, and at the same time, the target memory cell among the vertical channel structures. It may further include the step of precharging any vertical channel structure other than the selected vertical channel structure including the cell.
  • the back gate dielectric pattern interposed between the vertical channel pattern and the back gate precharges the vertical channel pattern in response to a pass voltage being applied through the back gate in the write operation method. It can be characterized.
  • gate electrodes are formed to extend in the horizontal direction on the substrate and are spaced apart in the vertical direction and are stacked; vertical channel structures penetrating the gate electrodes and extending in the vertical direction, each of the vertical channel structures including a data storage pattern, a vertical channel pattern, and a back gate; Recording wires for a recording operation arranged on top of each of the vertical channel structures and connected to the vertical channel pattern; and a read operation method of a three-dimensional memory including read wires for a read operation disposed at a bottom of each of the vertical channel structures and connected to the back gate, between each of the gate electrodes and each of the read wires. Applying a voltage along a read path; and reading the polarization state of the data storage pattern by determining through voltage sensing whether the polarization state of the data storage pattern changes due to the voltage applied along the read path.
  • the read operation method of the three-dimensional memory includes, when it is determined through the voltage sensing that the polarization state of the data storage pattern changes due to the voltage applied along the read path, the data is stored after the reading step. It may further include performing a recovery operation to restore the polarization state of the stored pattern.
  • the back gate dielectric pattern interposed between the vertical channel pattern and the back gate functions as a conductive state of the switching element in response to the ground voltage being applied through the back gate in the read operation method. It may be characterized by focusing on reading the polarization state of the data storage pattern.
  • a method of manufacturing a three-dimensional memory includes gate electrodes formed to extend in the horizontal direction on a substrate and spaced apart in the vertical direction and stacked; and preparing a semiconductor structure including vertical channel structures penetrating the gate electrodes and extending in the vertical direction, each of the vertical channel structures including a data storage pattern, a vertical channel pattern, and a back gate; Placing read wires for a read operation of the three-dimensional memory at the bottom of each of the vertical channel structures and connecting them to the back gate; and arranging recording wires for a recording operation of the three-dimensional memory on top of each of the vertical channel structures and connecting them with the vertical channel pattern.
  • the step of arranging the write wires on top of each of the vertical channel structures and connecting them with the vertical channel pattern includes placing the write wires at positions symmetrical to each other and the read wires in the three-dimensional memory. It may be characterized as including a placement step.
  • One embodiment proposes a three-dimensional memory with a structure that separately includes write wires for a write operation including a program operation and read wires for a read operation, an operation method, and a manufacturing method thereof, thereby improving the existing three-dimensional NAND memory. It has advantages related to program operation and at the same time can achieve the technical effect of enabling high-speed read operation through direct voltage sensing based on two terminals.
  • FIG. 1 is a simplified circuit diagram showing an array of a three-dimensional memory according to an embodiment.
  • FIG. 2A is a plan view showing the structure of a three-dimensional memory according to an embodiment, and corresponds to a cross-section based on the top of the vertical channel structures where recording wires are arranged.
  • FIG. 2B is a plan view showing the structure of a three-dimensional memory according to an embodiment, and corresponds to a cross-section based on the bottom of the vertical channel structures where read wires are arranged.
  • FIG. 3 is a cross-sectional view showing the structure of a three-dimensional memory according to an embodiment, and corresponds to a cross-section taken along line A-A' of FIGS. 2A and 2B.
  • FIG. 4 is a flow chart illustrating a recording operation method of a 3D memory according to an embodiment.
  • FIG. 5 is a diagram illustrating the structure of a 3D memory to explain a recording operation method of the 3D memory according to an embodiment.
  • FIG. 6 is a diagram for explaining a precharging operation performed in a method for writing a 3D memory according to an embodiment.
  • Figure 7 is a flow chart showing a read operation method of a 3D memory according to an embodiment.
  • FIG. 8 is a diagram illustrating the structure of a 3D memory to explain a read operation method of the 3D memory according to an embodiment.
  • 9A to 9C are diagrams for explaining a read operation method of a 3D memory according to an embodiment.
  • FIG. 10 is a diagram illustrating a recovery operation performed after a 3D memory read operation method is performed according to an embodiment.
  • 11A to 11B are diagrams for explaining the role of a gate dielectric pattern in a write operation method and a read operation method of a 3D memory according to an embodiment.
  • Figure 12 is a flow chart showing a method of manufacturing a 3D memory according to an embodiment.
  • Figure 13 is a perspective view schematically showing an electronic system including a three-dimensional memory according to one embodiment.
  • first and second are used in this specification to describe various areas, directions, and shapes, these areas, directions, and shapes should not be limited by these terms. These terms are merely used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a part referred to as a first part in one embodiment may be referred to as a second part in another embodiment.
  • 3D memory that has the advantages related to the program operation of existing 3D NAND memory and at the same time achieves the technical effect of enabling high-speed read operation through direct voltage sensing based on 2 terminals, and its operating method. and its manufacturing method are described in detail.
  • FIG. 1 is a simplified circuit diagram showing an array of a three-dimensional memory according to an embodiment.
  • a three-dimensional memory array includes a plurality of write metal lines (WML0, WML1, WML 2) and a plurality of read metal lines (RML0, RML1, RML2). ) and a plurality of cell strings (CSTR) disposed between the write wires (WML0, WML1, WML2) and the read wires (RML0, RML1, RML2).
  • WML0, WML1, WML2 write metal lines
  • RML1 read metal lines
  • CSTR cell strings
  • the recording wires WML0, WML1, and WML2 may extend in the second direction D2 and be spaced apart from each other along the first direction D1 and may be arranged two-dimensionally.
  • the first direction (D1), the second direction (D2), and the third direction (D3) are each orthogonal to each other and may form a rectangular coordinate system defined by the X, Y, and Z axes.
  • Each of the recording wires may be located at the top of the cell strings (CSTR), and a plurality of cell strings (CSTR) may be connected in parallel to each of the recording wires (WML0, WML1, WML2). You can.
  • the read wires RML0, RML1, and RML2 may extend in the second direction D2 and be spaced apart from each other in the first direction D1 and may be arranged two-dimensionally.
  • Each of the read wires may be located at the bottom of the cell strings (CSTR), and a plurality of cell strings (CSTR) may be connected in parallel to each of the read wires (RML0, RML1, RML2). You can.
  • These write wires (WML0, WML1, WML2) and read wires (RML0, RML1, RML2) may be arranged in symmetrical positions within the three-dimensional memory.
  • the recording lines (WML0, WML1, WML2) are located at the top of the cell strings (CSTR) in a two-dimensional plane (first direction (D1) and second direction (D2)) with respect to the cell strings (CSTR).
  • the position where the read wires (RML0, RML1, RML2) are placed on the cell strings (CSTR) is arranged on a two-dimensional plane with respect to the cell strings (CSTR) at the bottom of the cell strings (CSTR). It can be symmetrical in position.
  • the cell strings (CSTR) extend in the third direction (D3) and include write wires (WML0, WML1, WML2) and read wires (RML0, RML1, RML2) arranged along the second direction (D2), respectively. Can be arranged to be connected.
  • each of the cell strings (CSTR) is connected to the recording wires (WML0, WML1, WML2) and first and second string selection transistors (SST1, SST2) connected in series, first and second string selection It may be composed of memory cell transistors (MCT) disposed between the transistors (SST1, SST2) and the read wires (RML0, RML1, RML2) and connected in series. Additionally, each memory cell transistor (MCT) may include a data storage element.
  • each cell string may include first and second string selection transistors (SST1, SST2) connected in series, and the first and second string selection transistors (SST1, SST2) may be used to record It can be connected to one of the wires (WML0, WML1, WML2).
  • each cell string CSTR may include one string select transistor.
  • One cell string CSTR may be composed of a plurality of memory cell transistors MCT having different distances from the write lines WML0, WML1, and WML2 and the read lines RML0, RML1, and RML2. That is, the memory cell transistors MCT may be connected in series while being arranged along the third direction D3 between the first string select transistor SST1 and each of the read wires RML0, RML1, and RML2.
  • the highest or lowest memory cell transistors (MCT) in each of the cell strings (CSTR) may be used as a dummy cell transistor (DMC).
  • the first string selection transistor SST1 may be controlled by the first string selection lines SSL1-1, SSL1-2, and SSL1-3
  • the second string selection transistor SST2 may be controlled by the first string selection lines SSL1-1, SSL1-2, and SSL1-3. It can be controlled by 2 string selection lines (SSL2-1, SSL2-2, SSL2-3).
  • the memory cell transistors (MCT) may each be controlled by a plurality of word lines (WL0-WLn), and the dummy cell transistors (DMC) may each be controlled by a dummy word line (DWL).
  • each other Gate electrodes provided in different rows or columns may be controlled independently.
  • the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) extend along the first direction (D1) , may be spaced apart from each other in the second direction D2 and arranged two-dimensionally.
  • first string selection lines (SSL1-1, SSL1-2, SSL1-3) provided at substantially the same level from the write wires (WML0, WML1, WML2) or the read wires (RML0, RML1, RML2);
  • the two string selection lines (SSL2-1, SSL2-2, and SSL2-3) may be electrically separated from each other.
  • FIG. 2A is a plan view showing the structure of a three-dimensional memory according to an embodiment, and corresponds to a cross-section based on the top of the vertical channel structures where recording wires are arranged
  • FIG. 2B is a plan view showing the structure of a three-dimensional memory according to an embodiment. It is a plan view showing the structure and corresponds to a cross-section based on the bottom of the vertical channel structures where the read wires are arranged.
  • Figure 3 is a cross-sectional view showing the structure of a three-dimensional memory according to one embodiment, and Figures 2A to 2B are shown. It corresponds to a cross section cut along line A-A'.
  • the substrate (SUB) is a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a single crystal epitaxial layer grown on a monocrystalline silicon substrate. It can be.
  • the substrate SUB may be doped with a first conductivity type impurity (eg, a P-type impurity).
  • Stacked structures may be disposed on the substrate (SUB).
  • the stacked structures ST may extend in the first direction D1 and be two-dimensionally arranged along the second direction D2. Additionally, the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1, EL2, and EL3 and interlayer insulating films ILD that are alternately stacked in a vertical direction perpendicular to the top surface of the substrate SUB (for example, in the third direction D3).
  • the stacked structures ST may have a substantially flat top surface. That is, the top surface of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or the reverse direction of the third direction D3.
  • each of the gate electrodes EL1, EL2, and EL3 has word lines (WL0-WLn, DWL) and first string selection lines (SSL1-1) sequentially stacked on the substrate (SUB). , SSL1-2, SSL1-3) and second string selection lines (SSL2-1, SSL2-2, SSL2-3).
  • Each of the gate electrodes EL1, EL2, and EL3 may extend in the first direction D1 and have substantially the same thickness in the third direction D3.
  • thickness refers to the thickness in the third direction (D3).
  • Each of the gate electrodes EL1, EL2, and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1, EL2, and EL3 is made of a doped semiconductor (e.g., doped silicon, etc.), a metal (e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (e.g., titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1, EL2, and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal materials described.
  • the gate electrodes EL1, EL2, and EL3 include the first gate electrode EL1 at the bottom, the third gate electrode EL3 at the top, and the first gate electrode EL1 and the third gate electrode EL3. It may include a plurality of second gate electrodes EL2 therebetween.
  • the first gate electrode EL1 and the third gate electrode EL3 are each shown and described in singular form, but this is illustrative and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to the dummy word line DWL shown in FIG. 1 .
  • the second gate electrode EL2 may correspond to one of the word lines WL0-WLn shown in FIG. 1.
  • the third gate electrode EL3 is connected to one of the first string selection lines SSL1-1, SSL1-2, and SSL1-3 or the second string selection lines SSL2-1 and SSL2-2 shown in FIG. 1. , SSL2-3) may apply.
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the length of the gate electrodes EL1, EL2, and EL3 of the stacked structures ST may decrease in the first direction D1 as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the greatest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the greatest length in the first direction D1 and the smallest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures may decrease as it moves away from the outer-most one of the vertical channel structures (VS), which will be described later, and the gate electrodes (EL1, The side walls of EL2 and EL3) may be spaced apart at regular intervals along the first direction D1 from a plan view.
  • each of the interlayer dielectric layers may have different thicknesses.
  • the lowest and uppermost of the interlayer insulating layers (ILD) may have a smaller thickness than the other interlayer insulating layers (ILD).
  • the thickness of each interlayer dielectric layer (ILD) may have a different thickness depending on the characteristics of the semiconductor device, or may all be set to be the same.
  • the interlayer insulating films ILD may be formed of an insulating material to insulate the gate electrodes EL1, EL2, and EL3.
  • the interlayer insulating films (ILD) may be formed of silicon oxide.
  • a plurality of channel holes CH may be provided penetrating a portion of the stacked structures ST and the substrate SUB.
  • Vertical channel structures (VS) may be provided within the channel holes (CH).
  • the vertical channel structures VS are a plurality of cell strings CSTR shown in FIG. 1 and may be connected to the substrate SUB and extend in the third direction D3.
  • the connection of the vertical channel structures (VS) to the substrate (SUB) may be achieved by the lower surface of a portion of each of the vertical channel structures (VS) contacting the upper surface of the substrate (SUB), but is not limited or limited thereto. It may also be buried inside the substrate (SUB). When a portion of each of the vertical channel structures (VS) is buried inside the substrate (SUB), the lower surface of the vertical channel structures (VS) may be located at a lower level than the upper surface of the substrate (SUB).
  • a plurality of rows of vertical channel structures (VS) penetrating one of the stacked structures (ST) may be provided.
  • rows of three vertical channel structures (VS) may penetrate one of the stacked structures (ST).
  • four or more rows of vertical channel structures (VS) pass through one of the stacked structures (ST), or one or two or more rows of vertical channel structures (VS) are stacked. It can penetrate one of the structures (ST).
  • the vertical channel structures (VS) corresponding to one column may be shifted in the first direction (D1) from the vertical channel structures (VS) corresponding to the other adjacent column.
  • D1 first direction
  • the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1.
  • the vertical channel structures VS may be arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures (VS) is shown as having a pillar shape with the same width at the top and bottom, but it is not limited or limited thereto, and as it moves toward the third direction (D3), the first direction (D1) and the second direction (D2) may have a shape in which the width is increased.
  • the upper surface of each of the vertical channel structures (VS) may have a circular shape, an oval shape, a square shape, or a bar shape.
  • These vertical channel structures VS may correspond to channels of the first and second string select transistors SST1 and SST2 and the memory cell transistors MCT shown in FIG. 1 .
  • Each of the vertical channel structures may include a data storage pattern (DSP), a vertical channel pattern (VCP), a back gate (BG), and a conductive pad (PAD).
  • the data storage pattern (DSP) and vertical channel pattern (VCP) may have a pipe shape or macaroni shape with an open bottom
  • the back gate (BG) may have a vertical channel pattern ( It may have a form that fills the inner space of the vertical channel pattern (VCP) while at least partially surrounded by the VCP.
  • a back gate dielectric pattern (BGDP) may be interposed between the vertical channel pattern (VCP) and the back gate (BG).
  • the data storage pattern (DSP) covers the inner wall of each of the channel holes (CH), surrounds the outer wall of the vertical channel pattern (VCP) on the inside, and the side walls of the gate electrodes (EL1, EL2, EL3) on the outside. can come into contact with Accordingly, the areas corresponding to the second gate electrodes EL2 in the data storage pattern DSP are the second gate electrodes together with the areas corresponding to the second gate electrodes EL2 in the vertical channel pattern VCP.
  • Memory cells that perform memory operations can be configured by voltage applied through (EL2).
  • the memory cells correspond to memory cell transistors (MCT) shown in FIG. 1.
  • the data storage pattern DSP may be a data storage element that represents data values in the polarization state of charges caused by the voltage applied through the second gate electrodes EL2.
  • the data storage pattern may be formed of a ferroelectric material to represent binary data values or multivalued data values in the polarization state of charges.
  • the ferroelectric material is HfO x having an orthorhombic crystal structure , HfO (SrBi 2 Ti 2 O 3 ), BLT(Bi(La, Ti)O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate , BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , TiO x , TaO x or InO x .
  • the data storage pattern (DSP) is shown extending in a vertical direction (e.g., the third direction (D3)), but is not limited to this and is not limited to this, but is formed on the outer wall of the vertical channel pattern (VCP) and in the channel holes (CH). It may have a plurality of segmented structures that are spaced apart only in areas corresponding to the second gate electrodes EL2 on each inner wall.
  • the vertical channel pattern (VCP) may cover the inner wall of the data storage pattern (DSP) and may extend in a vertical direction (eg, third direction D3).
  • the vertical channel pattern (VCP) is located between the data storage pattern (DSP) and the back gate (BG) (or between the data storage pattern (DSP) and the back gate dielectric pattern (BGDP) if a back gate dielectric pattern (BGDP) is included.
  • BG back gate
  • BGDP back gate dielectric pattern
  • BGDP back gate dielectric pattern
  • BGDP back gate dielectric pattern
  • memory cells may be formed together with areas corresponding to the second gate electrodes EL2 in the data storage pattern DSP.
  • the top surface of the vertical channel pattern VCP may be located at a higher level than the top surface of the uppermost one of the second gate electrodes EL2. More specifically, the top surface of the vertical channel pattern VCP may be located between the top and bottom surfaces of the third gate electrode EL3.
  • the vertical channel pattern (VCP) is a component that transfers charges or holes to the data storage pattern (DSP), and may be formed of single crystalline silicon or polysilicon to form a channel or be boosted by an applied voltage.
  • the vertical channel pattern (VCP) may be formed of an oxide semiconductor material that can block, suppress, or minimize leakage current.
  • the vertical channel pattern (VCP) may be formed of an oxide semiconductor material or a group 4 semiconductor material containing at least one of In, Zn, or Ga with excellent leakage current characteristics.
  • the vertical channel pattern (VCP) may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern can block, suppress, or minimize leakage current to the gate electrodes (EL1, EL2, EL3) or the substrate (SUB), and at least one of the gate electrodes (EL1, EL2, EL3)
  • the characteristics of any one transistor for example, threshold voltage distribution and speed of program/read operations
  • the electrical characteristics of the three-dimensional memory can be improved.
  • the top of the vertical channel pattern (VCP) may be connected to the recording wiring (WML0, WML1, WML2) for recording operation.
  • the recording wires (WML0, WML1, WML2) extend in the second direction (D2), are spaced apart from each other along the first direction (D1), are arranged two-dimensionally, and are disposed on top of each of the vertical channel structures (VS).
  • each of the vertical channel structures (VS) can be electrically connected to the vertical channel pattern (VCP).
  • Each of the recording wires (WML0, WML1, WML2) may be electrically connected to the vertical channel pattern (VCP) through the recording wire contact plug (WMLPG).
  • the voltage applied from each of the second gate electrodes EL2 and the voltage applied from each of the recording wires WML0, WML1, and WML2 A write path directed to each of the write wires WML0, WML1, and WML2 may be formed.
  • Each of the recording wires is a semiconductor (ex, doped silicon, etc.), metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium) doped so that a voltage is applied. ), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitrides (e.g., titanium nitride, tantalum nitride, etc.). You can.
  • the back gate (BG) is at least partially surrounded and contacted by a vertical channel pattern (VCP) and may be formed to apply a voltage to the vertical channel pattern (VCP) for memory operation, and may be formed as a back electrode or back electrode. ), etc.
  • VCP vertical channel pattern
  • the back gate (BG) is a doped semiconductor (ex, doped silicon, etc.), metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), It may be formed of a conductive material containing at least one selected from Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • the back gate (BG) may include at least one of all metal materials that can be formed by ALD in addition to the metal materials described.
  • the back gate BG extends along the third direction D3 from the level corresponding to the first gate electrode EL1 to the level corresponding to the second gate electrode EL2 within the vertical channel pattern VCP. can be formed. That is, the top surface of the back gate BG may be located at a higher level than the top surface of the uppermost one of the second gate electrodes EL2. However, without being limited or restricted thereto, the back gate BG may be formed to extend along the third direction D3 within the vertical channel pattern VCP to a level corresponding to the third gate electrode EL3.
  • the back gate (BG) of this structure uses a voltage to set, change, and maintain the polarization state of the charges of the ferroelectric-based data storage pattern (DSP) during memory operations (e.g., write operations and read operations) of the three-dimensional memory. It can be used for authorized purposes. Accordingly, the voltage applied to the back gate (BG) through the read wires (RML0, RML1, RML2) is the voltage applied to the word lines (WL0-WLn) and the write wire connected to each of the vertical channel structures (VS). Together with the voltage applied through WML0, WML1, and WML2, memory operation of the three-dimensional memory can be caused. A detailed description of this is provided below.
  • the bottom of the back gate (BG) may be connected to read wiring (RML0, RML1, RML2) for a read operation.
  • the read wires (RML0, RML1, RML2) extend in the second direction (D2) and are spaced apart from each other along the first direction (D1), arranged two-dimensionally, and disposed at the bottom of each of the vertical channel structures (VS).
  • each of the vertical channel structures (VS) can be electrically connected to the back gate (BG).
  • Each of the read wires (RML0, RML1, RML2) may be directly electrically connected to the back gate (BG), but is not limited or limited thereto and may also be electrically connected to the back gate (BG) through the read wire contact plug (RMLPG). It may be possible.
  • the voltage applied from each of the second gate electrodes EL2 and the voltage applied from each of the read wires RML0, RML1, and RML2 A read path directed to each of the read wires RML0, RML1, and RML2 may be formed.
  • a back gate dielectric pattern is disposed between the back gate (BG) and the vertical channel pattern (VCP), and can be used in different roles in a write operation method and a read operation method. A detailed description of this will be described below with reference to FIGS. 11A to 11B.
  • the back gate dielectric pattern (BGDP) can be omitted depending on the implementation example.
  • the back gate (BG) is formed in the inner hole of the vertical channel pattern (VCP) and is tightly surrounded by the vertical channel pattern (VCP), but is not limited or limited thereto and is not limited to the vertical channel pattern (VCP). It may be formed in a structure in which at least part of the structure is surrounded by VCP).
  • a structure in which the back gate (BG) and the back gate dielectric pattern (BGDP) are included in at least a portion of the vertical channel pattern (VCP) or a structure penetrating the vertical channel pattern (VCP) may be implemented.
  • the described write wires (WML0, WML1, WML2) and read wires (RML0, RML1, RML2) may be respectively arranged in symmetrical positions within the three-dimensional memory.
  • the position where the write wires (WML0, WML1, WML2) are placed on top of each of the vertical channel structures (VS) is the same as the read wires (RML0, RML1, RML2) as shown in FIGS. 2A and 2B. ) may be symmetrical to the position disposed at the bottom of each of the vertical channel structures (VS).
  • the first write wire (WML0) may be disposed in a position that is vertically symmetrical with the first read wire (RML0), and the second write wire (WML1) may be placed in a position that is vertically symmetrical with the second read wire (RML1). It can be placed in any location.
  • each of the vertical channel structures (VS) disposed in the same row among the vertical channel structures (VS) is different from the recording wiring (WML0, WML1, WML2).
  • it can be connected to different read wires among the read wires (RML0, RML1, and RML2). That is, each of the vertical channel structures (VS) arranged in the same row is connected to a different recording wire through a recording wire contact plug (WMLPG) arranged in a different manner, and is connected to a different recording wire through a back gate (BG) arranged in a different way.
  • WMLPG recording wire contact plug
  • BG back gate
  • the first vertical channel structure (VS0) is connected to the first write wiring contact. It may be connected to the first write wire (WML0) through the plug (WMLPG0), and the second vertical channel structure (VS1) may be connected to the second write wire (WML1) through the second write wire contact plug (WMLPG1).
  • the third vertical channel structure VS2 may be connected to the third write line WML2 through the third write line contact plug WMLPG2.
  • a conductive pad may be provided on the upper surface of the vertical channel pattern (VCP).
  • the conductive pad (PAD) may be connected to the top of the vertical channel pattern (VCP).
  • the sidewall of the conductive pad (PAD) may be surrounded by a data storage pattern (DSP).
  • the top surface of the conductive pad PAD may be substantially coplanar with the top surface of each of the stacked structures ST (that is, the top surface of the uppermost one of the interlayer dielectric layers ILD).
  • the lower surface of the conductive pad PAD may be located at a lower level than the upper surface of the third gate electrode EL3. More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3. That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in the horizontal direction.
  • the conductive pad (PAD) may be formed of a semiconductor or conductive material doped with impurities.
  • the conductive pad (PAD) is a semiconductor material doped with impurities different from the substrate SUB (more precisely, impurities of a second conductivity type (e.g., N-type) different from the first conductivity type (e.g., P-type)). It can be formed as
  • the conductive pad can reduce the contact resistance between the recording wires (WML0, WML1, WML2) and the vertical channel pattern (VCP).
  • the 3D memory may have a source free structure in which the source area is omitted at the bottom of each vertical channel structure (VS).
  • VS vertical channel structure
  • a separation trench TR extending in the first direction D1 may be provided between adjacent stacked structures ST.
  • insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material with a low dielectric constant.
  • a capping insulating layer may be provided on the stacked structures (ST), the vertical channel structures (VS), and the insulating spacers (SP).
  • the capping insulating layer (CAP) may cover the top surface of the uppermost one of the interlayer insulating layers (ILD), the top surface of the conductive pad (PAD), and the top surface of the common source plug (CSP).
  • the capping insulating film (CAP) may be formed of an insulating material different from the interlayer insulating films (ILD).
  • a recording wire contact plug (WMLPG) electrically connected to the conductive pad (PAD) and the recording wires (WML0, WML1, and WML2) may be provided inside the capping insulating film (CAP).
  • the bit line contact plug BLPG may have a shape whose width in the first direction D1 and the second direction D2 increases as it moves toward the third direction D3.
  • the three-dimensional memory is not limited or limited to the described structure, and depending on the implementation example, may include a vertical channel pattern (VCP), a ferroelectric-based data storage pattern (DSP), a back gate (BG), and a gate electrode ( EL1, EL2, EL3), write wires (WML0, WML1, WML2), and read wires (RML0, RML1, RML2).
  • VCP vertical channel pattern
  • DSP ferroelectric-based data storage pattern
  • BG back gate
  • EL1, EL2, EL3 gate electrode
  • WML0, WML1, WML2 write wires
  • RML0, RML1, RML2 read wires
  • FIG. 4 is a flow chart showing a recording operation method of a 3D memory according to an embodiment
  • FIG. 5 is a diagram showing the structure of a 3D memory to explain a recording operation method of a 3D memory according to an embodiment
  • FIG. 6 is a diagram for explaining a precharging operation performed in a method of writing a three-dimensional memory according to an embodiment.
  • the three-dimensional memory has a write path (gate electrodes EL1, A voltage may be applied along a recording path from each of EL2 and EL3 to each of the recording wires (WML0, WML1, and WML2).
  • the three-dimensional memory has a positive value on the selected gate electrode (Sel EL) corresponding to the target memory cell that is the target of the write operation among the gate electrodes (EL1, EL2, and EL3).
  • a negative write voltage V WRITE
  • WML write line
  • V PASS a pass voltage
  • BG back gate
  • Sel VS selected vertical channel structure
  • Unsel EL floating the remaining gate electrodes
  • V PASS the pass voltage
  • Unsel EL the pass voltage
  • the voltage is applied along the write path from the electrode (Sel EL) toward the write wire (the write path consisting of the selected gate electrode (Sel EL), data storage pattern (DSP), channelized vertical channel pattern (VCP), and write wire). It can be approved.
  • the 3D memory can record the polarization state of the data storage pattern (DSP) by the voltage applied along the recording path.
  • recording the polarization state of the data storage pattern (DSP) means changing the polarization state of the data storage pattern (DSP) to a polarization state corresponding to data of “1” or to a polarization state corresponding to data of “0”. It means to maintain.
  • the 3D memory performs a write operation on the target memory cell that is the target of the write operation, and at the same time, the remaining vertical channel structures (VS) excluding the selected vertical channel structure (Sel VS) including the target memory cell Any one vertical channel structure (Unsel VS) can be pre-charged. Accordingly, the next write operation can be performed on the precharged vertical channel structure (VS). Also, similarly, it is assumed that the target memory cell to be written in step S420 has been precharged in advance.
  • precharging the vertical channel structure means turning on the vertical channel pattern (VCP) included in the vertical channel structure (VS) by applying a pass voltage (V PASS ), and turning on the vertical channel pattern (VCP).
  • V PASS pass voltage
  • V PASS pass voltage
  • the 3D memory when performing a write operation on the vertical channel structures (VS) included in group A, the 3D memory performs a precharging operation on the vertical channel structures (VS) included in group B.
  • the precharging operation is performed.
  • Technical effects can be achieved without taking time to perform them separately from the recording operation.
  • This write operation method corresponds to the memory operation method of FeFET.
  • the back gate dielectric pattern (BGDP) is connected to the back gate (BG) in steps S410 to S420. ), by precharging the vertical channel pattern (VCP) in response to the application of the pass voltage (V PASS ), a channel is formed in the vertical channel pattern (VCP), so that the polarization state is recorded in the data storage pattern (DSP). .
  • FIG. 7 is a flow chart showing a read operation method of a 3D memory according to an embodiment
  • FIG. 8 is a diagram showing the structure of a 3D memory to explain a read operation method of a 3D memory according to an embodiment
  • 9A to 9C are diagrams for explaining a read operation method of a 3D memory according to an embodiment
  • Figure 10 shows a recovery operation performed after the read operation method of a 3D memory according to an embodiment is performed. This is a drawing for explanation.
  • the three-dimensional memory has a read path (gate electrodes EL1, A voltage may be applied along a read path from each of EL2 and EL3 to each of the read wires RML0, RML1, and RML2.
  • the three-dimensional memory is a back gate (BG) of a selected vertical channel structure (Sel VS) including a target memory cell that is the target of a read operation among the vertical channel structures (VS).
  • BG back gate
  • V positive read voltage
  • EL selected gate electrode
  • a read path selected gate electrode (Sel EL), data storage pattern (DSP), A voltage can be applied along a read path consisting of a vertical channel pattern (VCP) in which a channel is formed, a back gate dielectric pattern (BGDP), and a read line.
  • VCP vertical channel pattern
  • BGDP back gate dielectric pattern
  • the value of the read voltage may be determined to be a value greater than or equal to the sum of the turn-on voltage value that turns on the back gate dielectric pattern (BGDP) as a switching element and the sensing voltage value.
  • the read voltage value may be determined to be 3V or more.
  • the 3D memory can read the polarization state of the data storage pattern (DSP) by the voltage applied along the read path. More specifically, the 3D memory can read the polarization state of the data storage pattern (DSP) by determining through direct voltage sensing that the polarization state of the data storage pattern (DSP) changes due to the voltage applied along the read path. .
  • the polarization state of the target memory cell area of the data storage pattern (DSP) is shown in FIG. 9A. If this is the case, the polarization state of the target memory cell area can be maintained regardless of the voltage being applied in step S710.
  • This read operation method corresponds to the memory operation method of FRAM.
  • the three-dimensional memory responds to the voltage for reading after the precharging level being applied along the read path, as shown in FIG. 9C according to the value of data written in the target memory cell area. Likewise, voltages of different values are sensed. Accordingly, the 3D memory can read the value of data written in the target memory cell area based on the directly sensed voltage value.
  • the polarization state of the target memory cell area of the data storage pattern (DSP) is as shown at the top of FIG. 9B, and step (S710) ), when the polarization state of the target memory cell region changes in response to the voltage being applied, an operation to restore the polarization state of the target memory cell region is required.
  • a recovery operation to restore the polarization state of the data storage pattern (DSP) after the read operation is shown in Figure 10. It can be performed as instructed.
  • the back gate dielectric pattern (BGDP) is formed on the back gate (BG) in steps S710 to S720.
  • BGDP functions as an insulating film in response to application of a ground voltage (0V), making it possible to focus on reading the read state of the data storage pattern (DSP).
  • 11A to 11B are diagrams for explaining the role of a gate dielectric pattern in a write operation method and a read operation method of a 3D memory according to an embodiment.
  • the back gate dielectric pattern (BGDP) interposed between the vertical channel pattern (VCP) and the back gate (BG) may play different roles in write operations and read operations.
  • the back gate dielectric pattern precharges the vertical channel pattern (VCP) in response to the pass voltage (V PASS ) being applied to the back gate (BG) in the above-described steps (S410 to S420), As shown in FIG. 11A, a channel is formed in the vertical channel pattern (VCP) so that the polarization state can be recorded in the data storage pattern (DSP).
  • the back gate dielectric pattern (BGDP) conducts the switching element as shown in FIG. 11B in response to the ground voltage (0V) being applied to the back gate (BG) in the above-described steps (S710 to S720).
  • DSP data storage pattern
  • the back gate dielectric pattern functions as a switching element that turns on when a voltage of a certain value (e.g., pass voltage) is applied, and as a switching element in a conductive state when a voltage below a certain value is applied. It can be formed from functional materials.
  • the back gate dielectric pattern (BGDP) may be formed of at least one of a material with a dielectric constant of 4 or more, an oxide material, or a phase change material.
  • Figure 12 is a flow chart showing a method of manufacturing a 3D memory according to an embodiment.
  • the manufacturing method described below is for manufacturing a three-dimensional memory with the structure described above with reference to FIGS. 1 to 11, and is assumed to be performed by an automated and mechanized manufacturing system.
  • the manufacturing system can prepare a semiconductor structure (SEMI-STR).
  • the semiconductor structure (SEM-STR) includes gate electrodes (EL1, EL2, EL3) extending in the horizontal direction on the substrate (SUB) and stacked while being spaced apart in the vertical direction; and vertical channel structures VS extending in the vertical direction and penetrating the gate electrodes EL1, EL2, and EL3. That is, the semiconductor structure (SEMI-STR) may include the stacked structures (ST) and vertical channel structures (VS) of the structures described above with reference to FIGS. 1 to 3.
  • the manufacturing system may place read wires (RML0, RML1, RML2) for a read operation of the three-dimensional memory at the bottom of each of the vertical channel structures (VS) and connect them to the back gate (BG). there is.
  • step S1230 the manufacturing system arranges the recording wires (WML0, WML1, WML2) for the recording operation of the three-dimensional memory on top of each of the vertical channel structures (VS) and connects them to the vertical channel pattern (VCP). You can.
  • the manufacturing system may arrange the write wires (WML0, WML1, and WML2) at positions symmetrical to each other and the read wires (RML0, RML1, and RML2) within the three-dimensional memory.
  • Figure 13 is a perspective view schematically showing an electronic system including a three-dimensional memory according to one embodiment.
  • an electronic system 1300 including a three-dimensional memory includes a main board 1301, a controller 1302 mounted on the main board 1301, and one or more semiconductor packages 1303. and DRAM 1304.
  • the semiconductor package 1303 and the DRAM 1304 may be connected to the controller 1302 through wiring patterns 1305 provided on the main board 1301.
  • the main board 1301 may include a connector 1306 including a plurality of pins coupled to an external host.
  • the number and arrangement of a plurality of pins in the connector 1306 may vary depending on the communication interface between the electronic system 1300 and an external host.
  • the electronic system 1300 may use any of the interfaces such as Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCIExpress), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS). Depending on one, you can communicate with an external host.
  • the electronic system 1300 may operate by, for example, power supplied from an external host through the connector 1306.
  • the electronic system 1300 may further include a Power Management Integrated Circuit (PMIC) that distributes power supplied from an external host to the controller 1302 and the semiconductor package 1303.
  • PMIC Power Management Integrated Circuit
  • the controller 1302 can write data to or read data from the semiconductor package 1303 and improve the operating speed of the electronic system 1300.
  • the DRAM 1304 may be a buffer memory to alleviate the speed difference between the semiconductor package 1303, which is a data storage space, and an external host.
  • the DRAM 1304 included in the electronic system 1300 may operate as a type of cache memory and may provide space for temporarily storing data during control operations for the semiconductor package 1303.
  • the controller 1302 may further include a DRAM controller for controlling the DRAM 1304 in addition to a NAND controller for controlling the semiconductor package 1303.
  • the semiconductor package 1303 may include first and second semiconductor packages 1303a and 1203b that are spaced apart from each other.
  • the first and second semiconductor packages 1303a and 1203b may each include a plurality of semiconductor chips 1320.
  • Each of the first and second semiconductor packages 1303a and 1203b includes a package substrate 1310, semiconductor chips 1320 on the package substrate 1310, and adhesive layers 1330 disposed on the lower surfaces of each of the semiconductor chips 820. ), connection structures 1340 that electrically connect the semiconductor chips 1320 and the package substrate 1310, and a molding layer 1350 that covers the semiconductor chips 1320 and the connection structures 1340 on the package substrate 1310. may include.
  • the package substrate 1310 may be a printed circuit board including upper package pads 1311.
  • Each semiconductor chip 1320 may include input/output pads 1321.
  • Each of the semiconductor chips 1320 may include the three-dimensional memory described above with reference to FIGS. 1 to 12 . More specifically, each of the semiconductor chips 1320 may include gate stacked structures 1322 and memory channel structures 1323.
  • the gate stacked structures 1322 may correspond to the above-described stacked structures (ST)
  • the memory channel structures 1323 may correspond to the above-described vertical channel structures (VS) and at least one vertical connection pattern (VP). It may apply.
  • connection structures 1340 may be, for example, bonding wires that electrically connect the input/output pads 1321 and the top pads of the package 1311. Accordingly, in each of the first and second semiconductor packages 1303a and 1203b, the semiconductor chips 1320 may be electrically connected to each other using a bonding wire method, and the package upper pads 1311 of the package substrate 1310 and Can be electrically connected. According to embodiments, in each of the first and second semiconductor packages 1303a and 1203b, the semiconductor chips 1320 are connected to a through electrode (Through Silicon Via) instead of the bonding wire-type connection structures 1340. They may be electrically connected to each other.
  • a through electrode Through Silicon Via
  • the controller 1302 and the semiconductor chips 1320 may be included in one package.
  • the controller 1302 and the semiconductor chips 1320 may be mounted on a separate interposer board different from the main board 1301, and the controller 1302 and the semiconductor chips 1320 may be connected to each other through wiring provided on the interposer board. there is.

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Abstract

기록 배선 및 판독 배선을 구분하여 포함하는 구조의 3차원 메모리가 개시된다. 일 실시예에 따르면, 3차원 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-; 상기 수직 채널 구조체들 각각의 상단에 배치되어 상기 수직 채널 패턴에 연결되는, 상기 3차원 메모리의 기록 동작을 위한 기록 배선들; 및 상기 수직 채널 구조체들 각각의 하단에 배치되어 상기 백 게이트에 연결되는, 상기 3차원 메모리의 판독 동작을 위한 판독 배선들을 포함할 수 있다.

Description

기록 배선 및 판독 배선을 구분하여 포함하는 구조의 3차원 메모리
아래의 실시예들은 3차원 구조의 메모리, 그 동작 방법 및 그 제조 방법에 관한 기술이다.
3차원 NAND 메모리는 저비용, 대용량의 장점에 더해, 셀프 부스팅을 통해 프로그램 동작의 대상이 되는 선택된 스트링(String)에 인접한 나머지 스트링의 동작을 차단할 수 있는 장점, 프로그램 동작 시 누설 전류를 완벽에 가깝게 차단할 수 있는 장점 등 프로그램 동작과 관련된 이미 검증된 장점들을 갖고 있다.
그러나 3차원 NAND 메모리는 판독 동작 시 셀 전류의 감소가 야기되어, 수 μA 이상의 전류가 필요한 고속 동작이 불가능한 단점을 갖는다.
이에, 아래의 실시예들은 기존 3차원 NAND 메모리의 프로그램 동작을 사용하는 동시에, 2 단자(Terminal) 기반의 직접적인 전압 센싱을 통한 고속 판독 동작을 사용하는 구조의 3차원 메모리를 제안하고자 한다.
일 실시예들은 기존 3차원 NAND 메모리의 프로그램 동작과 관련된 장점을 갖는 동시에 2 단자(Terminal) 기반의 직접적인 전압 센싱을 통한 고속 판독 동작이 가능한 기술적 과제를 해결하고자, 프로그램 동작을 포함하는 기록 동작을 위한 기록 배선들과, 판독 동작을 위한 판독 배선들을 구분하여 포함하는 구조의 3차원 메모리, 그 동작 방법 및 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-; 상기 수직 채널 구조체들 각각의 상단에 배치되어 상기 수직 채널 패턴에 연결되는, 상기 3차원 메모리의 기록 동작을 위한 기록 배선들; 및 상기 수직 채널 구조체들 각각의 하단에 배치되어 상기 백 게이트에 연결되는, 상기 3차원 메모리의 판독 동작을 위한 판독 배선들을 포함할 수 있다.
일 측에 따르면, 상기 기록 배선들 및 상기 판독 배선들은, 상기 3차원 메모리 내에서 서로 대칭되는 위치에 각기 배치되는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 수직 채널 구조체들 중 동일한 로우(Row) 또는 동일한 컬럼(Column)에 배치되는 수직 채널 구조체들 각각은, 상기 기록 배선들 중 서로 다른 기록 배선과 연결되는 동시에, 상기 판독 배선들 중 서로 다른 판독 배선과 연결되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 메모리는, 상기 게이트 전극들 각각 및 상기 기록 배선들 각각 사이의 기록 경로(Write path)를 따라 상기 데이터 저장 패턴의 분극 상태를 기록하는 상기 기록 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 메모리는, 상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로(Read path)를 따라 상기 데이터 저장 패턴의 분극 상태를 판독하는 상기 판독 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 메모리는, 상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화되는지 여부를 전압 센싱을 통해 판단함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 메모리는, 상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화됨을 상기 전압 센싱을 통해 판단한 경우, 상기 판독 동작 이후 상기 데이터 저장 패턴의 분극 상태를 회복시키는 리커버리 동작을 더 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 메모리는, 상기 수직 채널 구조체들 각각의 하단에 소스 영역이 생략된 소스 프리(Source free) 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 메모리는, 사전에 프리차징(Pre-charging)된 상기 기록 동작의 대상이 되는 대상 메모리 셀에 대한 상기 기록 동작을 수행함과 동시에, 상기 수직 채널 구조체들 중 상기 대상 메모리 셀을 포함하는 선택된 수직 채널 구조체를 제외한 나머지 어느 하나의 수직 채널 구조체를 프리차징(Pre-charging)하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 수직 채널 구조체들 각각은, 상기 수직 채널 패턴 및 상기 백 게이트 사이에 개재되는 백 게이트 유전 패턴을 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 백 게이트 유전 패턴은, 상기 기록 동작 시 상기 백 게이트를 통해 패스 전압이 인가됨에 응답하여 상기 수직 채널 패턴을 프리차징하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 백 게이트 유전 패턴은, 상기 판독 동작 시 상기 백 게이트를 통해 접지 전압이 인가됨에 응답하여 스위칭 소자의 도전 상태로 기능함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는데 집중시키는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-; 상기 수직 채널 구조체들 각각의 상단에 배치되어 상기 수직 채널 패턴에 연결되는, 기록 동작을 위한 기록 배선들; 및 상기 수직 채널 구조체들 각각의 하단에 배치되어 상기 백 게이트에 연결되는, 판독 동작을 위한 판독 배선들을 포함하는 3차원 메모리의 기록 동작 방법은, 상기 게이트 전극들 각각 및 상기 기록 배선들 각각 사이의 기록 경로(Write path)를 따라 전압을 인가하는 단계; 및 상기 기록 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태를 기록하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 기록하는 단계는, 사전에 프리차징(Pre-charging)된 상기 기록 동작의 대상이 되는 대상 메모리 셀에 대한 상기 기록 동작을 수행함과 동시에, 상기 수직 채널 구조체들 중 상기 대상 메모리 셀을 포함하는 선택된 수직 채널 구조체를 제외한 나머지 어느 하나의 수직 채널 구조체를 프리차징하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 수직 채널 패턴 및 상기 백 게이트 사이에 개재되는 백 게이트 유전 패턴은, 상기 기록 동작 방법에서 상기 백 게이트를 통해 패스 전압이 인가됨에 응답하여 상기 수직 채널 패턴을 프리차징하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-; 상기 수직 채널 구조체들 각각의 상단에 배치되어 상기 수직 채널 패턴에 연결되는, 기록 동작을 위한 기록 배선들; 및 상기 수직 채널 구조체들 각각의 하단에 배치되어 상기 백 게이트에 연결되는, 판독 동작을 위한 판독 배선들을 포함하는 3차원 메모리의 판독 동작 방법은, 상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로(Read path)를 따라 전압을 인가하는 단계; 및 상기 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화되는지 여부를 전압 센싱을 통해 판단함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 3차원 메모리의 판독 동작 방법은, 상기 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화됨을 상기 전압 센싱을 통해 판단한 경우, 상기 판독하는 단계 이후 상기 데이터 저장 패턴의 분극 상태를 회복시키는 리커버리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 수직 채널 패턴 및 상기 백 게이트 사이에 개재되는 백 게이트 유전 패턴은, 상기 판독 동작 방법에서 상기 백 게이트를 통해 접지 전압이 인가됨에 응답하여 스위칭 소자의 도전 상태로 기능함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는데 집중시키는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 3차원 메모리의 판독 동작을 위한 판독 배선들을 상기 수직 채널 구조체들 각각의 하단에 배치하며 상기 백 게이트에 연결시키는 단계; 및 상기 3차원 메모리의 기록 동작을 위한 기록 배선들을 상기 수직 채널 구조체들 각각의 상단에 배치하며 상기 수직 채널 패턴과 연결시키는 단계를 포함할 수 있다.
일 측에 따르면, 상기 기록 배선들을 상기 수직 채널 구조체들 각각의 상단에 배치하며 상기 수직 채널 패턴과 연결시키는 단계는, 상기 기록 배선들을 상기 3차원 메모리 내에서 상기 판독 배선들과 서로 대칭되는 위치에 배치하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 프로그램 동작을 포함하는 기록 동작을 위한 기록 배선들과, 판독 동작을 위한 판독 배선들을 구분하여 포함하는 구조의 3차원 메모리, 그 동작 방법 및 제조 방법을 제안함으로써, 기존 3차원 NAND 메모리의 프로그램 동작과 관련된 장점을 갖는 동시에 2 단자(Terminal) 기반의 직접적인 전압 센싱을 통한 고속 판독 동작이 가능한 기술적 효과를 달성할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 메모리의 어레이를 도시한 간략 회로도이다.
도 2a는 일 실시예에 따른 3차원 메모리의 구조를 도시한 평면도로, 기록 배선들이 배치되는 수직 채널 구조체들의 상단을 기준으로 하는 단면에 해당된다.
도 2b는 일 실시예에 따른 3차원 메모리의 구조를 도시한 평면도로, 판독 배선들이 배치되는 수직 채널 구조체들의 하단을 기준으로 하는 단면에 해당된다.
도 3은 일 실시예에 따른 3차원 메모리의 구조를 도시한 단면도로, 도 2a 내지 2b을 A-A'선으로 자른 단면에 해당된다.
도 4는 일 실시예에 따른 3차원 메모리의 기록 동작 방법을 도시한 플로우 차트이다.
도 5는 일 실시예에 따른 3차원 메모리의 기록 동작 방법을 설명하기 위해 3차원 메모리의 구조를 도시한 도면이다.
도 6은 일 실시예에 따른 3차원 메모리의 기록 동작 방법에서 수행되는 프리차징 동작을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 3차원 메모리의 판독 동작 방법을 도시한 플로우 차트이다.
도 8은 일 실시예에 따른 3차원 메모리의 판독 동작 방법을 설명하기 위해 3차원 메모리의 구조를 도시한 도면이다.
도 9a 내지 9c는 일 실시예에 따른 3차원 메모리의 판독 동작 방법을 설명하기 위한 도면이다.
도 10은 일 실시예에 따른 3차원 메모리의 판독 동작 방법이 수행된 이후 수행되는 리커버리 동작을 설명하기 위한 도면이다.
도 11a 내지 11b는 일 실시예에 따른 3차원 메모리의 기록 동작 방법 및 판독 동작 방법에서 게이트 유전 패턴의 역할을 설명하기 위한 도면이다.
도 12는 일 실시예에 따른 3차원 메모리의 제조 방법을 도시한 플로우 차트이다.
도 13은 일 실시예들에 따른 3차원 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여, 기존 3차원 NAND 메모리의 프로그램 동작과 관련된 장점을 갖는 동시에 2 단자(Terminal) 기반의 직접적인 전압 센싱을 통한 고속 판독 동작이 가능한 기술적 효과를 달성하는 3차원 메모리, 그 동작 방법 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 일 실시예에 따른 3차원 메모리의 어레이를 도시한 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 메모리의 어레이는 복수의 기록 배선들(Write metal lines; WML0, WML1, WML 2), 복수의 판독 배선들(Read metal lines; RML0, RML1, RML2) 및 기록 배선들(WML0, WML1, WML2)과 판독 배선들(RML0, RML1, RML2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
기록 배선들(WML0, WML1, WML2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
기록 배선들(WML0, WML1, WML2) 각각은 셀 스트링들(CSTR)의 상단에 위치할 수 있으며, 기록 배선들(WML0, WML1, WML2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다.
판독 배선들(RML0, RML1, RML2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다.
판독 배선들(RML0, RML1, RML2) 각각은 셀 스트링들(CSTR)의 하단에 위치할 수 있으며, 판독 배선들(RML0, RML1, RML2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다.
이와 같은 기록 배선들(WML0, WML1, WML2) 및 판독 배선들(RML0, RML1, RML2)은 3차원 메모리 내에서 서로 대칭되는 위치에 각기 배치될 수 있다. 일례로, 기록 배선들(WML0, WML1, WML2)이 셀 스트링들(CSTR)의 상단에서 셀 스트링들(CSTR)에 대해 2차원 평면(제1 방향(D1) 및 제2 방향(D2))가 형성하는 평면) 상 배치되는 위치는, 도면에 도시된 바와 같이 판독 배선들(RML0, RML1, RML2)이 셀 스트링들(CSTR)의 하단에서 셀 스트링들(CSTR)에 대해 2차원 평면 상 배치되는 위치에 대칭될 수 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 제2 방향(D2)을 따라 배열된 기록 배선들(WML0, WML1, WML2) 및 판독 배선들(RML0, RML1, RML2) 각각과 연결되도록 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 기록 배선들(WML0, WML1, WML2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 판독 배선들(RML0, RML1, RML2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)는 기록 배선들(WML0, WML1, WML2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
하나의 셀 스트링(CSTR)은 기록 배선들(WML0, WML1, WML2) 및 판독 배선들(RML0, RML1, RML2)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 판독 배선들(RML0, RML1, RML2) 각각 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 셀 스트링들(CSTR) 각각에서 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 또는 최하위의 것은 더미 셀 트랜지스터(DMC)로 사용될 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다.
기록 배선들(WML0, WML1, WML2) 또는 판독 배선들(RML0, RML1, RML2)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 기록 배선들(WML0, WML1, WML2) 또는 판독 배선들(RML0, RML1, RML2)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 기록 배선들(WML0, WML1, WML2) 또는 판독 배선들(RML0, RML1, RML2)로부터 실질적으로 동일한 레벨에 제공되는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다.
도 2a는 일 실시예에 따른 3차원 메모리의 구조를 도시한 평면도로, 기록 배선들이 배치되는 수직 채널 구조체들의 상단을 기준으로 하는 단면에 해당되고, 도 2b는 일 실시예에 따른 3차원 메모리의 구조를 도시한 평면도로, 판독 배선들이 배치되는 수직 채널 구조체들의 하단을 기준으로 하는 단면에 해당되며, 도 3은 일 실시예에 따른 3차원 메모리의 구조를 도시한 단면도로, 도 2a 내지 2b을 A-A'선으로 자른 단면에 해당된다.
도 2a, 도 2b 및 도 3을 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 1을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 1에 도시된 더미 워드 라인(DWL)에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 1에 도시된 워드 라인들(WL0-WLn) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 1에 도시된 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2a 내지 2b에 도시된 바와 같이, 3개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 4개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나 1개 이상 2개 이하의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
이러한 수직 채널 구조체들(VS)은 도 1에 도시된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 백 게이트(BG) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP) 및 수직 채널 패턴(VCP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 백 게이트(BG)는 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 채널 패턴(VCP)의 내측 공간을 채우는 형태를 가질 수 있다. 또한, 도면에 도시된 바와 같이 수직 채널 패턴(VCP) 및 백 게이트(BG) 사이에는 백 게이트 유전 패턴(BGDP)이 개재될 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작 및 소거 동작을 포함하는 기록 동작과, 판독 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 이를 위해, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하들의 분극 상태로 데이터 값을 나타내는 데이터 저장 요소일 수 있다.
예를 들어, 데이터 저장 패턴(DSP)은 강유전체 물질로 형성됨으로써 전하들의 분극 상태로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다. 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함할 수 있다.
도면에는 데이터 저장 패턴(DSP)이 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)의 외측벽 상 그리고 채널 홀들(CH) 각각의 내측벽 상 제2 게이트 전극들(EL2)에 대응하는 영역들에만 이격되어 배치되는 복수 개로 분절된 구조를 가질 수도 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있으며, 수직 방향(예컨대, 제3 방향(D3))으로 연장될 수 있다. 수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)과 백 게이트(BG) 사이(또는 백 게이트 유전 패턴(BGDP)가 포함되는 경우 데이터 저장 패턴(DSP)와 백 게이트 유전 패턴(BGDP) 사이)에 제공될 수 있으며, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 메모리의 전기적 특성을 향상시킬 수 있다.
수직 채널 패턴(VCP)의 상단은 기록 동작을 위한 기록 배선(WML0, WML1, WML2)과 연결될 수 있다. 기록 배선들(WML0, WML1, WML2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되어 2차원적으로 배열되며 수직 채널 구조체들(VS) 각각의 상단에 배치됨으로써 수직 채널 구조체들(VS) 각각의 수직 채널 패턴(VCP)과 전기적으로 연결될 수 있다. 기록 배선들(WML0, WML1, WML2) 각각은 기록 배선 콘택 플러그(WMLPG)를 통해 수직 채널 패턴(VCP)과 전기적으로 연결될 수 있다.
따라서, 3차원 메모리의 기록 동작 시 제2 게이트 전극들(EL2) 각각에서 인가되는 전압과 기록 배선들(WML0, WML1, WML2) 각각에서 인가되는 전압에 의해 제2 게이트 전극들(EL2) 각각으로부터 기록 배선들(WML0, WML1, WML2) 각각으로 향하는 기록 경로(Write path)가 형성될 수 있다.
기록 배선들(WML0, WML1, WML2) 각각은 전압이 인가되도록 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
백 게이트(BG)는 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 맞닿으며 메모리 동작을 위한 수직 채널 패턴(VCP)로 전압을 인가하도록 형성될 수 있으며, 백 전극 또는 후면 전극(Back electrode) 등으로 명명될 수 있다. 이를 위해, 백 게이트(BG)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 백 게이트(BG)는 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
이 때, 백 게이트(BG)는 제1 게이트 전극(EL1)에 대응하는 레벨부터 수직 채널 패턴(VCP) 내에서 제2 게이트 전극(EL2)에 대응하는 레벨까지 제3 방향(D3)을 따라 연장 형성될 수 있다. 즉, 백 게이트(BG)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 백 게이트(BG)는 수직 채널 패턴(VCP) 내에서 제3 게이트 전극(EL3)에 대응하는 레벨까지 제3 방향(D3)을 따라 연장 형성될 수도 있다.
이와 같은 구조의 백 게이트(BG)는 3차원 메모리의 메모리 동작(예컨대, 기록 동작 및 판독 동작)에서 강유전체 기반의 데이터 저장 패턴(DSP)의 전하들의 분극 상태를 설정, 변화 및 유지시키기 위한 전압이 인가되는 용도로 사용될 수 있다. 이에, 판독 배선들(RML0, RML1, RML2)을 통해 백 게이트(BG)에 인가되는 전압은 워드 라인들(WL0-WLn)에 인가되는 전압 및 수직 채널 구조체들(VS) 각각에 연결되는 기록 배선들(WML0, WML1, WML2)을 통해 인가되는 전압과 함께 3차원 메모리의 메모리 동작을 야기할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
백 게이트(BG)의 하단은 판독 동작을 위한 판독 배선(RML0, RML1, RML2)과 연결될 수 있다. 판독 배선들(RML0, RML1, RML2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되어 2차원적으로 배열되며 수직 채널 구조체들(VS) 각각의 하단에 배치됨으로써 수직 채널 구조체들(VS) 각각의 백 게이트(BG)와 전기적으로 연결될 수 있다. 판독 배선들(RML0, RML1, RML2) 각각은 백 게이트(BG)와 직접적으로 전기적으로 연결될 수 있으나, 이에 제한되거나 한정되지 않고 판독 배선 콘택 플러그(RMLPG)를 통해서도 백 게이트(BG)와 전기적으로 연결될 수도 있다.
따라서, 3차원 메모리의 판독 동작 시 제2 게이트 전극들(EL2) 각각에서 인가되는 전압과 판독 배선들(RML0, RML1, RML2) 각각에서 인가되는 전압에 의해 제2 게이트 전극들(EL2) 각각으로부터 판독 배선들(RML0, RML1, RML2) 각각으로 향하는 판독 경로(Read path)가 형성될 수 있다.
백 게이트(BG)와 수직 채널 패턴(VCP) 사이에는 백 게이트 유전 패턴(BGDP)이 배치되어, 기록 동작 방법 및 판독 동작 방법에서 각기 다른 역할로 사용될 수 있다. 이에 대한 상세한 설명은 도 11a 내지 11b를 참조하여 아래에서 기재하기로 한다. 그러나 백 게이트 유전 패턴(BGDP)은 구현 예시에 따라 생략 가능하다.
이상, 백 게이트(BG)가 수직 채널 패턴(VCP)의 내부 홀에 형성되어 수직 채널 패턴(VCP)에 의해 빈틈없이 둘러싸인 채 형성되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)에 의해 적어도 일부분만이 감싸지는 구조로 형성될 수도 있다. 예컨대, 백 게이트(BG) 및 백 게이트 유전 패턴(BGDP)이 수직 채널 패턴(VCP)의 적어도 일부분에 포함되는 구조 또는 수직 채널 패턴(VCP)을 관통하는 구조가 구현될 수 있다.
설명된 기록 배선들(WML0, WML1, WML2) 및 판독 배선들(RML0, RML1, RML2)은 3차원 메모리 내에서 서로 대칭되는 위치에 각기 배치될 수 있다. 예를 들어, 기록 배선들(WML0, WML1, WML2)이 수직 채널 구조체들(VS) 각각의 상단에서 배치되는 위치는, 도 2a 및 도 2b에 도시된 바와 같이 판독 배선들(RML0, RML1, RML2)이 수직 채널 구조체들(VS) 각각의 하단에서 배치되는 위치에 대칭될 수 있다. 보다 구체적인 예를 들면, 제1 기록 배선(WML0)은 제1 판독 배선(RML0)과 상하 대칭되는 위치에 배치될 수 있으며, 제2 기록 배선(WML1)은 제2 판독 배선(RML1)과 상하 대칭되는 위치에 배치될 수 있다.
도 2a 내지 2b를 다시 참조하면, 수직 채널 구조체들(VS) 중 동일한 로우(Row)에 배치되는 수직 채널 구조체들(VS) 각각은, 기록 배선들(WML0, WML1, WML2) 중 서로 다른 기록 배선과 연결되는 동시에 판독 배선들(RML0, RML1, RML2) 중 서로 다른 판독 배선과 연결될 수 있다. 즉, 동일한 로우에 배치되는 수직 채널 구조체들(VS) 각각은 서로 어긋나게 배치되는 기록 배선 콘택 플러그(WMLPG)를 통해 서로 다른 기록 배선과 연결되는 동시에, 서로 어긋나게 배치되는 백 게이트(BG)로 서로 다른 판독 배선과 연결될 수 있다. 일례로, 제1 수직 채널 구조체(VS0), 제2 수직 채널 구조체(VS1) 및 제3 수직 채널 구조체(VS2)가 동일한 로우에 위치한다면, 제1 수직 채널 구조체(VS0)는 제1 기록 배선 콘택 플러그(WMLPG0)를 통해 제1 기록 배선(WML0)과 연결될 수 있고, 제2 수직 채널 구조체(VS1)는 제2 기록 배선 콘택 플러그(WMLPG1)를 통해 제2 기록 배선(WML1)과 연결될 수 있으며, 제3 수직 채널 구조체(VS2)는 제3 기록 배선 콘택 플러그(WMLPG2)를 통해 제3 기록 배선(WML2)과 연결될 수 있다.
수직 채널 패턴(VCP)의 상면 상에는 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 기판(SUB)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 기록 배선들(WML0, WML1, WML2)과 수직 채널 패턴(VCP) 사이의 접촉 저항을 줄일 수 있다.
설명된 바와 같이 3차원 메모리는 수직 채널 구조체들(VS) 각각의 하단에 소스 영역이 생략된 소스 프리(Source free) 구조를 가질 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 분리 트렌지(TR)에는 절연 스페이서들(SP)이 형성됨으로써, 서로 인접하는 적층 구조체들(ST)을 서로 분리할 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 절연 스페이서들(SP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD) 및 기록 배선들(WML0, WML1, WML2)과 전기적으로 연결되는 기록 배선 콘택 플러그(WMLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
일 실시예에 따른 3차원 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 강유전체 기반의 데이터 저장 패턴(DSP), 백 게이트(BG), 게이트 전극들(EL1, EL2, EL3), 기록 배선들(WML0, WML1, WML2) 및 판독 배선들(RML0, RML1, RML2)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
이상 설명된 바와 같은 기록 배선 및 판독 배선을 포함하는 구조의 3차원 메모리에 대한 동작 방법 및 제조 방법은 아래에서 기재하기로 한다.
도 4는 일 실시예에 따른 3차원 메모리의 기록 동작 방법을 도시한 플로우 차트이고, 도 5는 일 실시예에 따른 3차원 메모리의 기록 동작 방법을 설명하기 위해 3차원 메모리의 구조를 도시한 도면이며, 도 6은 일 실시예에 따른 3차원 메모리의 기록 동작 방법에서 수행되는 프리차징 동작을 설명하기 위한 도면이다.
이하, 설명되는 기록 동작 방법은 도 1 내지 3을 참조하여 상술된 구조의 3차원 메모리에 의해 수행됨을 전제로 한다.
도 4를 참조하면, 단계(S410)에서 3차원 메모리는, 게이트 전극들(EL1, EL2, EL3) 각각 및 기록 배선들(WML0, WML1, WML2) 각각 사이의 기록 경로(게이트 전극들(EL1, EL2, EL3) 각각으로부터 기록 배선들(WML0, WML1, WML2) 각각으로 향하는 기록 경로)를 따라 전압을 인가할 수 있다.
예를 들어, 3차원 메모리는 도 5에 도시된 바와 같이, 게이트 전극들(EL1, EL2, EL3) 중 기록 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극(Sel EL)에 양의 값 또는 음의 값의 기록 전압(VWRITE)을 인가하고, 기록 배선(WML)에 접지 전압을 인가하는 가운데, 나머지 게이트 전극들(Unsel EL)을 턴 온 시킴(수직 채널 구조체들(VS) 중 기록 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수직 채널 구조체(Sel VS)의 백 게이트(BG)에 패스 전압(VPASS)을 인가하는 동시에, 나머지 게이트 전극들(Unsel EL)을 플로팅(Floating)시켜 나머지 게이트 전극들(Unsel EL)을 턴 온 시킴. 만약 백 게이트(BG)가 없는 경우 나머지 게이트 전극들(Unsel EL) 각각에 패스 전압(VPASS)을 인가하여 턴 온 시킴)으로써, 선택된 게이트 전극(Sel EL)으로부터 기록 배선을 향하는 기록 경로(선택된 게이트 전극(Sel EL), 데이터 저장 패턴(DSP), 채널이 형성된 수직 채널 패턴(VCP) 및 기록 배선으로 구성되는 기록 경로)를 따라 전압을 인가할 수 있다.
이에, 단계(S420)에서 3차원 메모리는, 기록 경로를 따라 인가되는 전압에 의해 데이터 저장 패턴(DSP)의 분극 상태를 기록할 수 있다. 이하, 데이터 저장 패턴(DSP)의 분극 상태를 기록한다는 것은, 데이터 저장 패턴(DSP)의 분극 상태를 "1"의 데이터에 대응하는 분극 상태 또는 "0"의 데이터에 대응하는 분극 상태로 변화 및 유지시키는 것을 의미한다.
이 때, 3차원 메모리는 기록 동작의 대상이 되는 대상 메모리 셀에 대한 기록 동작을 수행함과 동시에, 수직 채널 구조체들(VS) 중 대상 메모리 셀을 포함하는 선택된 수직 채널 구조체(Sel VS)를 제외한 나머지 어느 하나의 수직 채널 구조체(Unsel VS)를 프리차징(Pre-charging)할 수 있다. 따라서, 다음 번 기록 동작은, 프리차징된 수직 채널 구조체(VS)에 대해 이루어질 수 있다. 또한, 마찬가지로 단계(S420)에서 기록되는 대상 메모리 셀은 사전에 프리차징된 것을 전제로 한다.
여기서, 수직 채널 구조체(VS)를 프리차징한다는 것은 수직 채널 구조체(VS)에 포함되는 수직 채널 패턴(VCP)에 패스 전압(VPASS)을 인가하여 턴 온시키는 것은 의미하며, 수직 채널 패턴(VCP)을 프리차징한다는 것은 수직 채널 패턴(VCP)에 패스 전압(VPASS)을 인가하여 턴 온시키는 것은 의미한다.
즉, 3차원 메모리는 도 6에 도시된 바와 같이 그룹 A에 포함되는 수직 채널 구조체들(VS)에 대해 기록 동작을 수행할 때 그룹 B에 포함되는 수직 채널 구조체들(VS)에 대해 프리차징 동작을 수행하고, 이어서 그룹 B에 포함되는 수직 채널 구조체들(VS)에 대해 기록 동작을 수행할 때 그룹 A에 포함되는 수직 채널 구조체들(VS)에 대해 프리차징 동작을 수행함으로써, 프리차징 동작을 기록 동작과 별도로 시간을 들여 수행하지 않는 기술적 효과를 달성할 수 있다.
이와 같은 기록 동작 방법은 FeFET의 메모리 동작 방법에 해당된다.
3차원 메모리가 수직 채널 패턴(VCP) 및 백 게이트(BG) 사이에 백 게이트 유전 패턴(BGDP)가 개재되는 경우, 백 게이트 유전 패턴(BGDP)는 단계들(S410 내지 S420)에서 백 게이트(BG)에 패스 전압(VPASS)이 인가됨에 응답하여 수직 채널 패턴(VCP)을 프리차징함으로써, 수직 채널 패턴(VCP)에 채널이 형성되어 데이터 저장 패턴(DSP)에 분극 상태가 기록되도록 할 수 있다.
도 7은 일 실시예에 따른 3차원 메모리의 판독 동작 방법을 도시한 플로우 차트이고, 도 8은 일 실시예에 따른 3차원 메모리의 판독 동작 방법을 설명하기 위해 3차원 메모리의 구조를 도시한 도면이며, 도 9a 내지 9c는 일 실시예에 따른 3차원 메모리의 판독 동작 방법을 설명하기 위한 도면이고, 도 10은 일 실시예에 따른 3차원 메모리의 판독 동작 방법이 수행된 이후 수행되는 리커버리 동작을 설명하기 위한 도면이다.
이하, 설명되는 판독 동작 방법은 도 1 내지 3을 참조하여 상술된 구조의 3차원 메모리에 의해 수행됨을 전제로 한다.
도 7을 참조하면, 단계(S710)에서 3차원 메모리는, 게이트 전극들(EL1, EL2, EL3) 각각 및 판독 배선들(RML0, RML1, RML2) 각각 사이의 판독 경로(게이트 전극들(EL1, EL2, EL3) 각각으로부터 판독 배선들(RML0, RML1, RML2) 각각으로 향하는 판독 경로)를 따라 전압을 인가할 수 있다.
예를 들어, 3차원 메모리는 도 8에 도시된 바와 같이, 수직 채널 구조체들(VS) 중 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수직 채널 구조체(Sel VS)의 백 게이트(BG)에 접지 전압(0V)을 인가하는 가운데, 게이트 전극들(EL1, EL2, EL3) 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극(Sel EL)에 양의 값의 판독 전압(VREAD)을 인가하고 나머지 게이트 전극들(Unsel EL)을 플로팅(Floating)시킴으로써, 선택된 게이트 전극(Sel EL)으로부터 판독 배선을 향하는 판독 경로(선택된 게이트 전극(Sel EL), 데이터 저장 패턴(DSP), 채널이 형성된 수직 채널 패턴(VCP), 백 게이트 유전 패턴(BGDP) 및 판독 배선으로 구성되는 판독 경로)를 따라 전압을 인가할 수 있다.
이 때, 판독 전압(VREAD)의 값은 백 게이트 유전 패턴(BGDP)이 스위칭 소자로 턴 온되도록 하는 턴 온 전압 값과 센싱 전압 값의 합 이상의 값으로 결정될 수 있다. 일례로, 턴 온 전압 값이 2V, 센싱 전압 값이 1V인 경우, 판독 전압의 값은 3V 이상의 값으로 결정될 수 있다.
이에, 단계(S720)에서 3차원 메모리는, 판독 경로를 따라 인가되는 전압에 의해 데이터 저장 패턴(DSP)의 분극 상태를 판독할 수 있다. 보다 상세하게, 3차원 메모리는 판독 경로를 따라 인가되는 전압에 의해 데이터 저장 패턴(DSP)의 분극 상태가 변화됨을 직접적인 전압 센싱을 통해 판단함으로써 데이터 저장 패턴(DSP)의 분극 상태를 판독할 수 있다.
예를 들어, 데이터 저장 패턴(DSP) 중 대상 메모리 셀 영역에 양의 전압이 인가됨에 따라 "1"의 데이터가 기록되어 데이터 저장 패턴(DSP) 중 대상 메모리 셀 영역의 분극 상태가 도 9a에 도시된 바와 같다면, 대상 메모리 셀 영역의 분극 상태는 단계(S710)에서 전압이 인가됨에 무관하게 계속해서 유지될 수 있다.
반면, 데이터 저장 패턴(DSP) 중 대상 메모리 셀 영역에 음의 전압이 인가됨에 따라 "0"의 데이터가 기록되어 데이터 저장 패턴(DSP) 중 대상 메모리 셀 영역의 분극 상태가 도 9b의 상단에 도시된 바와 같다면, 대상 메모리 셀 영역의 분극 상태는 단계(S710)에서 양의 전압이 인가됨에 응답하여 도 9b의 하단에 도시된 바와 같이 변화될 수 있다.
이와 같은 판독 동작 방법은 FRAM의 메모리 동작 방법에 해당된다.
3차원 메모리는 예시들에 설명된 특성을 기초로, 프리차징 레벨 이후 판독을 위한 전압이 판독 경로를 따라 인가됨에 응답하여, 대상 메모리 셀 영역에 기록된 데이터의 값에 따라 도 9c에 도시된 바와 같이 서로 상이한 값의 전압을 센싱하게 된다. 따라서, 3차원 메모리는 직접적으로 센싱되는 전압 값을 기초로 대상 메모리 셀 영역에 기록된 데이터의 값을 판독할 수 있다.
다만, 데이터 저장 패턴(DSP) 중 대상 메모리 셀 영역에 "0"의 데이터가 기록되어 데이터 저장 패턴(DSP) 중 대상 메모리 셀 영역의 분극 상태가 도 9b의 상단에 도시된 바와 같아, 단계(S710)에서 전압이 인가됨에 응답하여 대상 메모리 셀 영역의 분극 상태가 변화되는 경우, 대상 메모리 셀 영역의 분극 상태를 다시 회복시키는 동작이 요구된다.
이에, 3차원 메모리는 판독 동작에서 데이터 저장 패턴(DSP)의 분극 상태가 변화됨을 전압 센싱을 통해 판단한 경우, 판독 동작 이후 데이터 저장 패턴(DSP)의 분극 상태를 회복시키는 리커버리 동작을 도 10에 도시된 바와 같이 수행할 수 있다.
3차원 메모리가 수직 채널 패턴(VCP) 및 백 게이트(BG) 사이에 백 게이트 유전 패턴(BGDP)가 개재되는 경우, 백 게이트 유전 패턴(BGDP)는 단계들(S710 내지 S720)에서 백 게이트(BG)에 접지 전압(0V)이 인가됨에 응답하여 절연막으로 기능함으로써, 데이터 저장 패턴(DSP)의 판독 상태를 판독하는데 집중시킬 수 있다.
도 11a 내지 11b는 일 실시예에 따른 3차원 메모리의 기록 동작 방법 및 판독 동작 방법에서 게이트 유전 패턴의 역할을 설명하기 위한 도면이다.
수직 채널 패턴(VCP) 및 백 게이트(BG) 사이에 개재되는 백 게이트 유전 패턴(BGDP)은 기록 동작 및 판독 동작에서 각기 다른 역할을 담당할 수 있다.
예를 들어, 백 게이트 유전 패턴(BGDP)는 전술된 단계들(S410 내지 S420)에서 백 게이트(BG)에 패스 전압(VPASS)이 인가됨에 응답하여 수직 채널 패턴(VCP)을 프리차징함으로써, 도 11a에 도시된 바와 같이 수직 채널 패턴(VCP)에 채널이 형성되어 데이터 저장 패턴(DSP)에 분극 상태가 기록되도록 할 수 있다.
다른 예를 들면, 백 게이트 유전 패턴(BGDP)는 전술된 단계들(S710 내지 S720)에서 백 게이트(BG)에 접지 전압(0V)이 인가됨에 응답하여 도 11b에 도시된 바와 같이 스위칭 소자의 도전 상태로 기능함으로써, 데이터 저장 패턴(DSP)의 판독 상태를 판독하는데 집중시킬 수 있다.
이를 위해, 백 게이트 유전 패턴(BGDP)은 특정 값의 전압(예컨대, 패스 전압)이 인가될 경우 턴 온되는 스위칭 소자로 기능하고, 특정 값 미만의 전압이 인가되는 경우에는 도전 상태의 스위칭 소자로 기능하는 물질로 형성될 수 있다. 일례로, 백 게이트 유전 패턴(BGDP)은 유전율 4이상 되는 물질, 산화물질 또는 상변화물질 중 적어도 하나의 물질로 형성될 수 있다.
도 12는 일 실시예에 따른 3차원 메모리의 제조 방법을 도시한 플로우 차트이다.
이하, 설명되는 제조 방법은 도 1 내지 11을 참조하여 상술된 구조의 3차원 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 12를 참조하면, 단계(S1210)에서 제조 시스템은, 반도체 구조체(SEMI-STR)를 준비할 수 있다. 여기서, 반도체 구조체(SEM-STR)는 기판(SUB) 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들(EL1, EL2, EL3); 및 게이트 전극들(EL1, EL2, EL3)을 관통하며 수직 방향으로 연장 형성되는 수직 채널 구조체들(VS)을 포함할 수 있다. 즉, 반도체 구조체(SEMI-STR)는 도 1 내지 3을 참조하여 전술된 구조의 적층 구조체들(ST)과 수직 채널 구조체들(VS)을 포함할 수 있다.
단계(S1220)에서 제조 시스템은, 3차원 메모리의 판독 동작을 위한 판독 배선들(RML0, RML1, RML2)을 수직 채널 구조체들(VS) 각각의 하단에 배치하며 백 게이트(BG)에 연결시킬 수 있다.
단계(S1230)에서 제조 시스템은, 3차원 메모리의 기록 동작을 위한 기록 배선들(WML0, WML1, WML2)을 수직 채널 구조체들(VS) 각각의 상단에 배치하며 수직 채널 패턴(VCP)과 연결시킬 수 있다.
이 때, 제조 시스템은 기록 배선들(WML0, WML1, WML2)을 3차원 메모리 내에서 판독 배선들(RML0, RML1, RML2)과 서로 대칭되는 위치에 배치할 수 있다.
도 13은 일 실시예들에 따른 3차원 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 13을 참조하면, 실시예들에 따른 3차원 메모리를 포함하는 전자 시스템(1300)은 메인 기판(1301)과, 메인 기판(1301)에 실장되는 컨트롤러(1302), 하나 이상의 반도체 패키지(1303) 및 DRAM(1304)을 포함할 수 있다.
반도체 패키지(1303) 및 DRAM(1304)은 메인 기판(1301)에 제공되는 배선 패턴들(1305)에 의해 컨트롤러(1302)와 서로 연결될 수 있다.
메인 기판(1301)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(1306)를 포함할 수 있다. 커넥터(1306)에서 복수의 핀들의 개수와 배치는, 전자 시스템(1300)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
전자 시스템(1300)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(1300)은 예를 들어, 커넥터(1306)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(1300)은 외부 호스트로부터 공급받는 전원을 컨트롤러(1302) 및 반도체 패키지(1303)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(1302)는 반도체 패키지(1303)에 데이터를 기록하거나, 반도체 패키지(1303)로부터 데이터를 읽어올 수 있으며, 전자 시스템(1300)의 동작 속도를 개선할 수 있다.
DRAM(1304)은 데이터 저장 공간인 반도체 패키지(1303)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(1300)에 포함되는 DRAM(1304)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(1303)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(1300)에 DRAM(1304)이 포함되는 경우, 컨트롤러(1302)는 반도체 패키지(1303)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(1304)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(1303)는 서로 이격된 제1 및 제2 반도체 패키지들(1303a, 1203b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(1303a, 1203b)은 각각 복수의 반도체 칩들(1320)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(1303a, 1203b) 각각은, 패키지 기판(1310), 패키지 기판(1310) 상의 반도체 칩들(1320), 반도체 칩들(820) 각각의 하부면에 배치되는 접착층들(1330), 반도체 칩들(1320)과 패키지 기판(1310)을 전기적으로 연결하는 연결 구조체들(1340) 및 패키지 기판(1310) 상에서 반도체 칩들(1320) 및 연결 구조체들(1340)을 덮는 몰딩층(1350)을 포함할 수 있다.
패키지 기판(1310)은 패키지 상부 패드들(1311)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(1320)은 입출력 패드들(1321)을 포함할 수 있다. 반도체 칩들(1320) 각각은 도 1 내지 12를 참조하여 전술된 3차원 메모리를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(1320) 각각은 게이트 적층 구조체들(1322) 및 메모리 채널 구조체들(1323)을 포함할 수 있다. 게이트 적층 구조체들(1322)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(1323)은 상술한 수직 채널 구조체들(VS)과 적어도 하나의 수직 연결 패턴(VP)에 해당할 수 있다.
연결 구조체들(1340)은 예를 들어, 입출력 패드들(1321)과 패키지 상부 패드들(1311)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(1303a, 1203b)에서, 반도체 칩들(1320)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(1310)의 패키지 상부 패드들(1311)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(1303a, 1203b)에서, 반도체 칩들(1320)은 본딩 와이어 방식의 연결 구조체들(1340) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(1302)와 반도체 칩들(1320)은 하나의 패키지에 포함될 수도 있다. 메인 기판(1301)과 다른 별도의 인터포저 기판에 컨트롤러(1302)와 반도체 칩들(1320)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(1302)와 반도체 칩들(1320)이 서로 연결될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 3차원 메모리에 있어서,
    기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-;
    상기 수직 채널 구조체들 각각의 상단에 배치되어 상기 수직 채널 패턴에 연결되는, 상기 3차원 메모리의 기록 동작을 위한 기록 배선들; 및
    상기 수직 채널 구조체들 각각의 하단에 배치되어 상기 백 게이트에 연결되는, 상기 3차원 메모리의 판독 동작을 위한 판독 배선들
    을 포함하는 3차원 메모리.
  2. 제1항에 있어서,
    상기 기록 배선들 및 상기 판독 배선들은,
    상기 3차원 메모리 내에서 서로 대칭되는 위치에 각기 배치되는 것을 특징으로 하는 3차원 메모리.
  3. 제1항에 있어서,
    상기 수직 채널 구조체들 중 동일한 로우(Row) 또는 동일한 컬럼(Column)에 배치되는 수직 채널 구조체들 각각은,
    상기 기록 배선들 중 서로 다른 기록 배선과 연결되는 동시에, 상기 판독 배선들 중 서로 다른 판독 배선과 연결되는 것을 특징으로 하는 3차원 메모리.
  4. 제1항에 있어서,
    상기 3차원 메모리는,
    상기 게이트 전극들 각각 및 상기 기록 배선들 각각 사이의 기록 경로(Write path)를 따라 상기 데이터 저장 패턴의 분극 상태를 기록하는 상기 기록 동작을 수행하는 것을 특징으로 하는 3차원 메모리.
  5. 제1항에 있어서,
    상기 3차원 메모리는,
    상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로(Read path)를 따라 상기 데이터 저장 패턴의 분극 상태를 판독하는 상기 판독 동작을 수행하는 것을 특징으로 하는 3차원 메모리.
  6. 제5항에 있어서,
    상기 3차원 메모리는,
    상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화되는지 여부를 전압 센싱을 통해 판단함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는 것을 특징으로 하는 3차원 메모리.
  7. 제6항에 있어서,
    상기 3차원 메모리는,
    상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화됨을 상기 전압 센싱을 통해 판단한 경우, 상기 판독 동작 이후 상기 데이터 저장 패턴의 분극 상태를 회복시키는 리커버리 동작을 더 수행하는 것을 특징으로 하는 3차원 메모리.
  8. 제1항에 있어서,
    상기 3차원 메모리는,
    상기 수직 채널 구조체들 각각의 하단에 소스 영역이 생략된 소스 프리(Source free) 구조를 갖는 것을 특징으로 하는 3차원 메모리.
  9. 제1항에 있어서,
    상기 3차원 메모리는,
    사전에 프리차징(Pre-charging)된 상기 기록 동작의 대상이 되는 대상 메모리 셀에 대한 상기 기록 동작을 수행함과 동시에, 상기 수직 채널 구조체들 중 상기 대상 메모리 셀을 포함하는 선택된 수직 채널 구조체를 제외한 나머지 어느 하나의 수직 채널 구조체를 프리차징하는 것을 특징으로 하는 3차원 메모리.
  10. 제1항에 있어서,
    상기 수직 채널 구조체들 각각은,
    상기 수직 채널 패턴 및 상기 백 게이트 사이에 개재되는 백 게이트 유전 패턴을 더 포함하는 것을 특징으로 하는 3차원 메모리.
  11. 제10항에 있어서,
    상기 백 게이트 유전 패턴은,
    상기 기록 동작 시 상기 백 게이트를 통해 패스 전압이 인가됨에 응답하여 상기 수직 채널 패턴을 프리차징하는 것을 특징으로 하는 3차원 메모리.
  12. 제10항에 있어서,
    상기 백 게이트 유전 패턴은,
    상기 판독 동작 시 상기 백 게이트를 통해 접지 전압이 인가됨에 응답하여 스위칭 소자의 도전 상태로 기능함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는데 집중시키는 것을 특징으로 하는 3차원 메모리.
  13. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-; 상기 수직 채널 구조체들 각각의 상단에 배치되어 상기 수직 채널 패턴에 연결되는, 기록 동작을 위한 기록 배선들; 및 상기 수직 채널 구조체들 각각의 하단에 배치되어 상기 백 게이트에 연결되는, 판독 동작을 위한 판독 배선들을 포함하는 3차원 메모리의 기록 동작 방법에 있어서,
    상기 게이트 전극들 각각 및 상기 기록 배선들 각각 사이의 기록 경로(Write path)를 따라 전압을 인가하는 단계; 및
    상기 기록 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태를 기록하는 단계
    를 포함하는 3차원 메모리의 기록 동작 방법.
  14. 제13항에 있어서,
    상기 기록하는 단계는,
    사전에 프리차징(Pre-charging)된 상기 기록 동작의 대상이 되는 대상 메모리 셀에 대한 상기 기록 동작을 수행함과 동시에, 상기 수직 채널 구조체들 중 상기 대상 메모리 셀을 포함하는 선택된 수직 채널 구조체를 제외한 나머지 어느 하나의 수직 채널 구조체를 프리차징하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 메모리의 기록 동작 방법.
  15. 제13항에 있어서,
    상기 수직 채널 패턴 및 상기 백 게이트 사이에 개재되는 백 게이트 유전 패턴은,
    상기 기록 동작 방법에서 상기 백 게이트를 통해 패스 전압이 인가됨에 응답하여 상기 수직 채널 패턴을 프리차징하는 것을 특징으로 하는 3차원 메모리의 기록 동작 방법.
  16. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-; 상기 수직 채널 구조체들 각각의 상단에 배치되어 상기 수직 채널 패턴에 연결되는, 기록 동작을 위한 기록 배선들; 및 상기 수직 채널 구조체들 각각의 하단에 배치되어 상기 백 게이트에 연결되는, 판독 동작을 위한 판독 배선들을 포함하는 3차원 메모리의 판독 동작 방법에 있어서,
    상기 게이트 전극들 각각 및 상기 판독 배선들 각각 사이의 판독 경로(Read path)를 따라 전압을 인가하는 단계; 및
    상기 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화되는지 여부를 전압 센싱을 통해 판단함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는 단계
    를 포함하는 3차원 메모리의 판독 동작 방법.
  17. 제16항에 있어서,
    상기 3차원 메모리의 판독 동작 방법은,
    상기 판독 경로를 따라 인가되는 전압에 의해 상기 데이터 저장 패턴의 분극 상태가 변화됨을 상기 전압 센싱을 통해 판단한 경우, 상기 판독하는 단계 이후 상기 데이터 저장 패턴의 분극 상태를 회복시키는 리커버리 동작을 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 메모리의 판독 동작 방법.
  18. 제16항에 있어서,
    상기 수직 채널 패턴 및 상기 백 게이트 사이에 개재되는 백 게이트 유전 패턴은,
    상기 판독 동작 방법에서 상기 백 게이트를 통해 접지 전압이 인가됨에 응답하여 스위칭 소자의 도전 상태로 기능함으로써 상기 데이터 저장 패턴의 분극 상태를 판독하는데 집중시키는 것을 특징으로 하는 3차원 메모리의 판독 동작 방법.
  19. 3차원 메모리의 제조 방법에 있어서,
    기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴, 수직 채널 패턴 및 백 게이트를 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
    상기 3차원 메모리의 판독 동작을 위한 판독 배선들을 상기 수직 채널 구조체들 각각의 하단에 배치하며 상기 백 게이트에 연결시키는 단계; 및
    상기 3차원 메모리의 기록 동작을 위한 기록 배선들을 상기 수직 채널 구조체들 각각의 상단에 배치하며 상기 수직 채널 패턴과 연결시키는 단계
    를 포함하는 3차원 메모리의 제조 방법.
  20. 제19항에 있어서,
    상기 기록 배선들을 상기 수직 채널 구조체들 각각의 상단에 배치하며 상기 수직 채널 패턴과 연결시키는 단계는,
    상기 기록 배선들을 상기 3차원 메모리 내에서 상기 판독 배선들과 서로 대칭되는 위치에 배치하는 단계
    를 포함하는 것을 특징으로 하는 3차원 메모리의 제조 방법.
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