WO2023033338A1 - 강유전체 기반 3차원 플래시 메모리 - Google Patents

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WO2023033338A1
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vertical channel
flash memory
pattern
negative
word lines
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PCT/KR2022/009871
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송윤흡
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한양대학교 산학협력단
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    • G11C16/30—Power supply circuits

Definitions

  • the following embodiments relate to a ferroelectric-based three-dimensional flash memory.
  • a flash memory device is an electrically erasable programmable read only memory (EEPROM) by electrically controlling the input and output of data by Fowler-Nordheimtunneling or hot electron injection.
  • EEPROM electrically erasable programmable read only memory
  • the conventional data multi-value realization technology mainly utilizes only a positive threshold voltage area as a multi-value area, it has a narrow memory window.
  • Embodiments propose a 3D flash memory and an operation method thereof that use not only a positive threshold voltage region but also a negative threshold voltage region as a multi-value region in order to implement multi-value while expanding a memory window.
  • one embodiment uses both the negative and positive threshold voltage regions as multi-valued regions by determining the program voltage in a negative or positive range value using the symmetry of the program voltage.
  • a dimensional flash memory and its operating method are proposed.
  • one embodiment proposes a 3D flash memory and an operating method thereof that implement multi-leveling using symmetry of program voltages by determining program voltages in negative and positive range values that are symmetrical to each other.
  • the first program voltage and the second program voltage having values symmetrical to each other are selected.
  • a vertical channel pattern of a P type is formed to apply a negative program voltage to a selected word line during a program operation. suggest memory.
  • a three-dimensional flash memory may include word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures is formed of a vertical channel pattern extending in the vertical direction and data surrounding the vertical channel pattern and formed of a ferroelectric material.
  • the program voltage for the target memory cell is determined in a negative range value or a positive range value, and the amount of polarization charge of a partial region of the data storage pattern corresponding to the target memory cell is changed to realize multi-leveling of the target memory cell.
  • the negative range value and the positive range value may be symmetrical to each other.
  • the first program voltage determined in the negative range value and the second program voltage determined in the positive range value may have values symmetrical to each other.
  • the 3D flash memory determines both the negative threshold voltage region and the positive threshold voltage region as a multi-valued region by determining the program voltage in the negative range value or the positive range that are symmetrical to each other. It can be characterized by use.
  • the 3D flash memory determines a pass voltage applied to memory cells other than a target memory cell among the plurality of memory cells in a range between the negative range value and the positive range value. It can be characterized by doing.
  • word lines extending in a horizontal direction and spaced apart in a vertical direction are arranged; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures is formed of a vertical channel pattern extending in the vertical direction and data surrounding the vertical channel pattern and formed of a ferroelectric material.
  • a multi-value implementation method of a 3D flash memory including a storage pattern, wherein the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines, wherein the program among the plurality of memory cells determining a program voltage to be applied to a target memory cell to be operated in a negative range value or a positive range value; and applying a program voltage of a determined value to the target memory cell to change an amount of polarization charge in a partial region of the data storage pattern corresponding to the target memory cell, thereby implementing multi-leveling of the target memory cell.
  • the negative range value and the positive range value may be symmetrical to each other.
  • the first program voltage determined in the negative range value and the second program voltage determined in the positive range value may have values symmetrical to each other.
  • the determining may include using both a negative threshold voltage region and a positive threshold voltage region as a multi-valued region by determining the program voltage in the negative or positive range that is symmetric with each other. It can be characterized by doing.
  • the multi-valued implementation method of the 3D flash memory may include setting a pass voltage applied to memory cells other than a target memory cell among the plurality of memory cells between the negative range value and the positive range value. It may be characterized by including the step of determining in the range value of.
  • a three-dimensional flash memory may include word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures is formed of a vertical channel pattern extending in the vertical direction and data surrounding the vertical channel pattern and formed of a ferroelectric material.
  • the 3D flash memory uses a P-type vertical channel pattern as the substrate is formed in an N-type, and during a program operation, a selected word line that is a target of the program operation among the word lines It may be characterized in that a program voltage of a negative value is applied to.
  • the 3D flash memory uses a P-type vertical channel pattern as the substrate is formed in an N-type, so that during the program operation, the non-selected word lines other than the selected word line are selected. It may be characterized in that a negative pass voltage is applied to each of the word lines.
  • word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction are arranged; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures is formed of a vertical channel pattern extending in the vertical direction and data surrounding the vertical channel pattern and formed of a ferroelectric material.
  • a program operating method of a 3D flash memory comprising a storage pattern, wherein the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines, wherein the substrate is formed in an N-type applying a program voltage of a negative value to a selected word line to be subjected to the program operation among the word lines by using the P-type vertical channel pattern according to the vertical channel pattern; and applying a pass voltage of a negative value to each of the non-selected word lines excluding the selected word line among the word lines, using the P-type vertical channel pattern as the substrate is formed in the N-type.
  • the substrate is formed in an N-type applying a program voltage of a negative value to a selected word line to be subjected to the program operation among the word lines by using the P-type vertical channel pattern according to the vertical channel pattern; and applying a pass voltage of a negative value to each of the non-selected word lines excluding the selected word line among the word lines, using the P-type vertical channel pattern as the substrate is formed in the N-type.
  • Embodiments may propose a 3D flash memory and an operation method thereof that expand a memory window and implement multi-value by using not only a positive threshold voltage region but also a negative threshold voltage region as a multi-value region.
  • one embodiment uses both the negative and positive threshold voltage regions as multi-valued regions by determining the program voltage in a negative or positive range value using the symmetry of the program voltage.
  • a dimensional flash memory and its operating method can be proposed.
  • embodiments of the present invention may propose a 3D flash memory and an operation method thereof that implement multi-leveling using symmetry of program voltages by determining program voltages in negative and positive range values that are symmetrical to each other.
  • the first program voltage and the second program voltage having values symmetrical to each other are selected.
  • a 3D flash memory implementing multi-leveling using symmetry of program voltage and an operation method thereof can be proposed.
  • a vertical channel pattern is formed in a P type so that a negative program voltage is applied to a selected word line during a program operation, thereby improving ultra-high-speed program characteristics of a ferroelectric layer used as a data storage element. memory can be suggested.
  • FIG. 1 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
  • FIG. 2 is a plan view illustrating the structure of a 3D flash memory according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 2 taken along line A-A'.
  • FIG. 4 is a diagram for explaining a multi-value area of a 3D flash memory according to an exemplary embodiment.
  • FIG. 5 is a diagram for explaining applied voltages in a program operation when a 3D flash memory according to an exemplary embodiment uses a positive threshold voltage region as a multi-valued region.
  • FIG. 6 is a diagram for explaining applied voltages in a program operation when a 3D flash memory uses a negative threshold voltage region as a multi-valued region according to an exemplary embodiment.
  • FIG. 7 is a flowchart illustrating a multi-value implementation method of a 3D flash memory according to an exemplary embodiment.
  • FIG. 8 is a flowchart illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • 9A and 9B are diagrams for explaining a program operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 10 is a diagram for explaining an improved program operation speed of a 3D flash memory according to an exemplary embodiment.
  • FIG. 11 is a diagram for explaining self-boosting in a program operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 12 is a perspective view schematically illustrating an electronic system including a 3D flash memory according to embodiments.
  • first and second are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a portion referred to as a first portion in one embodiment may be referred to as a second portion in another embodiment.
  • FIG. 1 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
  • a three-dimensional flash memory array includes a common source line CSL, a plurality of bit lines BL0, BL1, and BL2, and the common source line CSL and bit lines BL0. , BL1, and BL2) may include a plurality of cell strings CSTR.
  • the bit lines BL0 , BL1 , and BL2 may be two-dimensionally arranged while being spaced apart from each other along the first direction D1 while extending in the second direction D2 .
  • each of the first direction D1 , the second direction D2 , and the third direction D3 are orthogonal to each other and may form a rectangular coordinate system defined by X, Y, and Z axes.
  • a plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL0 , BL1 , and BL2 .
  • the cell strings CSTR may be connected in common to the common source line CSL while being provided between the bit lines BL0 , BL1 , and BL2 and one common source line CSL.
  • a plurality of common source lines CSL may be provided, and the plurality of common source lines CSL are spaced apart from each other along the second direction D2 while extending in the first direction D1 and have a two-dimensional can be arranged sequentially.
  • the same voltage may be electrically applied to the plurality of common source lines CSL, but different voltages may be applied as each of the plurality of common source lines CSL is electrically independently controlled without being limited or limited thereto. there is.
  • each of the cell strings CSTR may be spaced apart from each other along the second direction D2 for each bit line while extending in the third direction D3 and may be arranged.
  • each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL and first and second strings connected in series to bit lines BL0, BL1, and BL2.
  • Select transistors SST1 and SST2 memory cell transistors MCT connected in series while being disposed between the ground select transistor GST and the first and second string select transistors SST1 and SST2, and an erase control transistor ECT ) can be configured.
  • each of the memory cell transistors MCT may include a data storage element.
  • each of the cell strings CSTR may include first and second string select transistors SST1 and SST2 connected in series, and the second string select transistor SST2 may include bit lines BL0 and BL1 , BL2).
  • each of the cell strings CSTR may include one string select transistor.
  • the ground select transistor GST in each of the cell strings CSTR may be composed of a plurality of MOS transistors connected in series similarly to the first and second string select transistors SST1 and SST2. .
  • One cell string CSTR may include a plurality of memory cell transistors MCT having different distances from the common source lines CSL. That is, the memory cell transistors MCT may be connected in series while being disposed along the third direction D3 between the first string select transistor SST1 and the ground select transistor GST.
  • the erase control transistor ECT may be connected between the ground select transistor GST and the common source lines CSL.
  • Each of the cell strings CSTR is formed between the first string select transistor SST1 and the uppermost one of the memory cell transistors MCT and between the ground select transistor GST and the lowermost one of the memory cell transistors MCT. Dummy cell transistors DMC connected to each other may be further included.
  • the first string select transistor SST1 may be controlled by the first string select lines SSL1-1, SSL1-2, and SSL1-3
  • the second string select transistor SST2 may be It can be controlled by 2 string select lines (SSL2-1, SSL2-2, SSL2-3).
  • the memory cell transistors MCT may be respectively controlled by a plurality of word lines WL0 - WLn
  • the dummy cell transistors DMC may be respectively controlled by a dummy word line DWL.
  • the ground select transistor GST may be controlled by the ground select lines GSL0 , GSL1 , and GSL2
  • the erase control transistor ECT may be controlled by the erase control line ECL.
  • a plurality of erasure control transistors ECT may be provided. Common source lines CSL may be commonly connected to sources of erase control transistors ECT.
  • Gate electrodes of the memory cell transistors MCT which are provided at substantially the same distance from the common source lines CSL, may be connected in common to one of the word lines WL0 - WLn and DWL to be in an equipotential state. .
  • the gate electrodes of the memory cell transistors MCT are provided at substantially the same level from the common source lines CSL, the gate electrodes provided in different rows or columns may be independently controlled. there is.
  • Ground select lines may extend along the first direction D1, be spaced apart from each other in the second direction D2, and be two-dimensionally arranged.
  • ground selection lines GSL0, GSL1, and GSL2 provided at substantially the same level from the common source lines CSL, first string selection lines SSL1-1, SSL1-2, SSL1-3, and a second string
  • the selection lines SSL2-1, SSL2-2, and SSL2-3 may be electrically separated from each other.
  • erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL.
  • the erase control transistors ECT may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array.
  • GDL gate induced drain leakage
  • an erase voltage may be applied to the bit lines BL0 , BL1 , and BL2 and/or the common source lines CSL during an erase operation of the memory cell array, and the string select transistor SST and/or Alternatively, gate induced leakage current may be generated in the erasure control transistors ECT.
  • the above-described string selection line SSL may be expressed as an upper selection line USL, and the ground selection line GSL may be expressed as a lower selection line.
  • FIG. 2 is a plan view illustrating the structure of a 3D flash memory according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 2 taken along line A-A'.
  • FIG. 4 is a diagram for explaining a multi-valued area of a 3D flash memory according to an exemplary embodiment
  • FIG. 5 is a program case in which a positive threshold voltage area is used as a multi-valued area in a 3D flash memory according to an exemplary embodiment.
  • FIG. 6 is a diagram for explaining applied voltages in a program operation when a 3D flash memory according to an exemplary embodiment uses a negative threshold voltage area as a multi-valued area. .
  • the selected word line sel WL means a word line corresponding to a target memory cell to be programmed among a plurality of memory cells (a word line corresponding to the target memory cell among word lines WL0-WLn),
  • the unselected word line unsel WL refers to a word line (a word line corresponding to the remaining memory cells among the word lines WL0 - WLn) corresponding to memory cells other than the target memory cell.
  • the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate SUB may be doped with first conductivity-type impurities (eg, P-type impurities).
  • first conductivity-type impurities eg, N-type impurities.
  • the substrate SUB may be formed of an N type.
  • Stacked structures ST may be disposed on the substrate SUB.
  • the stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1.
  • the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD.
  • the stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or a direction opposite to the third direction D3.
  • each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be
  • Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 .
  • the thickness means the thickness in the third direction D3.
  • Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.
  • the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 .
  • a plurality of second gate electrodes EL2 may be included therebetween.
  • each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 1 .
  • the second gate electrode EL2 may correspond to one of the word lines WL0 - WLn and DWL shown in FIG. 1 .
  • the third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2 and SSL1-3 of FIG. 1 shown in FIG. 1 or the second string select lines SSL2-1 and SSL2-1. SSL2-2, SSL2-3) may correspond to any one.
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1, Sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.
  • each of the interlayer insulating layers ILD may have different thicknesses.
  • the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD.
  • the interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 .
  • the interlayer insulating layers ILD may be formed of silicon oxide.
  • interlayer insulating layers ILD are included in each of the stacked structures ST
  • air gaps may be included in each of the stacked structures ST instead of the interlayer insulating layers ILD.
  • the air gaps may be alternately disposed with the gate electrodes EL1 , EL2 , and EL3 as in the interlayer insulating layer ILD to enable insulation between the gate electrodes EL1 , EL2 , and EL3 .
  • a plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided.
  • Vertical channel structures VS may be provided in the channel holes CH.
  • the vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 1 , and may extend in the third direction D3 while being connected to the substrate SUB.
  • the connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and the vertical channel structures VS are not limited thereto.
  • the lower surface of (VS) may be made by contacting the upper surface of the substrate (SUB). When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.
  • a plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 2 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. there is. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first direction D1 and the second direction D2 decrease toward the opposite direction of the third direction D3.
  • the upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.
  • Each of the vertical channel structures VS may include a data storage pattern DSP, a vertical channel pattern VCP, a vertical semiconductor pattern VSP, and a conductive pad PAD.
  • the data storage pattern DSP may have a pipe shape or macaroni shape with an open bottom
  • the vertical channel pattern VCP may have a pipe shape or macaroni shape with a closed bottom. can have a shape.
  • the vertical semiconductor pattern VSP may fill a space surrounded by the vertical channel pattern VCP and the conductive pad PAD.
  • the data storage pattern DSP covers the inner walls of each of the channel holes CH and contacts the vertical channel pattern VCP inwardly and contacts the sidewalls of the gate electrodes EL1 , EL2 , and EL3 outwardly.
  • the regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP are the second gate electrodes along with the regions corresponding to the second gate electrodes EL2 of the vertical channel pattern VCP.
  • Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by a voltage applied through EL2 may be configured.
  • the memory cells correspond to the memory cell transistors MCT shown in FIG. 1 .
  • the data storage pattern DSP may serve as a data storage in the 3D flash memory by maintaining the state of charges (eg, polarization state of the charges) by the voltage applied through the second gate electrodes EL2.
  • the data storage pattern DSP may be formed of a ferroelectric material capable of generating a polarization phenomenon by a voltage applied through the second gate electrodes EL2 and representing a data value by a resistance change according to the polarization phenomenon.
  • Such a data storage pattern DSP may represent a binary data value or a multi-valued data value by a change in the amount of polarization charge (a change in the state of charges) when a polarization phenomenon occurs. A detailed description of this will be described below.
  • HfO x having an orthorhombic crystal structure, HfO x doped with at least one of Al, Zr or Si, PZT (Pb(Zr, Ti )O 3 ), PTO (PbTiO 3 ), SBT (SrBi 2 Ti 2 O 3 ), BLT (Bi(La, Ti)O 3 ), PLZT (Pb(La, Zr)TiO 3 ), BST (Bi(Sr) , Ti)O 3 ), barium titanate (BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , TiO x , TaO x or InO x At least one may be used.
  • PZT Pb(Zr, Ti )O 3
  • PTO PbTiO 3
  • SBT SrBi 2 Ti 2 O 3
  • BLT Bi(La, Ti)O 3
  • PLZT Pb(La, Zr)TiO
  • the vertical channel pattern VCP may cover an inner wall of the data storage pattern DSP.
  • the vertical channel pattern VCP may include a first portion VCP1 and a second portion VCP2 on the first portion VCP1.
  • the first portion VCP1 of the vertical channel pattern VCP may be provided under each of the channel holes CH and may contact the substrate SUB.
  • the first portion VCP1 of the vertical channel pattern VCP may be used to block, suppress, or minimize leakage current in each of the vertical channel structures VS and/or to form an epitaxial pattern.
  • a thickness of the first portion VCP1 of the vertical channel pattern VCP may be greater than, for example, a thickness of the first gate electrode EL1.
  • a sidewall of the first part VCP1 of the vertical channel pattern VCP may be surrounded by the data storage pattern DSP.
  • a top surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a higher level than a top surface of the first gate electrode EL1.
  • the top surface of the first part VCP1 of the vertical channel pattern VCP may be positioned between the top surface of the first gate electrode EL1 and the bottom surface of the lowermost one of the second gate electrodes EL2.
  • a lower surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a lower level than an uppermost surface of the substrate SUB (ie, a lower surface of a lowermost one of the interlayer insulating layers ILD).
  • a portion of the first portion VCP1 of the vertical channel pattern VCP may overlap the first gate electrode EL1 in a horizontal direction.
  • the horizontal direction refers to an arbitrary direction extending on a plane parallel to the first and second directions D1 and D2.
  • the second portion VCP2 of the vertical channel pattern VCP may extend in the third direction D3 from the upper surface of the first portion VCP1.
  • the second portion VCP2 of the vertical channel pattern VCP may be provided between the data storage pattern DSP and the vertical semiconductor pattern VSP, and may correspond to the second gate electrodes EL2. Accordingly, the second portion VCP2 of the vertical channel pattern VCP may form memory cells together with regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP, as described above. .
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be substantially coplanar with a top surface of the vertical semiconductor pattern VSP.
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be positioned at a level higher than a top surface of an uppermost one of the second gate electrodes EL2 . More specifically, the upper surface of the second portion VCP2 of the vertical channel pattern VCP may be positioned between the upper and lower surfaces of the third gate electrode EL3 .
  • the vertical channel pattern VCP may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material.
  • the vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and consequently, electrical characteristics of the 3D flash memory may be improved.
  • Any one transistor characteristic eg, threshold voltage distribution and program/read speed
  • electrical characteristics of the 3D flash memory may be improved.
  • the vertical channel pattern VCP is characterized in that it is a P-type. Accordingly, since the vertical channel pattern VCP has a PMOS structure, a negative program voltage may be applied to the selected word line sel WL during a program operation.
  • the vertical semiconductor pattern VSP may be surrounded by the second portion VCP2 of the vertical channel pattern VCP.
  • An upper surface of the vertical semiconductor pattern VSP may contact the conductive pad PAD, and a lower surface of the vertical semiconductor pattern VSP may contact the first portion VCP1 of the vertical channel pattern VCP.
  • the vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floated from the substrate SUB.
  • the vertical semiconductor pattern VSP may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern VCP. More specifically, the vertical semiconductor pattern VSP may be formed of a material having excellent charge and hole mobility.
  • the vertical semiconductor pattern VSP may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material not doped with impurities, or a polycrystalline semiconductor material.
  • the vertical semiconductor pattern VSP may be formed of polysilicon doped with impurities of the same first conductivity type as the substrate SUB (eg, P-type impurities). That is, the vertical semiconductor pattern VSP can improve the electrical characteristics of the 3D flash memory to increase the speed of memory operation.
  • the vertical channel structures VS include an erase control transistor ECT, first and second string select transistors SST1 and SST2 , a ground select transistor GST, and memory cell transistors MCT. ) may correspond to channels of
  • Conductive pads PAD may be provided on top surfaces of the second portion VCP2 of the vertical channel pattern VCP and on top surfaces of the vertical semiconductor pattern VSP.
  • the conductive pad PAD may be connected to an upper portion of the vertical channel pattern VCP and an upper portion of the vertical semiconductor pattern VSP.
  • a sidewall of the conductive pad PAD may be surrounded by the data storage pattern DSP.
  • a top surface of the conductive pad PAD may be substantially coplanar with a top surface of each of the stack structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • a lower surface of the conductive pad PAD may be positioned at a lower level than an upper surface of the third gate electrode EL3 . More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3 . That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in a horizontal direction.
  • the conductive pad PAD may be formed of a semiconductor doped with impurities or a conductive material.
  • the conductive pad PAD is doped with an impurity different from that of the vertical semiconductor pattern VSP (more precisely, an impurity of a second conductivity type (eg, N-type) different from the first conductivity type (eg, P-type)). It may be formed of a semiconductor material.
  • the conductive pad PAD may reduce contact resistance between the bit line BL and the vertical channel pattern VCP (or vertical semiconductor pattern VSP), which will be described later.
  • the vertical channel structures VS have been described as having a structure including the conductive pad PAD, it is not limited thereto and may have a structure in which the conductive pad PAD is omitted.
  • the upper surfaces of each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP are the upper surfaces of each of the stacked structures ST (ie, Each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP may extend in the third direction D3 so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers ILD.
  • the bit line contact plug BLPG which will be described later, directly contacts the vertical channel pattern VCP instead of being indirectly electrically connected to the vertical channel pattern VCP through the conductive pad PAD. can be electrically connected.
  • the vertical channel structures VS include the vertical semiconductor pattern VSP, the vertical semiconductor pattern VSP may be omitted without being limited or limited thereto.
  • the vertical channel pattern VCP has been described as having a structure including the first part VCP1 and the second part VCP2, it is not limited thereto and may have a structure excluding the first part VCP1.
  • the vertical channel pattern VCP is provided between the vertical semiconductor pattern VSP and the data storage pattern DSP and extends to the substrate SUB to contact the substrate SUB.
  • the lower surface of the vertical channel pattern VCP may be positioned at a lower level than the uppermost surface of the substrate SUB (the lower surface of the lowermost one of the interlayer insulating films ILD), and the upper surface of the vertical channel pattern VCP may be located at a level lower than that of the upper surface of the substrate SUB.
  • a top surface of the pattern VSP may be substantially coplanar.
  • An isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other.
  • the common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR.
  • the common source region CSR may extend in the first direction D1 within the substrate SUB.
  • the common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, N-type impurities).
  • the common source region CSR may correspond to the common source line CSL of FIG. 1 .
  • a common source plug CSP may be provided in the isolation trench TR.
  • the common source plug CSP may be connected to the common source region CSR.
  • a top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • the common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.
  • Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST.
  • the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • a capping insulation layer CAP may be provided on the stacked structures ST, the vertical channel structures VS, and the common source plug CSP.
  • the capping insulating layer CAP may cover the top surface of the uppermost one of the interlayer insulating layers ILD, the top surface of the conductive pad PAD, and the top surface of the common source plug CSP.
  • the capping insulating layer CAP may be formed of an insulating material different from that of the interlayer insulating layers ILD.
  • a bit line contact plug BLPG electrically connected to the conductive pad PAD may be provided inside the capping insulating layer CAP.
  • the bit line contact plug BLPG may have a shape in which widths in the first and second directions D1 and D2 increase in the third direction D3.
  • a bit line BL may be provided on the capping insulating layer CAP and the bit line contact plug BLPG.
  • the bit line BL corresponds to any one of the plurality of bit lines BL0 , BL1 , and BL2 shown in FIG. 1 , and may be formed of a conductive material to extend along the second direction D2 .
  • the conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1 , EL2 , and EL3 described above.
  • the bit line BL may be electrically connected to the vertical channel structures VS through the bit line contact plug BLPG.
  • the bit line BL is connected to the vertical channel structures VS may mean that it is connected to the vertical channel pattern VCP included in the vertical channel structures VS.
  • the three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line.
  • a program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL and the voltage applied to the common source line CSL.
  • the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • Multi-leveling of a target memory cell may be implemented by changing the polarization charge amount of a partial region of the storage pattern DSP.
  • the 3D flash memory determines a program voltage applied to a target memory cell in a negative range value or a positive range value, applies the determined program voltage to the target memory cell, and stores data corresponding to the target memory cell. It is characterized in that multi-valued for a target memory cell is implemented by changing the amount of polarization charge in a partial region of a DSP).
  • a 3D flash memory determines a program voltage applied to a target memory cell as a first program voltage in a negative range value 410 and applies the first program voltage to the target memory cell, as shown in FIG. 4 .
  • the first data value (00) may be displayed by controlling the number of polarized atoms or the rotation angle in a partial region of the data storage pattern (DSP) corresponding to CASE 1, and the program voltage applied to the target memory cell may be positive.
  • the second program voltage in the range value 420 and applying it to the target memory cell the number of polarized atoms or the rotation angle in a partial region of the data storage pattern (DSP) corresponding to the target memory cell is controlled by CASE 2.
  • the second data value 11 may be indicated (the number of polarized atoms or rotation angle of CASE 1 and the number of polarized atoms or rotation angle of CASE 2 are different from each other).
  • the 3D flash memory determines the program voltage applied to the target memory cell as the third program voltage in the negative range value 410 and applies it to the target memory cell to correspond to the target memory cell.
  • the third data value (01) may be displayed by controlling the number of polarized atoms or the rotation angle in a partial region of the data storage pattern (DSP) by CASE 3, and the program voltage applied to the target memory cell is a positive range value.
  • the fourth program voltage is determined and applied to the target memory cell, thereby controlling the number of polarized atoms or the rotation angle in a partial region of the DSP corresponding to the target memory cell using CASE 4 to control the fourth program voltage.
  • It can represent the data value (10) (the number or rotation angle of polarized atoms in CASE 3, the number or rotation angle of polarized atoms in CASE 4, the number or rotation angle of polarized atoms in CASE 1 and the polarization in CASE 2). number of atoms or rotation angles are different from each other).
  • the negative range value 410 and the positive range value 420 which are ranges in which the program voltage applied to implement multi-leveling is determined, may be symmetrical to each other.
  • the negative range value 410 and the positive range value 420 are symmetrical to each other, meaning that the negative range value 410 and the positive range value 420 are included in the negative and positive areas, respectively. It means having the same range value based on the center voltage value (-0.5V) of the graph 400 of the current operating voltage.
  • the center voltage value of the graph 400 of operating voltage is -0.5V
  • the negative range value 410 has a range value of 3 to 4V, which is the difference between -14 and -11V
  • the positive range value 420 has been described as having a range value of 3 to 4V, which is a difference of 10 to 3V
  • the negative range value 410 and the positive range value 420 represent any center voltage value of the graph 400 of operating voltage. It can be adjusted in various ways on the premise that they are symmetrical to each other as a standard.
  • the 3D flash memory uses the symmetry of the program voltages to be applied to implement multi-leveling.
  • the negative range value 410 and the positive range value 420 which are the ranges in which the program voltage is determined, are symmetrical to each other, but also in the negative range value 410 and the positive range value 420, respectively.
  • the determined program voltages may also have values symmetrical to each other.
  • the first program voltage determined in the negative range value 410 has a value of -12V
  • the second program voltage determined in the positive range value 420 has a value of 11V.
  • the first program voltage determined at the negative range value 410 and the second program voltage determined at the positive range value 420 are values symmetrical to each other based on the center voltage value -0.5V of the graph 400 of operating voltage.
  • the 3D flash memory determines the program voltage in the negative range value 410 and applies a negative program voltage (negative Vpgm 1; for example, -12V) to form a positive threshold voltage region.
  • the program voltage is determined in a positive range value 420 and a positive program voltage (positive Vpgm 2; for example, +10V) is applied to a negative threshold voltage.
  • the area can be used as a multi-valued area. That is, the 3D flash memory determines both the negative threshold voltage region and the positive threshold voltage region that are symmetrical to each other by determining the program voltage from the negative range value 410 and the positive range value 420 that are symmetrical to each other. can be used as
  • the 3D flash memory has a negative value on the word line corresponding to the target memory cell.
  • a negative voltage eg, -12V
  • VCP vertical channel pattern
  • VS vertical channel structure
  • Vpgm 1 for example, -12V
  • a voltage of 0 is applied to a word line corresponding to a target memory cell and a positive voltage (positive Vpgm) is applied to the vertical channel pattern VCP of the vertical channel structure VS where the target memory cell is located.
  • positive Vpgm positive voltage
  • VCP vertical channel pattern of the vertical channel structure VS where the target memory cell is located.
  • 1 for example, 12V
  • negative Vpgm 1 negative program voltage
  • non-selected memories (among a plurality of memory cells)
  • a pass voltage applied to each of the remaining memory cells except for the memory cell may be determined. For example, during a program operation, 7V, a value between -11V and 10V, is determined as a pass voltage and applied to each of the unselected memories, so that the unselected memory cells may remain turned on and not be programmed.
  • FIG. 7 is a flowchart illustrating a multi-value implementation method of a 3D flash memory according to an exemplary embodiment.
  • the multi-value implementation method described below is based on the premise that the above-described 3D flash memory is performed as a main body.
  • the 3D flash memory may determine a program voltage applied to a target memory cell among a plurality of memory cells, which is a target of a program operation, within a negative range value or a positive range value.
  • the negative range value and the positive range value from which the program voltage is determined may be symmetrical to each other.
  • program voltages determined in the negative and positive range values may also have values symmetrical to each other.
  • a first program voltage determined in a negative range value and a second program voltage determined in a positive range value may have values symmetrical to each other.
  • the 3D flash memory can use both the negative threshold voltage region and the positive threshold voltage region as a multi-valued region by determining the program voltage in a negative or positive range that is symmetrical to each other through step S710. .
  • step S720 the 3D flash memory applies a program voltage of a determined value to the target memory cell to change the amount of polarization charge in a partial region of the data storage pattern DSP corresponding to the target memory cell.
  • Multi-value can be implemented for
  • step S720 the 3D flash memory applies a negative voltage to the word line corresponding to the target memory cell and A voltage of 0V may be applied to the vertical channel pattern VCP of the vertical channel structure VS to apply the determined negative program voltage to the target memory cell.
  • the 3D flash memory applies a voltage of 0V to a word line corresponding to the target memory cell and applies a positive voltage to the vertical channel pattern VCP of the vertical channel structure VS in which the target memory cell is located.
  • the determined negative program voltage may be applied to the target memory cell by applying a voltage having a value of .
  • step S720 the 3D flash memory applies a pass voltage to each of the non-selected memory cells (memory cells other than the target memory cell among the plurality of memory cells), Memory cells may be prevented from being programmed.
  • the pass voltage may be determined in a range between a negative range value and a positive range value in which the program voltage is determined in step S710 so that the unselected memory cells are simply turned on without being programmed.
  • FIGS. 9A and 9B are diagrams for explaining a program operation of a 3D flash memory according to an exemplary embodiment
  • FIG. 11 is a diagram for explaining improved program operation speed of a 3D flash memory according to an exemplary embodiment
  • FIG. 11 is a diagram for explaining self-boosting in a program operation of a 3D flash memory according to an exemplary embodiment.
  • a vertical channel pattern (VCP) has a PMOS structure, and a selected word line (sel WL), which is a target of a program operation, among word lines (WL0-WLn)
  • a program operation may be performed by applying a negative program voltage.
  • the described program operation can be made extremely fast, avoiding the time consuming GIDL is generated.
  • the detailed steps in which the program operation is performed are as follows.
  • step S810 the 3D flash memory uses a P-type vertical channel pattern VCP as the substrate SUB is formed in an N-type type, which is a target of a program operation among word lines WL0-WLn.
  • a negative program voltage may be applied to the selected word line sel WL.
  • step S820 the 3D flash memory uses the P-type vertical channel pattern VCP as the substrate SUB is formed in the N-type, and the selected word line sel WL among the word lines WL0-WLn ), a pass voltage of a negative value may be applied to each of the remaining unselected word lines (unsel WLs).
  • the 3D flash memory uses a P-type vertical channel pattern VCP as the substrate SUB is formed in an N-type as shown in FIG.
  • VCP a P-type vertical channel pattern
  • Vpass negative pass voltage
  • FIG. 12 is a perspective view schematically illustrating an electronic system including a 3D flash memory according to embodiments.
  • an electronic system 1200 including a 3D flash memory includes a main board 1201, a controller 1202 mounted on the main board 1201, and one or more semiconductor packages 1203. ) and DRAM 1204.
  • the semiconductor package 1203 and the DRAM 1204 may be connected to the controller 1202 through wiring patterns 1205 provided on the main substrate 1201 .
  • the main board 1201 may include a connector 1206 including a plurality of pins coupled to an external host.
  • the number and arrangement of the plurality of pins in the connector 1206 may vary depending on the communication interface between the electronic system 1200 and an external host.
  • the electronic system 1200 may, for example, use any one of interfaces such as Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCIExpress), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS). Depending on one, you can communicate with external hosts.
  • the electronic system 1200 may be operated by power supplied from an external host through, for example, a connector 1206 .
  • the electronic system 1200 may further include a Power Management Integrated Circuit (PMIC) that distributes power supplied from an external host to the controller 1202 and the semiconductor package 1203 .
  • PMIC Power Management Integrated Circuit
  • the controller 1202 can write data to the semiconductor package 1203 or read data from the semiconductor package 1203 and can improve the operating speed of the electronic system 1200 .
  • the DRAM 1204 may be a buffer memory for mitigating a speed difference between the semiconductor package 1203, which is a data storage space, and an external host.
  • the DRAM 1204 included in the electronic system 1200 may also operate as a kind of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package 1203 .
  • the controller 1202 may further include a DRAM controller for controlling the DRAM 1204 in addition to the NAND controller for controlling the semiconductor package 1203 .
  • the semiconductor package 1203 may include first and second semiconductor packages 1203a and 1203b spaced apart from each other.
  • Each of the first and second semiconductor packages 1203a and 1203b may be a semiconductor package including a plurality of semiconductor chips 1220 .
  • Each of the first and second semiconductor packages 1203a and 1203b includes a package substrate 1210 , semiconductor chips 1220 on the package substrate 1210 , and adhesive layers 1230 disposed on a lower surface of each of the semiconductor chips 1220 .
  • connection structures 1240 electrically connecting the semiconductor chips 1220 and the package substrate 1210 and a molding layer 1250 covering the semiconductor chips 1220 and the connection structures 1240 on the package substrate 1210 can include
  • the package substrate 1210 may be a printed circuit board including package upper pads 1211 .
  • Each of the semiconductor chips 1220 may include input/output pads 1221 .
  • Each of the semiconductor chips 1220 may include a 3D flash memory (a 3D flash memory that performs the multi-value implementation operation described above). More specifically, each of the semiconductor chips 1220 may include gate stack structures 1222 and memory channel structures 1223 .
  • the gate stack structures 1222 may correspond to the above-described stack structures ST
  • the memory channel structures 1223 may correspond to the above-described vertical channel structures VS.
  • connection structures 1240 may be, for example, bonding wires electrically connecting the input/output pads 1221 and the package upper pads 1211 . Accordingly, in each of the first and second semiconductor packages 1203a and 1203b, the semiconductor chips 1220 may be electrically connected to each other using a bonding wire method, and the package upper pads 1211 of the package substrate 1210 and can be electrically connected. According to example embodiments, in each of the first and second semiconductor packages 1203a and 1203b, the semiconductor chips 1220 are connected to the through electrode (Through Silicon Via) instead of the bonding wire type connection structures 1240. may be electrically connected to each other.
  • through electrode Through Silicon Via
  • the controller 1202 and the semiconductor chips 1220 may be included in one package.
  • the controller 1202 and the semiconductor chips 1220 may be mounted on a separate interposer substrate different from the main substrate 1201, and the controller 1202 and the semiconductor chips 1220 may be connected to each other by wiring provided on the interposer substrate. there is.

Abstract

강유전체 기반의 3차원 플래시 메모리가 개시된다. 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 범위 값에서 결정하여, 대상 메모리 셀에 대응하는 데이터 저장 패턴의 일부 영역의 분극 전하량을 변화시켜 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 한다. 또한 수직 채널 패턴은 기판이 N타입으로 형성됨에 따라 P타입인 것을 특징으로 한다.

Description

강유전체 기반 3차원 플래시 메모리
아래의 실시예들은 강유전체 기반 3차원 플래시 메모리에 관한 것이다.
플래시 메모리 소자는 FN 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
그러나 3차원 플래시 메모리 역시 제한된 물리적 크기 및 집적도의 제약을 받는 바, 최근 저장되는 데이터의 다치화를 구현하는 기술에 대한 연구 개발이 이루어지고 있다.
그러나 기존의 데이터 다치화 구현 기술은, 주로 양의 문턱 전압 영역만을 다치화 영역으로 활용하기 때문에, 메모리 윈도우(Memory window)가 좁은 단점을 갖는다.
따라서, 메모리 윈도우를 확장하며 다치화를 구현하기 위한 기술이 제안될 필요가 있다.
한편, 최근 3차원 플래시 메모리와 관련하여, 데이터 저장 요소로 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 사용하는 것에 그치지 않고 ONO를 대체하여 강유전체층을 데이터 저장요소로 사용하는 기술이 제안되었다.
이와 같이 강유전체층을 데이터 저장 요소로 사용하는 종래의 기술은, GIDL 방식을 이용해 양의 전압을 인가하여 프로그램 동작을 수행하기 때문에, GIDL이 발생되는데 1 내지 2uS의 시간이 소요되어 강유전체층의 초고속 프로그램 특성을 열화시키는 문제점을 갖는다.
따라서, 강유전체층의 초고속 프로그램 특성을 개선하는 기술도 제안될 필요가 있다.
일 실시예들은 메모리 윈도우를 확장하며 다치화를 구현하고자, 양의 문턱 전압 영역뿐만 아니라 음의 문턱 전압 영역까지도 다치화 영역으로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
보다 상세하게, 일 실시예들은 프로그램 전압의 대칭성을 이용하여 음의 범위 값 또는 양의 범위 값에서 프로그램 전압을 결정함으로써 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
특히, 일 실시예들은 프로그램 전압을 서로 대칭되는 음의 범위 값 및 양의 범위 값에서 결정함으로써 프로그램 전압의 대칭성을 이용하여 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
이 때, 일 실시예들은 음의 범위 값에서 제1 프로그램 전압을 결정하고 양의 범위 값에서 제2 프로그램 전압을 결정함에 있어, 서로 대칭되는 값을 갖는 제1 프로그램 전압 및 제2 프로그램 전압을 선택함으로써 프로그램 전압의 대칭성을 이용하여 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
또한, 일 실시예들은 데이터 저장 요소로 사용되는 강유전체층의 초고속 프로그램 특성을 개선하고자, 프로그램 동작 시 선택된 워드 라인에 음의 값의 프로그램 전압을 인가하도록 수직 채널 패턴이 P 타입으로 형성되는 3차원 플래시 메모리를 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하고, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 값에서 결정하여, 상기 대상 메모리 셀에 대응하는 상기 데이터 저장 패턴의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 할 수 있다.
일 측면에 따르면, 상기 음의 범위 값 및 상기 양의 범위 값은, 서로 대칭되는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 음의 범위 값에서 결정되는 제1 프로그램 전압 및 상기 양의 범위 값에서 결정되는 제2 프로그램 전압은, 서로 대칭되는 값을 갖는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 프로그램 전압을 서로 대칭되는 상기 음의 범위 값 또는 상기 양의 범위에서 결정함으로써 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용하는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 메모리 셀들 중 대상 메모리 셀을 제외한 나머지 메모리 셀에 인가되는 패스 전압을 상기 음의 범위 값 내지 상기 양의 범위 값 사이의 범위 값에서 결정하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 다치화 구현 방법은, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 값에서 결정하는 단계; 및 상기 대상 메모리 셀에 결정된 값의 프로그램 전압을 인가하여 상기 대상 메모리 셀에 대응하는 상기 데이터 저장 패턴의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 음의 범위 값 및 상기 양의 범위 값은, 서로 대칭되는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 음의 범위 값에서 결정되는 제1 프로그램 전압 및 상기 양의 범위 값에서 결정되는 제2 프로그램 전압은, 서로 대칭되는 값을 갖는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 결정하는 단계는, 상기 프로그램 전압을 서로 대칭되는 상기 음의 범위 값 또는 상기 양의 범위에서 결정함으로써 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용하는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 3차원 플래시 메모리의 다치화 구현 방법은, 상기 복수의 메모리 셀들 중 대상 메모리 셀을 제외한 나머지 메모리 셀에 인가되는 패스 전압을 상기 음의 범위 값 내지 상기 양의 범위 값 사이의 범위 값에서 결정하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하고, 상기 수직 채널 패턴은, 상기 기판이 N 타입으로 형성됨에 따라 P 타입인 것을 특징으로 할 수 있다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 프로그램 동작 시 상기 워드 라인들 중 상기 프로그램 동작의 대상이 되는 선택된 워드 라인에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 상기 프로그램 동작 시 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 음의 값의 패스 전압을 인가하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 상기 워드 라인들 중 상기 프로그램 동작의 대상이 되는 선택된 워드 라인에 음의 값의 프로그램 전압을 인가하는 단계; 및 상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 음의 값의 패스 전압을 인가하는 단계를 포함할 수 있다.
일 실시예들은 양의 문턱 전압 영역뿐만 아니라 음의 문턱 전압 영역까지도 다치화 영역으로 사용함으로써 메모리 윈도우를 확장하며 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 프로그램 전압의 대칭성을 이용하여 음의 범위 값 또는 양의 범위 값에서 프로그램 전압을 결정함으로써 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
특히, 일 실시예들은 프로그램 전압을 서로 대칭되는 음의 범위 값 및 양의 범위 값에서 결정함으로써 프로그램 전압의 대칭성을 이용하여 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
이 때, 일 실시예들은 음의 범위 값에서 제1 프로그램 전압을 결정하고 양의 범위 값에서 제2 프로그램 전압을 결정함에 있어, 서로 대칭되는 값을 갖는 제1 프로그램 전압 및 제2 프로그램 전압을 선택함으로써 프로그램 전압의 대칭성을 이용하여 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
또한, 일 실시예들은 프로그램 동작 시 선택된 워드 라인에 음의 값의 프로그램 전압을 인가하도록 수직 채널 패턴이 P 타입으로 형성됨으로써, 데이터 저장 요소로 사용되는 강유전체층의 초고속 프로그램 특성을 개선하는 3차원 플래시 메모리를 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 다치화 영역을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리가 양의 문턱 전압 영역을 다치화 영역으로 사용하는 경우 프로그램 동작에서의 인가 전압들을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리가 음의 문턱 전압 영역을 다치화 영역으로 사용하는 경우 프로그램 동작에서의 인가 전압들을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 다치화 구현 방법을 나타낸 플로우 차트이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 9a 내지 9b는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 도면이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 개선된 프로그램 동작 속도를 설명하기 위한 도면이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작에서 셀프 부스팅이 이루어지는 것을 설명하기 위한 도면이다.
도 12는 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리, 이의 동작 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다. 도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다. 도 4는 일 실시예에 따른 3차원 플래시 메모리의 다치화 영역을 설명하기 위한 도면이고, 도 5는 일 실시예에 따른 3차원 플래시 메모리가 양의 문턱 전압 영역을 다치화 영역으로 사용하는 경우 프로그램 동작에서의 인가 전압들을 설명하기 위한 도면이며, 도 6은 일 실시예에 따른 3차원 플래시 메모리가 음의 문턱 전압 영역을 다치화 영역으로 사용하는 경우 프로그램 동작에서의 인가 전압들을 설명하기 위한 도면이다.
이하, 선택된 워드 라인(sel WL)은 복수의 메모리 셀들 중 프로그램 대상이 되는 대상 메모리 셀에 대응하는 워드 라인(워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하는 워드 라인)을 의미하며, 비선택된 워드 라인(unsel WL)은 대상 메모리 셀을 제외한 나머지 메모리 셀에 대응하는 워드 라인(워드 라인들(WL0-WLn) 중 나머지 메모리 셀에 대응하는 워드 라인)을 의미한다.
도 2 및 도 3을 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다. 또한, 후술되지만, 프로그램 동작 시 선택된 워드 라인(sel WL)에 음의 값의 프로그램 전압이 인가되기 위해서, 기판(SUB)에는 제1 도전형 불순물(예컨대, N 타입의 불순물)이 도핑될 수 있다. 즉, 기판(SUB)은 N 타입으로 형성될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 1을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 1에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 1에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 1에 도시된 도 1의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 게이트 전극들(EL1, EL2, EL3)과 교번하며 배치되어 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 가능하게 할 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 식각될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 이에, 데이터 저장 패턴(DSP)으로는, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 분극 현상을 발생시켜 분극 현상에 따른 저항 변화로 데이터 값을 나타낼 수 있는 강유전체 물질로 형성될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 분극 현상 발생 시 분극 전하량의 변화(전하들의 상태 변화)로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
이하, 데이터 저장 패턴(DSP)를 구성하는 강유전체 물질로는 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나가 사용될 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
만약, 전술된 바와 같이 기판(SUB)이 N 타입으로 형성되는 경우(기판(SUB)에 N타입의 제1 불순물이 도핑되는 경우), 수직 채널 패턴(VCP)은 P타입인 것을 특징으로 한다. 따라서, 수직 채널 패턴(VCP)은 PMOS의 구조를 갖게 되어 프로그램 동작 시 선택된 워드 라인(sel WL)에 음의 값의 프로그램 전압이 인가되도록 할 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 1을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 1의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 1에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하고 데이터 저장 패턴(DSP)의 일부 영역에서 분극 현상을 발생시켜 프로그램 동작을 수행할 수 있다.
특히, 3차원 플래시 메모리는, 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압의 값을 다양하게 결정함으로써, 인가되는 프로그램 전압의 값에 다라 대상 메모리 셀에 대응하는 데이터 저장 패턴(DSP)의 일부 영역의 분극 전하량을 변화시켜 대상 메모리 셀에 대한 다치화를 구현할 수 있다.
보다 상세하게, 3차원 플래시 메모리는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 값에서 결정하고 결정된 프로그램 전압을 대상 메모리 셀에 인가하여 대상 메모리 셀에 대응하는 데이터 저장 패턴(DSP)의 일부 영역의 분극 전하량을 변화시킴으로써, 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 한다.
예를 들어, 3차원 플래시 메모리는 도 4에 도시된 바와 같이 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값(410)에서 제1 프로그램 전압으로 결정하여 이를 대상 메모리 셀에 인가함으로써 대상 메모리 셀에 대응하는 데이터 저장 패턴(DSP)의 일부 영역에서 분극되는 원자의 개수 또는 회전 각도를 CASE 1로 제어하여 제1 데이터 값(00)을 나타낼 수 있고, 대상 메모리 셀에 인가하는 프로그램 전압을 양의 범위 값(420)에서 제2 프로그램 전압으로 결정하여 이를 대상 메모리 셀에 인가함으로써 대상 메모리 셀에 대응하는 데이터 저장 패턴(DSP)의 일부 영역에서 분극되는 원자의 개수 또는 회전 각도를 CASE 2로 제어하여 제2 데이터 값(11)을 나타낼 수 있다(CASE 1의 분극되는 원자의 개수 또는 회전 각도와 CASE 2의 분극되는 원자의 개수 또는 회전 각도는 서로 상이함). 마찬가지로, 3차원 플래시 메모리는 도 4에 도시된 바와 같이 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값(410)에서 제3 프로그램 전압으로 결정하여 이를 대상 메모리 셀에 인가함으로써 대상 메모리 셀에 대응하는 데이터 저장 패턴(DSP)의 일부 영역에서 분극되는 원자의 개수 또는 회전 각도를 CASE 3으로 제어하여 제3 데이터 값(01)을 나타낼 수 있고, 대상 메모리 셀에 인가하는 프로그램 전압을 양의 범위 값(420)에서 제4 프로그램 전압으로 결정하여 이를 대상 메모리 셀에 인가함으로써 대상 메모리 셀에 대응하는 데이터 저장 패턴(DSP)의 일부 영역에서 분극되는 원자의 개수 또는 회전 각도를 CASE 4로 제어하여 제4 데이터 값(10)을 나타낼 수 있다(CASE 3의 분극되는 원자의 개수 또는 회전 각도, CASE 4의 분극되는 원자의 개수 또는 회전 각도, CASE 1의 분극되는 원자의 개수 또는 회전 각도와 CASE 2의 분극되는 원자의 개수 또는 회전 각도는 서로 상이함).
이 때, 다치화를 구현하기 위해 인가되는 프로그램 전압이 결정되는 범위인 음의 범위 값(410) 및 양의 범위 값(420)은 서로 대칭되는 것을 특징으로 할 수 있다. 이하, 음의 범위 값(410) 및 양의 범위 값(420)은 서로 대칭된다는 것은, 음의 범위 값(410) 및 양의 범위 값(420)이 각각 음의 영역 및 양의 영역에 포함된 채 동작 전압의 그래프(400)의 중심 전압 값(-0.5V)을 기준으로 동일한 범위 값을 갖는 것을 의미한다. 도면에는 동작 전압의 그래프(400)의 중심 전압 값이 -0.5V이고, 음의 범위 값(410)이 -14 내지 -11V의 차이인 3 내지 4V의 범위 값을 가지며, 양의 범위 값(420)이 10 내지 3V의 차이인 3 내지 4V의 범위 값을 갖는 것으로 설명되었으나, 음의 범위 값(410) 및 양의 범위 값(420)은 동작 전압의 그래프(400)의 임의의 중심 전압 값을 기준으로 서로 대칭되는 것을 전제로 다양하게 조절될 수 있다.
이처럼 프로그램 전압이 결정되는 범위인 음의 범위 값(410) 및 양의 범위 값(420)이 서로 대칭되는 특성으로 인해, 3차원 플래시 메모리는 다치화를 구현하기 위해 인가될 프로그램 전압들의 대칭성을 이용할 수 있다.
설명된 바와 같이 프로그램 전압이 결정되는 범위인 음의 범위 값(410) 및 양의 범위 값(420)이 서로 대칭될 뿐만 아니라, 음의 범위 값(410) 및 양의 범위 값(420)에서 각각 결정되는 프로그램 전압들 역시 서로 대칭되는 값을 가질 수 있다. 예를 들어, 도 4에 도시된 바와 같이 음의 범위 값(410)에서 결정된 제1 프로그램 전압이 -12V의 값을 갖고 양의 범위 값(420)에서 결정된 제2 프로그램 전압이 11V의 값을 갖는 것처럼 음의 범위 값(410)에서 결정된 제1 프로그램 전압 및 양의 범위 값(420)에서 결정된 제2 프로그램 전압은 동작 전압의 그래프(400)의 중심 전압 값 -0.5V를 기준으로 서로 대칭되는 값을 가질 수 있다.
이처럼 3차원 플래시 메모리는 도 5에 도시된 바와 같이 프로그램 전압을 음의 범위 값(410)에서 결정하여 음의 값의 프로그램 전압(negative Vpgm 1; 예컨대 -12V)을 인가함으로써 양의 문턱 전압 영역을 다치화 영역으로 사용할 수 있고, 도 6에 도시된 바와 같이 프로그램 전압을 양의 범위 값(420)에서 결정하여 양의 값의 프로그램 전압(positive Vpgm 2; 예컨대 +10V)을 인가함으로써 음의 문턱 전압 영역을 다치화 영역으로 사용할 수 있다. 즉, 3차원 플래시 메모리는 프로그램 전압을 서로 대칭되는 음의 범위 값(410) 및 양의 범위 값(420)에서 결정함으로써 서로 대칭되는 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용할 수 있다.
이 때, 대상 메모리 셀에 인가되는 프로그램 전압을 음의 범위 값(410)에서 결정하여 음의 값의 프로그램 전압을 인가해야 하는 경우, 3차원 플래시 메모리는 대상 메모리 셀에 대응하는 워드 라인에 음의 값의 전압(negative Vpgm 1; 예컨대 -12V)을 인가하고 대상 메모리 셀이 위치하는 수직 채널 구조체(VS)의 수직 채널 패턴(VCP)에 0V의 전압을 인가하여, 음의 값의 프로그램 전압(negative Vpgm 1; 예컨대 -12V)을 대상 메모리 셀에 인가할 수 있다(도 5에 도시된 방식).
반면, 3차원 플래시 메모리는 대상 메모리 셀에 대응하는 워드 라인에 0의 전압을 인가하고 대상 메모리 셀이 위치하는 수직 채널 구조체(VS)의 수직 채널 패턴(VCP)에 양의 값의 전압(positive Vpgm 1; 예컨대 12V)을 인가하여, 음의 값의 프로그램 전압(negative Vpgm 1; 예컨대 -12V)을 대상 메모리 셀에 인가할 수도 있다.
도 4에 도시된 동작 전압의 그래프(400)에서 음의 범위 값(410) 내지 양의 범위 값(420) 사이의 범위 값(430)에서는 프로그램 동작 시 비선택된 메모리들(복수의 메모리 셀들 중 대상 메모리 셀을 제외한 나머지 메모리 셀들) 각각에 인가되는 패스 전압이 결정될 수 있다. 일례로, 프로그램 동작 시 -11V 내지 10V 사이의 값인 7V가 패스 전압으로 결정되어 비선택된 메모리들 각각에 인가됨으로써, 비선택된 메모리 셀들은 턴 온 된 채, 프로그램되지 않을 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 다치화 구현 방법을 나타낸 플로우 차트이다. 이하, 설명되는 다치화 구현 방법은 전술된 3차원 플래시 메모리가 주체로 수행됨을 전제로 한다.
도 7을 참조하면, 단계(S710)에서 3차원 플래시 메모리는 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 값에서 결정할 수 있다.
이 때, 프로그램 전압이 결정되는 음의 범위 값 및 양의 범위 값은 서로 대칭되는 것을 특징으로 할 수 있다. 더 나아가, 음의 범위 값 및 양의 범위 값에서 각각 결정되는 프로그램 전압들 역시 서로 대칭되는 값을 가질 수 있다. 예를 들어, 음의 범위 값에서 결정되는 제1 프로그램 전압 및 양의 범위 값에서 결정되는 제2 프로그램 전압은 서로 대칭되는 값을 가질 수 있다.
이처럼 3차원 플래시 메모리는 단계(S710)를 통해 프로그램 전압을 서로 대칭되는 음의 범위 값 또는 양의 범위에서 결정함으로써, 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용할 수 있다.
따라서, 단계(S720)에서 3차원 플래시 메모리는 대상 메모리 셀에 결정된 값의 프로그램 전압을 인가하여 대상 메모리 셀에 대응하는 상기 데이터 저장 패턴(DSP)의 일부 영역의 분극 전하량을 변화시켜 대상 메모리 셀에 대한 다치화를 구현할 수 있다.
프로그램 전압이 음의 범위 값에서 결정되어 음의 프로그램 전압이 인가되어야 하는 경우, 단계(S720)에서 3차원 플래시 메모리는 대상 메모리 셀에 대응하는 워드 라인에 음의 값의 전압을 인가하고 대상 메모리 셀이 위치하는 수직 채널 구조체(VS)의 수직 채널 패턴(VCP)에 0V의 전압을 인가하여, 대상 메모리 셀에 결정된 음의 프로그램 전압을 인가할 수 있다.
다른 예시로, 단계(S720)에서 3차원 플래시 메모리는 대상 메모리 셀에 대응하는 워드 라인에 0V의 전압을 인가하고 대상 메모리 셀이 위치하는 수직 채널 구조체(VS)의 수직 채널 패턴(VCP)에 양의 값의 전압을 인가하여, 대상 메모리 셀에 결정된 음의 프로그램 전압을 인가할 수도 있다.
또한, 별도의 단계로 도시되지는 않았으나, 단계(S720)에서 3차원 플래시 메모리는 비선택된 메모리 셀들(복수의 메모리 셀들 중 대상 메모리 셀을 제외한 나머지 메모리 셀들) 각각에 패스 전압을 인가하여, 비선택된 메모리 셀들이 프로그램되는 것을 방지할 수 있다. 이러한 경우, 패스 전압은 비선택된 메모리 셀들이 프로그램되지 않고 단순 턴 온만 되도록 단계(S710)에서 프로그램 전압이 결정된 범위인 음의 범위 값 내지 양의 범위 값 사이의 범위 값에서 결정될 수 있다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 9a 내지 9b는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 도면이며, 도 10은 일 실시예에 따른 3차원 플래시 메모리의 개선된 프로그램 동작 속도를 설명하기 위한 도면이고, 도 11은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작에서 셀프 부스팅이 이루어지는 것을 설명하기 위한 도면이다.
도 8 내지 11을 참조하면, 3차원 플래시 메모리는 수직 채널 패턴(VCP)이 PMOS의 구조를 갖게 되어, 워드 라인들(WL0-WLn) 중 프로그램 동작의 대상이 되는 선택된 워드 라인(sel WL)에 음의 값의 프로그램 전압을 인가하여 프로그램 동작을 수행할 수 있다. 따라서, 설명된 프로그램 동작은 GIDL이 발생되는데 시간이 소요되는 것을 방지하여, 초고속으로 이루어질 수 있다. 프로그램 동작이 수행되는 세부적인 단계들은 아래와 같다.
단계(S810)에서 3차원 플래시 메모리는, 기판(SUB)이 N 타입으로 형성됨에 따라 수직 채널 패턴(VCP)이 P 타입 것을 이용하여, 워드 라인들(WL0-WLn) 중 프로그램 동작의 대상이 되는 선택된 워드 라인(sel WL)에 음의 값의 프로그램 전압을 인가할 수 있다.
단계(S820)에서 3차원 플래시 메모리는, 기판(SUB)이 N 타입으로 형성됨에 따라 수직 채널 패턴(VCP)이 P 타입 것을 이용하여, 워드 라인들(WL0-WLn) 중 선택된 워드 라인(sel WL)을 제외한 나머지 비선택된 워드 라인들(unsel WLs) 각각에 음의 값의 패스 전압을 인가할 수 있다.
예를 들어, 3차원 플래시 메모리는 도 9a에 도시된 바와 같이 기판(SUB)이 N 타입으로 형성됨에 따라 수직 채널 패턴(VCP)이 P 타입 것을 이용하여, 선택된 워드 라인(sel WL)에 음의 값의 프로그램 전압(negative Vpgm; -20V)를 인가하고, 비선택된 워드 라인들(unsel WLs) 각각에 음의 값의 패스 전압(negative Vpass; -9V)을 인가함으로써, 도 9b에 도시된 종래의 프로그램 동작(선택된 워드 라인(sel WL)에 양의 값의 프로그램 전압(positive Vpgm; 20V)을 인가하고 비선택된 워드 라인들(unsel WLs) 각각에 양의 값의 패스 전압(positive Vpass; 9V)를 인가)보다 초고속으로 프로그램 동작을 수행할 수 있다. 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작으로 프로그램 속도가 개선되는 기술적 효과는 도 10에 도시되어 있다.
이와 같은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작은, 도 11에 도시된 바와 같이, 종래의 프로그램 동작과 마찬가지로 셀프 부스팅을 막으면서 채널 포텐셜만이 종래의 프로그램 동작 시 채널 포텐셜의 방향과 반대 방향을 갖는 것을 특징으로 한다.
도 12는 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 12를 참조하면, 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템(1200)은 메인 기판(1201)과, 메인 기판(1201)에 실장되는 컨트롤러(1202), 하나 이상의 반도체 패키지(1203) 및 DRAM(1204)을 포함할 수 있다.
반도체 패키지(1203) 및 DRAM(1204)은 메인 기판(1201)에 제공되는 배선 패턴들(1205)에 의해 컨트롤러(1202)와 서로 연결될 수 있다.
메인 기판(1201)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(1206)를 포함할 수 있다. 커넥터(1206)에서 복수의 핀들의 개수와 배치는, 전자 시스템(1200)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
전자 시스템(1200)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(1200)은 예를 들어, 커넥터(1206)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(1200)은 외부 호스트로부터 공급받는 전원을 컨트롤러(1202) 및 반도체 패키지(1203)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(1202)는 반도체 패키지(1203)에 데이터를 기록하거나, 반도체 패키지(1203)로부터 데이터를 읽어올 수 있으며, 전자 시스템(1200)의 동작 속도를 개선할 수 있다.
DRAM(1204)은 데이터 저장 공간인 반도체 패키지(1203)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(1200)에 포함되는 DRAM(1204)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(1203)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(1200)에 DRAM(1204)이 포함되는 경우, 컨트롤러(1202)는 반도체 패키지(1203)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(1204)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(1203)는 서로 이격된 제1 및 제2 반도체 패키지들(1203a, 1203b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(1203a, 1203b)은 각각 복수의 반도체 칩들(1220)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(1203a, 1203b) 각각은, 패키지 기판(1210), 패키지 기판(1210) 상의 반도체 칩들(1220), 반도체 칩들(1220) 각각의 하부면에 배치되는 접착층들(1230), 반도체 칩들(1220)과 패키지 기판(1210)을 전기적으로 연결하는 연결 구조체들(1240) 및 패키지 기판(1210) 상에서 반도체 칩들(1220) 및 연결 구조체들(1240)을 덮는 몰딩층(1250)을 포함할 수 있다.
패키지 기판(1210)은 패키지 상부 패드들(1211)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(1220)은 입출력 패드들(1221)을 포함할 수 있다. 반도체 칩들(1220) 각각은 3차원 플래시 메모리(전술된 다치화 구현 동작을 수행하는 3차원 플래시 메모리)를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(1220) 각각은 게이트 적층 구조체들(1222) 및 메모리 채널 구조체들(1223)을 포함할 수 있다. 게이트 적층 구조체들(1222)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(1223)은 상술한 수직 채널 구조체들(VS)에 해당할 수 있다.
연결 구조체들(1240)은 예를 들어, 입출력 패드들(1221)과 패키지 상부 패드들(1211)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(1203a, 1203b)에서, 반도체 칩들(1220)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(1210)의 패키지 상부 패드들(1211)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(1203a, 1203b)에서, 반도체 칩들(1220)은 본딩 와이어 방식의 연결 구조체들(1240) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(1202)와 반도체 칩들(1220)은 하나의 패키지에 포함될 수도 있다. 메인 기판(1201)과 다른 별도의 인터포저 기판에 컨트롤러(1202)와 반도체 칩들(1220)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(1202)와 반도체 칩들(1220)이 서로 연결될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. 3차원 플래시 메모리에 있어서,
    수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
    상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
    을 포함하고,
    상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 값에서 결정하여, 상기 대상 메모리 셀에 대응하는 상기 데이터 저장 패턴의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 음의 범위 값 및 상기 양의 범위 값은,
    서로 대칭되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 음의 범위 값에서 결정되는 제1 프로그램 전압 및 상기 양의 범위 값에서 결정되는 제2 프로그램 전압은,
    서로 대칭되는 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제2항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 프로그램 전압을 서로 대칭되는 상기 음의 범위 값 또는 상기 양의 범위에서 결정함으로써 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 메모리 셀들 중 대상 메모리 셀을 제외한 나머지 메모리 셀에 인가되는 패스 전압을 상기 음의 범위 값 내지 상기 양의 범위 값 사이의 범위 값에서 결정하는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 다치화 구현 방법에 있어서,
    상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 값에서 결정하는 단계; 및
    상기 대상 메모리 셀에 결정된 값의 프로그램 전압을 인가하여 상기 대상 메모리 셀에 대응하는 상기 데이터 저장 패턴의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 단계
    를 포함하는 3차원 플래시 메모리의 다치화 구현 방법.
  7. 제6항에 있어서,
    상기 음의 범위 값 및 상기 양의 범위 값은,
    서로 대칭되는 것을 특징으로 하는 3차원 플래시 메모리의 다치화 구현 방법.
  8. 제7항에 있어서,
    상기 음의 범위 값에서 결정되는 제1 프로그램 전압 및 상기 양의 범위 값에서 결정되는 제2 프로그램 전압은,
    서로 대칭되는 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리의 다치화 구현 방법.
  9. 제7항에 있어서,
    상기 결정하는 단계는,
    상기 프로그램 전압을 서로 대칭되는 상기 음의 범위 값 또는 상기 양의 범위에서 결정함으로써 음의 문턱 전압 영역 및 양의 문턱 전압 영역 모두를 다치화 영역으로 사용하는 것을 특징으로 하는 3차원 플래시 메모리의 다치화 구현 방법.
  10. 제6항에 있어서,
    상기 복수의 메모리 셀들 중 대상 메모리 셀을 제외한 나머지 메모리 셀에 인가되는 패스 전압을 상기 음의 범위 값 내지 상기 양의 범위 값 사이의 범위 값에서 결정하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 다치화 구현 방법.
  11. 3차원 플래시 메모리에 있어서,
    기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
    상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
    을 포함하고,
    상기 수직 채널 패턴은,
    상기 기판이 N 타입으로 형성됨에 따라 P 타입인 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 프로그램 동작 시 상기 워드 라인들 중 상기 프로그램 동작의 대상이 되는 선택된 워드 라인에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제12항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 상기 프로그램 동작 시 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 음의 값의 패스 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 강유전체 물질로 형성되는 데이터 저장 패턴을 포함하여, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 상기 워드 라인들 중 상기 프로그램 동작의 대상이 되는 선택된 워드 라인에 음의 값의 프로그램 전압을 인가하는 단계; 및
    상기 기판이 N 타입으로 형성됨에 따라 상기 수직 채널 패턴이 P 타입 것을 이용하여, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 음의 값의 패스 전압을 인가하는 단계
    를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US20140151774A1 (en) * 2012-12-04 2014-06-05 Mosaid Technologies Incorporated Nand flash memory with vertical cell stack structure and method for manufacturing same
US20140307508A1 (en) * 2013-04-16 2014-10-16 Mosaid Technologies Incorporated U-Shaped Common-Body Type Cell String
KR20200078753A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 메모리 장치
KR20210012648A (ko) * 2019-07-26 2021-02-03 한양대학교 산학협력단 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US20140151774A1 (en) * 2012-12-04 2014-06-05 Mosaid Technologies Incorporated Nand flash memory with vertical cell stack structure and method for manufacturing same
US20140307508A1 (en) * 2013-04-16 2014-10-16 Mosaid Technologies Incorporated U-Shaped Common-Body Type Cell String
KR20200078753A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 메모리 장치
KR20210012648A (ko) * 2019-07-26 2021-02-03 한양대학교 산학협력단 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법

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