KR20200078753A - 메모리 장치 - Google Patents
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Abstract
본 발명의 실시 형태에 따른 메모리 장치는, 제1 게이트, 상기 제1 게이트와 전기적으로 분리되며 하나의 채널 영역을 공유하는 제2 게이트, 상기 제1 게이트와 상기 채널 영역 사이에 배치되고 강유전체 물질을 갖는 정보 저장층을 갖는 제1 게이트 절연층, 및 상기 제2 게이트와 상기 채널 영역 사이에 배치되는 제2 게이트 절연층을 각각 포함하는 메모리 셀들, 상기 메모리 셀들과 소스 라인 사이에 연결되는 제1 스위치 셀, 상기 메모리 셀들과 비트 라인 사이에 연결되는 제2 스위치 셀, 및 상기 메모리 셀들과 상기 제1 스위치 셀, 및 상기 제2 스위치 셀을 제어하는 컨트롤러를 포함한다.
Description
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 비휘발성 메모리 장치 및 휘발성 메모리 장치로 구분할 수 있으며, 비휘발성 메모리 장치는 전원이 차단되어도 기록된 데이터가 그대로 유지될 수 있다. 메모리 장치가 적용되는 전자 기기의 종류 및 분야가 다양해짐에 따라, 메모리 장치의 동작 속도를 개선하고 소모 전력을 줄이기 위한 다양한 연구가 진행되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 셀의 정보 저장층이 강유전체 물질을 포함하고, 서로 독립적으로 제어할 수 있는 제1 게이트 및 제2 게이트가 메모리 셀에 제공됨으로써, 의도치 않은 데이터 손실 및 변경 없이 정보 저장층에 데이터를 기록하거나 정보 저장층으로부터 데이터를 읽어올 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 게이트, 상기 제1 게이트와 전기적으로 분리되며 하나의 채널 영역을 공유하는 제2 게이트, 상기 제1 게이트와 상기 채널 영역 사이에 배치되고 강유전체 물질을 갖는 정보 저장층을 갖는 제1 게이트 절연층, 및 상기 제2 게이트와 상기 채널 영역 사이에 배치되는 제2 게이트 절연층을 각각 포함하는 메모리 셀들, 상기 메모리 셀들과 소스 라인 사이에 연결되는 제1 선택 트랜지스터, 상기 메모리 셀들과 비트 라인 사이에 연결되는 제2 선택 트랜지스터, 및 상기 메모리 셀들과 상기 제1 선택 트랜지스터, 및 상기 제2 선택 트랜지스터를 제어하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 서로 분리되는 제1 게이트와 제2 게이트를 각각 갖는 메모리 셀들, 및 상기 메모리 셀들을 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 복수의 메모리 셀들에서 적어도 하나의 선택 메모리 셀과 비선택 메모리 셀들을 결정하고, 상기 적어도 하나의 선택 메모리 셀에 대한 제어 동작에서, 상기 비선택 메모리 셀들의 상기 제1 게이트 및 상기 적어도 하나의 선택 메모리 셀의 상기 제2 게이트를 플로팅시킨다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면에 적층되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 워드 라인들, 상기 기판의 상면에 평행한 제2 방향에서 상기 제1 워드 라인들과 분리되는 제2 워드 라인들, 상기 제1 워드 라인들과 상기 제2 워드 라인들 사이에 배치되는 채널 영역, 상기 채널 영역과 상기 제1 워드 라인들 사이에 배치되며 상기 제1 방향으로 연장되는 제1 게이트 절연층, 및 상기 채널 영역과 상기 제2 워드 라인들 사이에 배치되며 상기 제1 방향으로 연장되는 제2 게이트 절연층을 포함한다.
본 발명의 일 실시예에 따르면, 메모리 셀들은 강유전체 물질로 형성되는 정보 저장층을 포함하며, 서로 전기적으로 분리되어 다른 동작 전압을 입력받을 수 있는 제1 게이트와 제2 게이트를 포함할 수 있다. 채널 영역을 공유하는 메모리 셀들 중에서 선택 메모리 셀에 데이터를 기록하거나 선택 메모리 셀의 데이터를 읽어올 때, 제2 게이트를 통해 비선택 메모리 셀들을 턴-온시킬 수 있으므로, 동작 중에 비선택 메모리 셀들의 데이터가 의도치 않게 변경되는 현상을 방지할 수 있다. 따라서, 강유전체 물질의 정보 저장층을 이용할 수 있으므로 메모리 장치의 동작 속도를 높이고 소모 전력을 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 동작 원리를 설명하기 위해 제공되는 도면들이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작 원리를 설명하기 위해 제공되는 도면들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 스트링을 간단하게 나타낸 회로도들이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 15 내지 도 18은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 19 내지 도 22는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 23 내지 도 41은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 42는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 동작 원리를 설명하기 위해 제공되는 도면들이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작 원리를 설명하기 위해 제공되는 도면들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 스트링을 간단하게 나타낸 회로도들이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 15 내지 도 18은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 19 내지 도 22는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 23 내지 도 41은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 42는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치(1)는 메모리 셀 어레이(10), 및 컨트롤러(20) 등을 포함할 수 있다. 컨트롤러(20)는 로우 디코더(21)와 읽기/쓰기 회로(22) 및 컨트롤 로직(23) 등을 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(10)에 포함되는 복수의 메모리 셀들 중 일부는 서로 직렬로 연결되어 메모리 셀 스트링을 제공할 수 있다. 메모리 셀 어레이(10)는 메모리 셀 스트링을 복수 개 포함할 수 있으며, 메모리 셀 스트링들 각각은 서로 직렬로 연결되는 메모리 셀들의 양단에 연결되는 제1 스위치 셀 및 제2 스위치 셀을 포함할 수 있다. 일 실시예에서, 제1 스위치 셀과 제2 스위치 셀 각각은 접지 선택 트랜지스터 및 스트링 선택 트랜지스터일 수 있다. 메모리 셀 스트링들 각각은 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(21)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(22)와 연결될 수 있다.
또한, 메모리 셀 어레이(10)에 포함되는 메모리 셀들은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(21)는 컨트롤 로직(23)으로부터 제어 커맨드를 수신할 수 있으며, 일 실시예에서 상기 제어 커맨드는 어드레스 정보를 포함할 수 있다. 로우 디코더(21)는 어드레스 정보에 따라 메모리 셀 어레이(10)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
읽기/쓰기 회로(22)는 컨트롤 로직(23)으로부터 수신하는 제어 커맨드에 따라 메모리 셀 어레이(10)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(22)는 선택한 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(22)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
컨트롤 로직(23)은 외부 호스트(host) 등과 통신하며 데이터(DATA)를 주고 받으면서, 로우 디코더(21) 및 읽기/쓰기 회로(22)의 동작을 제어할 수 있다. 메모리 셀 어레이(10)에 저장된 데이터를 읽어오는 읽기 동작을 실행하는 경우, 컨트롤 로직(23)은 읽어오고자 하는 데이터가 저장된 선택 워드 라인(WL)에 읽기 전압을 공급하도록 로우 디코더(21)의 동작을 제어할 수 있다. 일례로 읽기 전압은 소정의 범위 내에서 변하는 전압일 수 있다. 읽기 전압이 선택 워드 라인(WL)에 공급되면, 컨트롤 로직(23)은 읽기/쓰기 회로(22)가 선택 워드 라인(WL)에 연결된 메모리 셀로부터 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(10)에 데이터를 기록하는 프로그램 동작을 실행하는 경우, 컨트롤 로직(23)은 데이터를 쓰고자 하는 선택 워드 라인(WL)에 프로그램 전압을 공급하도록 로우 디코더(21)의 동작을 제어할 수 있다. 프로그램 전압이 선택 워드 라인(WL)에 공급되면, 컨트롤 로직(23)은 선택 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(22)를 제어할 수 있다.
본 발명의 일 실시예에서 메모리 셀은 강유전체 물질을 갖는 정보 저장층을 포함할 수 있다. 메모리 셀은 게이트에 입력되는 전압에 의해 발생하는 정보 저장층의 다이폴 분극 변화를 이용하여 데이터를 기록하거나 지울 수 있다. 강유전체 물질을 갖는 정보 저장층을 이용함으로써, 상대적으로 작은 동작 전압으로 메모리 장치(1)가 동작할 수 있으며, 빠른 동작 속도를 구현할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 동작 원리를 설명하기 위해 제공되는 도면들이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀(30)에서, 반도체 기판(31)이 제공하는 채널 영역(32)과 게이트(35) 사이에 게이트 절연층들(36, 37)이 배치될 수 있다. 게이트 절연층들(36, 37)은 강유전체 물질을 갖는 정보 저장층(36)과 유전체층(37)을 포함할 수 있다. 유전체층(37)은 정보 저장층(36)과 다른 물질을 포함할 수 있다.
게이트(35)에 소정의 바이어스 전압(Vbias)이 입력되면, 정보 저장층(36)에서 다이폴의 극성 변화가 발생할 수 있다. 도 2에 도시한 바와 같이 게이트(35)에 양(+)의 바이어스 전압(Vbias)이 입력되면, 채널 영역(32)에 전하가 집중될 수 있다. 따라서 소스 영역(33)과 드레인 영역(34) 사이에서 전류가 쉽게 흐를 수 있으며, 메모리 셀(30)의 문턱 전압이 감소할 수 있다.
도 3에 도시한 바와 같이 게이트(35)에 음(-)의 바이어스 전압(Vbias)이 입력되면, 채널 영역(32)으로부터 전하가 밀려날 수 있다. 따라서 소스 영역(33)과 드레인 영역(34) 사이에서 전류가 쉽게 흐르지 않게 되며, 메모리 셀(30)의 문턱 전압이 증가할 수 있다. 도 2와 도 3을 참조하여 설명한 바와 같이 게이트(35)에 전압을 입력하여 메모리 셀(30)의 문턱 전압을 변경함으로써, 데이터를 기록하거나 지울 수 있다.
일 실시예에서, 작은 바이어스 전압(Vbias)이 입력되는 경우에도 메모리 셀(30)의 정보 저장층(36)에서 다이폴의 극성 변화가 시작될 수 있다. 따라서, 메모리 셀(30)을 이용하여 메모리 셀 스트링을 구현할 경우, 프로그램 동작 또는 읽기 동작을 위한 패스 전압에 의해 메모리 셀(30)에 기록된 데이터가 지워지거나, 또는 메모리 셀(30)에 의도치 않은 데이터가 기록될 수 있다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작 원리를 설명하기 위해 제공되는 도면들이다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 스트링(40)을 복수 개 포함할 수 있다. 메모리 셀 스트링(40)은 서로 직렬로 연결되는 메모리 셀들(MC1-MCn)을 포함할 수 있으며, 메모리 셀들(MC1-MCn)의 양단에는 제1 스위치 셀(GST)과 제2 스위치 셀(SST)이 연결될 수 있다. 제1 스위치 셀(GST)은 메모리 셀들(MC1-MCn)과 소스 라인(SL) 사이에 연결되고, 제2 스위치 셀(SST)은 메모리 셀들(MC1-MCn)과 비트 라인(BL) 사이에 연결될 수 있다. 메모리 셀들(MC1-MCn)의 게이트는 워드 라인들(WL1-WLn)에 연결되며, 제1 스위치 셀(GST)의 게이트는 접지 선택 라인(GSL)에 연결되고, 제2 스위치 셀(SST)의 게이트는 스트링 선택 라인(SSL)에 연결될 수 있다.
메모리 셀들(MC1-MCn) 중에서 선택 메모리 셀과 비선택 메모리 셀들이 결정되면, 선택 메모리 셀에 대한 제어 동작에 필요한 전압들이 생성되어 비트 라인(BL), 소스 라인(SL), 워드 라인들(WL1-WLn), 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)에 입력될 수 있다. 일례로 상기 제어 동작이 읽기 동작이면, 선택 메모리 셀의 워드 라인에는 읽기 전압이 입력되고, 비선택 메모리 셀들의 워드 라인에는 패스 전압이 입력될 수 있다. 상기 패스 전압에 의해 비선택 메모리 셀들이 턴-온되며, 메모리 셀들(MC1-MCn)이 공유하는 채널 영역을 통하는 전류 경로가 형성될 수 있다.
상기 제어 동작이 프로그램 동작이면, 선택 메모리 셀의 워드 라인에는 프로그램 전압이 입력되고, 비선택 메모리 셀들의 워드 라인에는 패스 전압이 입력될 수 있다. 비선택 메모리 셀들에 입력되는 패스 전압은, 읽기 동작과 프로그램 동작 각각에서 서로 다른 크기를 가질 수 있다.
메모리 셀들(MC1-MCn)이 강유전체 물질로 형성되는 정보 저장층을 갖는 경우, 패스 전압에 의해 정보 저장층에서 다이폴 극성 변화가 발생하여 의도치 않게 데이터가 변경될 수 있다. 따라서 메모리 셀 스트링(40)의 안정적인 동작을 위해서는 데이터를 구분하기 위한 메모리 셀들(MC1-MCn)의 문턱 전압 산포와 패스 전압 사이에 일정한 마진이 존재해야 할 수 있다.
도 5에 도시한 그래프는, 메모리 셀이 TLC(Triple-Level-Cell) 방식으로 동작할 때 문턱 전압의 산포들(E-P7)과 패스 전압(Vpass)을 나타낸 그래프일 수 있다. 메모리 셀이 강유전체 물질의 정보 저장층을 갖는 경우, 패스 전압을 입력받는 비선택 메모리 셀의 데이터 변경을 방지하기 위해 패스 전압의 크기가 제한될 수 있으며, 매우 작은 문턱 전압 차이(ΔVth) 내에 모든 문턱 전압 산포들(E-P7)이 포함될 수 있다. 따라서, 문턱 전압 산포들(E-P7) 각각의 전압 폭이 감소하므로, 메모리 셀이 안정적으로 동작하지 못할 수 있다.
도 6에 도시한 그래프는 메모리 셀의 게이트에 입력되는 바이어스 전압(Vbias)에 대한 정보 저장층의 플랫 밴드 전압 차이(ΔVFB)를 나타낸 그래프일 수 있다. 도 6을 참조하면, 바이어스 전압(Vbias)이 기준 전압(Vref)보다 큰 구간에서 플랫 밴드 전압 차이(ΔVFB)가 나타나기 시작하며, 정보 저장층 내에서 다이폴 극성 변화가 발생하기 시작할 수 있다. 반면, 패스 전압(Vpass)은 메모리 셀을 턴-온시키거나 채널 영역을 부스팅할 수 있는 크기의 전압이어야 하므로, 기준 전압(Vref)보다 클 수 있다. 따라서, 패스 전압(Vpass)에 의해 메모리 셀의 데이터가 의도치 않게 변경될 수 있다.
본 발명에서는 이러한 문제를 해결하기 위해, 메모리 셀의 채널 영역의 양측에 서로 다른 전압을 입력받을 수 있는 제1 게이트와 제2 게이트를 배치할 수 있다. 제1 게이트와 채널 영역 사이에는 제1 게이트 절연층이 배치되고 제2 게이트와 채널 영역 사이에는 제2 게이트 절연층이 배치될 수 있으며, 제1 게이트 절연층은 강유전체 물질의 정보 저장층을 포함할 수 있다.
메모리 셀이 선택된 경우 읽기 동작 또는 프로그램 동작을 위한 읽기 전압 또는 프로그램 전압이 제1 게이트로 입력되고 제2 게이트는 플로팅될 수 있다. 메모리 셀이 선택되지 않은 경우, 제1 게이트가 플로팅되고 제2 게이트에 패스 전압을 입력할 수 있다. 메모리 셀이 선택되지 않은 경우 패스 전압이 제2 게이트에 입력되므로, 제1 게이트 절연층에 포함되는 정보 저장층의 데이터가 의도치 않게 변경되는 것을 방지할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 스트링을 간단하게 나타낸 회로도들이다.
먼저 도 7을 참조하면, 메모리 셀 스트링(50)은 서로 직렬로 연결되어 채널 영역을 공유하는 메모리 셀들(MC1-MCn)과 제1 스위치 셀(GST) 및 제2 스위치 셀(SST) 등을 포함할 수 있다. 제1 스위치 셀(GST)은 메모리 셀들(MC1-MCn)과 소스 라인(SL) 사이에 연결되고, 제2 스위치 셀(SST)은 메모리 셀들(MC1-MCn)과 비트 라인(BL) 사이에 연결될 수 있다. 메모리 셀들(MC1-MCn) 각각은 제1 워드 라인들(LWL1-LWLn: LWL)에 연결되는 제1 게이트와, 제2 워드 라인들(RWL1-RWLn: RWL)에 연결되는 제2 게이트를 포함할 수 있다. 따라서 제1 게이트와 제2 게이트에는 서로 다른 전압이 입력될 수 있다.
메모리 셀들(MC1-MCn)은 강유전체 물질의 정보 저장층을 포함할 수 있다. 도 7에 도시한 일 실시예에서, 정보 저장층은, 제1 게이트와 채널 영역 사이에만 배치될 수 있으며, 제2 스위치 셀(SST)은 정보 저장층을 포함하지 않을 수 있다. 일례로 정보 저장층은 페로브스카이트(perovskite)형 구조를 갖는 금속 산화물일 수 있다. 일 실시예에서 정보 저장층은, 양이온 A, B와 3개의 산소이온으로 구성되는 ABO3 의 화학식을 가질 수 있다. 상기 화학식에서 A는 Ba, Pb, Sr, Bi, Ca, Mg, Na, K 및 희토류 원소로부터 선택되는 1종 이상의 원소일 수 있고, B는 Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Ni, Cr 및 Mg 등으로부터 선택되는 1종 이상의 원소일 수 있다. 일례로 정보 저장층은 티탄산바륨(BaTiO3)으로 형성될 수 있다.
메모리 셀들(MC1-MCn)에서 적어도 하나의 선택 메모리 셀, 및 나머지 비선택 메모리 셀들이 결정되면, 적어도 하나의 선택 메모리 셀의 제1 게이트에는 읽기 전압 또는 프로그램 전압이 입력되고 제2 게이트는 플로팅될 수 있다. 또한, 비선택 메모리 셀들의 제1 게이트는 플로팅되고 제2 게이트에는 패스 전압이 입력될 수 있다. 따라서, 채널 영역을 통하는 전류 경로가 형성되거나 채널 영역의 전압이 부스팅될 수 있으며, 비선택 메모리 셀들의 데이터가 변경되지 않을 수 있다.
도 8에 도시한 일 실시예의 메모리 셀 스트링(60)은, 도 7에 도시한 일 실시예와 유사한 구조를 가질 수 있다. 다만, 강유전체 물질의 정보 저장층이 제2 게이트와 채널 영역 사이에도 형성될 수 있으며, 제2 스위치 셀(SST)도 정보 저장층을 포함할 수 있다. 도 7 및 도 8에 도시한 실시예들과 달리, 정보 저장층은 제1 스위치 셀(GST)에 포함되지 않거나, 제2 스위치 셀(SST)에서 제1 게이트와 채널 영역 사이에만 배치될 수도 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 복수의 메모리 셀 스트링들(110, 130, 150, 170)을 포함할 수 있다. 일례로 복수의 메모리 셀 스트링들(110, 130, 150, 170)은 서로 같은 구조를 가질 수 있다. 제1 메모리 셀 스트링(110)을 참조하여, 메모리 셀 스트링들(110, 130, 150, 170)의 구조를 설명하기로 한다.
제1 메모리 셀 스트링(110)은 서로 직렬로 연결되는 메모리 셀들(112-117), 메모리 셀들(112-117)과 소스 라인(SL) 사이에 연결되는 제1 스위치 셀(111), 및 메모리 셀들(112-117)과 비트 라인(BL) 사이에 연결되는 제2 스위치 셀(118) 등을 포함할 수 있다. 메모리 셀들(112-117)은 서로 채널 영역을 공유할 수 있으며, 강유전체 물질로 형성된 정보 저장층을 포함할 수 있다. 정보 저장층은 제1 게이트와 채널 영역 사이 및 제2 게이트와 채널 영역 사이 중 적어도 하나에 형성될 수 있다. 메모리 셀들(112-117) 각각은 제1 게이트 및 제2 게이트를 포함하고, 제1 게이트는 제1 워드 라인들(122L-127L)에 연결되며, 제2 게이트는 제2 워드 라인들(122R-127R)에 연결될 수 있다.
메모리 셀들(112-117)과 제1 스위치 셀(111) 및 제2 스위치 셀(118)은 제1 게이트와 제2 게이트이 공유하는 채널 영역, 및 채널 영역과 제1 및 제2 게이트들 사이에 배치되는 게이트 절연층들을 포함할 수 있다. 일례로, 채널 영역과 제1 게이트 사이에는 제1 게이트 절연층이 배치되고, 채널 영역과 제2 게이트 사이에는 제2 게이트 절연층이 배치될 수 있다. 도 9 내지 도 11에 도시한 일 실시예에서는 제1 및 제2 게이트 절연층들이 서로 같은 구조를 갖는 것으로 도시하였으나, 제1 및 제2 게이트 절연층들은 서로 다른 구조를 가질 수도 있다.
메모리 셀들(112-117) 각각에서 제1 게이트와 제2 게이트는 전기적으로 분리될 수 있다. 따라서, 제1 게이트와 제2 게이트에 서로 다른 전압들이 입력될 수 있다. 제1 스위치 셀(111)의 제1 게이트와 제2 게이트는 서로 다른 접지 선택 라인들(121L, 121R)에 연결되거나, 또는 서로 전기적으로 연결되어 하나의 접지 선택 라인에 연결될 수도 있다. 한편, 제2 스위치 셀(118)의 제1 게이트와 제2 게이트는 서로 전기적으로 연결되어, 하나의 스트링 선택 라인(128)에 연결될 수 있다.
일 실시예에서, 제1 메모리 셀 스트링(110)에서 메모리 셀들(112-117)의 제2 게이트에 연결되는 제2 워드 라인들(122R-127R)은, 인접한 다른 제2 메모리 셀 스트링(130)의 제1 워드 라인들(142L-147L)과 각각 연결될 수 있다. 즉, 제1 메모리 셀 스트링(110)의 메모리 셀들(112-117)의 제2 게이트와, 제2 메모리 셀 스트링(130)의 메모리 셀들(131-137)의 제1 게이트가 워드 라인들을 공유할 수 있으며, 메모리 장치의 집적도를 높일 수 있다.
또는 일 실시예에서, 제1 메모리 셀 스트링(110)의 메모리 셀들(112-117)의 제2 게이트와, 제2 메모리 셀 스트링(130)의 메모리 셀들(131-137)의 제1 게이트가 서로 다른 워드 라인들에 연결되어 전기적으로 분리될 수 있다. 메모리 장치의 집적도는 상대적으로 낮아질 수 있으나, 제1 메모리 셀 스트링(110)과 제2 메모리 셀 스트링(130)이 서로 독립적으로 동작할 수 있다.
제2 내지 제4 메모리 셀 스트링(130, 150, 170) 각각은 제1 메모리 셀 스트링(110)과 유사한 구조를 가질 수 있다. 이하, 도 10 및 도 11을 참조하여, 메모리 장치의 동작을 설명하기로 한다. 도 10 및 도 11에 도시한 일 실시예에서는 서로 인접한 메모리 셀 스트링들(110, 130, 150, 170)에서 메모리 셀들이 워드 라인들을 공유할 수 있다. 일례로, 제3 메모리 셀 스트링(150)의 제2 게이트에 연결되는 제2 워드 라인들(162R-167R)이, 제4 메모리 셀 스트링(170)의 제1 게이트에 연결되는 제1 워드 라인들(182L-187L)에 각각 연결될 수 있다.
도 10에 도시한 일 실시예는, 메모리 장치(100)의 읽기 동작에 대응할 수 있다. 도 10을 참조하면, 메모리 장치(100)의 컨트롤러가 제1 메모리 셀 스트링(110)과 제3 메모리 셀 스트링(150) 각각에서 선택 메모리 셀(113, 153)을 결정할 수 있다. 먼저 제1 메모리 셀 스트링(110)을 참조하면, 비트 라인에 비트 라인 전압(VBL)이 입력되고, 스트링 선택 라인으로 제1 전원 전압(Vcc1)을 입력하여 제2 스위치 셀(118)을 턴-온할 수 있다. 또한, 접지 선택 라인에 제1 전원 전압(Vcc1)을 입력하고 소스 라인에 접지 전압(GND)을 입력하여 제1 스위치 셀(111)을 턴-온할 수 있다. 한편, 선택 메모리 셀이 존재하지 않는 제2 및 제4 메모리 셀 스트링들(130, 170) 각각의 비트 라인은 플로팅될 수 있다.
제1 메모리 셀 스트링(110)에서, 선택 메모리 셀(113)의 제1 게이트에는 읽기 전압(Vread)이 입력되고 제2 게이트는 플로팅되며, 비선택 메모리 셀들(112, 114-117)의 제1 게이트는 플로팅되고 제2 게이트에는 패스 전압(Vpass)이 입력될 수 있다. 따라서, 비선택 메모리 셀들(112, 114-117)이 제2 게이트에 입력되는 패스 전압(Vpass)에 의해 턴-온되고, 메모리 셀들(112-117)이 공유하는 채널 영역을 통하는 전류 경로가 형성될 수 있다. 비트 라인에 연결된 페이지 버퍼는, 소정 범위에서 변하는 읽기 전압(Vread)에 의해 선택 메모리 셀(113)의 문턱 전압을 읽어옴으로써, 선택 메모리 셀(113)에 기록된 데이터를 판단할 수 있다.
제3 메모리 셀 스트링(150)의 선택 메모리 셀(153)의 데이터를 읽어오는 동작은, 상기 설명한 바와 유사할 수 있다. 한편, 도 10에 도시한 일 실시예에서, 제1 메모리 셀 스트링(110)에 포함되는 메모리 셀들(112-117)의 제2 게이트와 제2 메모리 셀 스트링(130)에 포함되는 메모리 셀들(132-137)의 제1 게이트가 서로 같은 워드 라인들에 연결될 수 있다. 따라서 도 10에 도시한 일 실시예에서는 홀수 번째 메모리 셀 스트링들(110, 150)과 짝수 번째 메모리 셀 스트링들(130, 150)에서 동시에 데이터를 읽어오지 못할 수 있다. 다만, 메모리 셀 스트링들(110, 130, 150, 170)이 워드 라인을 공유하지 않도록 설계함으로써 홀수 번째 메모리 셀 스트링들(110, 150)과 짝수 번째 메모리 셀 스트링들(130, 150)에서 동시에 데이터를 읽어올 수 있다.
도 11에 도시한 일 실시예는, 메모리 장치(100)의 프로그램 동작에 대응할 수 있다. 도 11을 참조하면, 메모리 장치(100)의 컨트롤러가 제1 메모리 셀 스트링(110)과 제3 메모리 셀 스트링(150) 각각에서 선택 메모리 셀(116, 156)을 결정할 수 있다. 제1 메모리 셀 스트링(110)을 참조하면, 비트 라인에 접지 전압(GND)이 입력되고, 스트링 선택 라인으로 제2 전원 전압(Vcc2)을 입력하여 제2 스위치 셀(118)을 턴-온할 수 있다. 또한, 접지 선택 라인과 소스 라인에 접지 전압(GND)을 입력하여 제1 스위치 셀(111)을 턴-오프할 수 있다. 제2 전원 전압(Vcc2)은 읽기 동작에서 이용하는 제1 전원 전압(Vcc1)보다 클 수 있다.
제1 메모리 셀 스트링(110)에서, 선택 메모리 셀(116)의 제1 게이트에는 프로그램 전압(Vpgm)이 입력되고 제2 게이트는 플로팅되며, 비선택 메모리 셀들(112-115, 117)의 제1 게이트는 플로팅되고 제2 게이트에는 패스 전압(Vpass)이 입력될 수 있다. 프로그램 동작의 패스 전압(Vpass)은, 읽기 동작의 패스 전압(Vpass)보다 클 수 있다. 선택 메모리 셀(116)의 제1 게이트에 입력되는 프로그램 전압(Vpgm)에 의해 정보 저장층의 다이폴 극성 변화가 발생하며, 선택 메모리 셀(116)의 문턱 전압이 변할 수 있다.
선택 메모리 셀(116, 156)이 없는 제2 및 제4 메모리 셀 스트링들(130, 170)에서는, 비트 라인에 제2 전원 전압(Vcc2)이 입력되어 제2 스위치 셀들(138, 158)이 턴-오프될 수 있다. 제2 및 제4 메모리 셀 스트링들(130, 170)에서는 패스 전압(Vpass)에 의해 채널 영역의 전압이 부스팅될 수 있다. 따라서 제2 및 제4 메모리 셀 스트링들(130, 170)에서 제2 게이트를 통해 프로그램 전압(Vpgm)을 입력받는 비선택 메모리 셀들이 프로그램되지 않을 수 있다.
도 10 및 도 11을 참조하여 설명한 바와 같이, 본 발명의 일 실시예에서는 제1 게이트가 읽기 동작 및 프로그램 동작을 위한 제어 게이트로 이용되고, 제2 게이트는 메모리 셀들을 단순히 턴-온하기 위한 목적 등으로 이용될 수 있다. 따라서, 메모리 셀들 각각에서 제2 게이트와 채널 영역 사이에는 강유전체 물질을 갖는 정보 저장층이 형성되지 않을 수도 있다.
또한, 인접한 메모리 셀 스트링들(110, 130, 150, 170)이 워드 라인들을 공유하지 않을 수 있다. 인접한 메모리 셀 스트링들(110, 130, 150, 170)이 워드 라인들을 공유하지 않음으로써, 메모리 셀 스트링들(110, 130, 150, 170) 각각을 독립적으로 동작시킬 수 있다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 12는 메모리 장치(200)의 셀 영역을 나타낸 평면도이며, 도 13은 셀 영역을 나타낸 사시도일 수 있다. 도 14는 도 12의 I-I` 방향의 단면을 나타낸 단면도일 수 있다. 도 15는 메모리 장치(200A)의 셀 영역을 나타낸 평면도일 수 있으며, 도 16은 도 15의 I-I` 방향의 단면을 나타낸 단면도일 수 있다.
먼저 도 12 내지 도 14를 참조하면, 메모리 장치(200)는 기판(201), 서로 교대로 적층되는 복수의 게이트 전극층들(211-215)과 복수의 절연층들(216), 강유전체 물질을 갖는 정보 저장층(220), 유전체층(230), 복수의 채널 영역들(240), 수직 절연층(260)과 공통 소스 라인(270) 등을 포함할 수 있다. 복수의 게이트 전극층들(211-215)은 워드 라인들(211-213)과 제1 선택 라인(214) 및 제2 선택 라인(215)을 제공할 수 있다. 정보 저장층(220)과 유전체층(230)은 복수의 워드 라인들(212)과 채널 영역들(240) 사이에 배치되며, 기판(201)의 상면에 수직하는 방향(Z축 방향), 및 기판(201)의 상면에 평행한 제1 방향(Y축 방향)으로 연장될 수 있다.
복수의 워드 라인들(211-213)은 폴리실리콘, 금속, 또는 금속 화합물 등과 같은 도전성 물질로 형성되며, 제1 방향으로 연장될 수 있다. 일례로, 워드 라인들(211-213) 중에서 서로 다른 높이 형성되는 적어도 일부는, 제1 방향에서 서로 다른 길이로 연장되어 컨택들과 연결되는 패드 영역들을 제공할 수 있다. 복수의 절연층들(216)은 실리콘 산화물 등으로 형성될 수 있다.
복수의 채널 영역들(240) 제1 방향에서 복수의 채널 분리층들(245)에 의해 서로 분리되며, 제2 방향(X축 방향)에서 워드 라인들(211-213)과 인접할 수 있다. 일례로, 제2 방향에서 채널 영역들(240)의 일측(도 12 내지 도 14의 좌측)에 인접하는 워드 라인들(211, 212)은 제1 워드 라인들(211, 212)로 정의될 수 있으며, 채널 영역들(240)의 나머지 일측(도 12 내지 도 14의 우측)에 인접하는 워드 라인들(212, 213)은 제2 워드 라인들(212, 213)로 정의될 수 있다. 제2 방향에서 채널 영역들(240) 사이에 배치되는 워드 라인들(212)은, 채널 영역들(240) 중 일부의 제2 워드 라인들(212)인 동시에, 채널 영역들(240) 중 나머지의 제1 워드 라인들(212)일 수 있다.
채널 영역들(240)과 제1 워드 라인들(211, 212) 사이의 정보 저장층(220)과 유전체층(230)은 제1 게이트 절연층으로, 채널 영역들(240)과 제2 워드 라인들(212, 213) 사이의 정보 저장층(220)과 유전체층(230)은 제2 게이트 절연층으로 정의될 수 있다. 제1 게이트 절연층과 제2 게이트 절연층은 도 14에 도시한 바와 같이 서로 같은 구조를 갖거나, 또는 다른 구조를 가질 수도 있다.
일례로, 정보 저장층(220)은 제2 방향에서 채널 영역(240)의 일측에만 형성될 수도 있다. 예를 들어, 도 12 내지 도 14에 도시한 일 실시예에서 채널 영역(240)의 좌측에 형성되는 제1 게이트 절연층에만 정보 저장층(220)이 형성되고, 채널 영역(240)의 우측에 형성되는 제2 게이트 절연층에는 정보 저장층(220)이 형성되지 않을 수 있다. 채널 영역(240)의 우측에 인접한 제2 워드 라인들(212, 213)은, 메모리 셀들을 단순히 턴-온하거나 채널 영역을 통한 전류 경로를 형성하기 위한 전압을 입력받으므로, 제2 게이트 절연층에는 정보 저장층(220)이 형성되지 않을 수도 있다.
본 발명의 일 실시예에서 메모리 장치(200)는 복수의 메모리 셀 스트링들을 포함할 수 있다. 하나의 메모리 셀 스트링은, 기판의 상면에 수직하는 제3 방향(Z축 방향)으로 연장되는 하나의 채널 영역(240)과, 제2 방향에서 채널 영역(240)에 인접하는 워드 라인들(211-213), 및 그 사이에 형성되는 정보 저장층(220)과 유전체층(230) 등을 포함할 수 있다. 따라서, 메모리 셀 스트링에 포함되는 메모리 셀들 각각은, 제2 방향에서 채널 영역(240)의 양측에 인접하는 워드 라인들(211-213)에 의해 제공되는 제1 게이트와 제2 게이트를 포함하고, 제1 게이트와 제2 게이트는 전기적으로 분리되어 서로 다른 전압을 입력받을 수 있다.
제2 방향에서 인접한 메모리 셀 스트링들을 개별적으로 제어할 수 있도록, 제2 선택 라인(215)은 수평 분리층(250)에 의해 제2 방향에서 복수의 영역들로 분할될 수 있다. 수평 분리층(250)은 제2 방향에서 인접한 채널 영역들(240) 사이에 형성되어 제2 선택 라인(215)을 복수의 영역들로 분할할 수 있다.
일 실시예에서, 제3 방향에서 정보 저장층(220)의 높이는 유전체층(230)의 높이와 다를 수 있다. 도 13 및 도 14를 참조하면, 정보 저장층(220)의 높이는 유전체층(230)의 높이보다 작을 수 있다. 일례로 정보 저장층(220)은 최상단의 워드 라인들(211-213)까지 연장되고 제2 선택 라인(215)까지 연장되지 않을 수 있다. 따라서, 제2 선택 라인(215)과 유전체층(230) 사이에는 정보 저장층(220)이 형성되지 않을 수 있다.
다음으로 도 15 및 도 16을 참조하면, 메모리 장치(200A)는 앞서 설명한 메모리 장치(200)와 유사하게, 기판(201), 서로 교대로 적층되는 복수의 게이트 전극층들(211A-216A)과 복수의 절연층들(217), 강유전체 물질을 갖는 정보 저장층(220), 유전체층(230), 복수의 채널 영역들(240), 수직 절연층(260)과 공통 소스 라인(270) 등을 포함할 수 있다. 복수의 게이트 전극층들(211A-216A) 중 적어도 일부는 제1 방향(Y축 방향)에서 서로 다른 길이로 연장되어 복수의 패드 영역들을 제공할 수 있다.
도 15 및 도 16에 도시한 일 실시예에서 메모리 장치(200A)는 도 12 내지 도 14를 참조하여 설명한 메모리 장치(200)와 달리, 제2 방향(X축 방향)으로 채널 영역들(240) 사이에서, 워드 라인들(212A, 213A)이 서로 분리될 수 있다. 따라서, 메모리 장치(200A)에 포함되는 워드 라인들(211A-214A)은, 제1 방향에서 서로 다른 둘 이상의 채널 영역들(240)에 인접하지 않을 수 있다.
도 15 및 도 16에 도시한 일 실시예에서, 메모리 셀은 하나의 채널 영역(240), 제2 방향에서 채널 영역(240)의 양측에 인접한 워드 라인들(211A-214A), 및 그 사이에 형성되는 정보 저장층(220)과 유전체층(230) 등에 의해 제공될 수 있다. 메모리 셀 스트링에 포함되는 메모리 셀들 각각은, 제2 방향에서 채널 영역(240)의 양측에 인접하는 워드 라인들(211A-214A)에 의해 제공되는 제1 게이트와 제2 게이트를 포함하고, 제1 게이트와 제2 게이트는 전기적으로 분리되어 서로 다른 전압을 입력받을 수 있다. 채널 영역들(240) 사이에 제2 방향에서 서로 분리되는 복수의 워드 라인들(212A, 213A)이 배치되므로, 제2 방향에서 인접한 메모리 셀 스트링들이 서로 간섭 없이 독립적으로 동작할 수 있다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 17은 메모리 장치(300)의 셀 영역을 나타낸 평면도이며, 도 18은 도 17의 II-II` 방향의 단면을 나타낸 단면도일 수 있다. 메모리 장치(300)는 기판(301), 서로 교대로 적층되는 복수의 게이트 전극층들(311-315)과 복수의 절연층들(316), 강유전체 물질을 갖는 정보 저장층(320), 유전체층(330), 복수의 채널 영역들(340), 수직 절연층(360)과 공통 소스 라인(370) 등을 포함할 수 있다. 복수의 게이트 전극층들(311-315)은 워드 라인들(311-313)과 제1 선택 라인(314) 및 제2 선택 라인(315)을 제공할 수 있다. 정보 저장층(320)과 유전체층(330)은 복수의 워드 라인들(312)과 채널 영역들(340) 사이에 배치되며, 기판(301)의 상면에 수직하는 방향(Z축 방향), 및 기판(201)의 상면에 평행한 제1 방향(Y축 방향)으로 연장될 수 있다.
도 17 및 도 18에 도시한 일 실시예의 메모리 장치(300)에서, 정보 저장층(320)은 유전체층(330)과 실질적으로 같은 높이를 가질 수 있다. 정보 저장층(320)은 유전체층(330)과 마찬가지로 워드 라인들(311-313)의 상부에 위치한 제2 선택 라인(315)까지 연장될 수 있다. 따라서, 워드 라인들(311-313)이 제공하는 메모리 셀들과, 제2 선택 라인(315)이 제공하는 제2 스위치 셀이 같은 구조를 가질 수 있다.
도 17 및 도 18에 도시한 일 실시예에서도, 정보 저장층(320)은 채널 영역들(340) 각각의 제2 방향(X축 방향)의 일측에만 형성될 수 있다. 도 18을 참조하면, 채널 영역(340)들의 우측에 인접한 워드 라인들(312, 313)은, 메모리 셀들을 단순히 턴-온하거나 채널 영역을 통한 전류 경로를 형성하기 위한 전압을 입력받으므로, 제2 워드 라인들(312, 313)의 좌측에는 정보 저장층(320)이 형성되지 않을 수도 있다.
도 19 내지 도 22는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 19 및 도 20을 참조하여 본 발명의 일 실시예에 따른 메모리 장치(400)의 읽기 동작 및 프로그램 동작을 설명하기로 한다. 도 19 및 도 20을 참조하면, 메모리 장치(400)는 기판(401) 상에 적층되는 제1 선택 라인(402), 워드 라인들(411-413), 및 제2 선택 라인(403, 404) 등을 포함할 수 있다. 제1 선택 라인(402), 워드 라인들(411-413), 및 제2 선택 라인(403) 사이에는 절연층들(410)이 배치될 수 있다.
메모리 셀들은 채널 영역들(440)과, 그 양측에 인접한 워드 라인들(411-413), 및 정보 저장층(420)과 유전체층(430) 등을 포함할 수 있다. 메모리 셀들 각각은, 채널 영역(440)의 양측에 인접하는 워드 라인들(411-413)에 의해 제공되는 제1 게이트와 제2 게이트를 포함하고, 제1 게이트와 제2 게이트는 전기적으로 분리되어 서로 다른 전압을 입력받을 수 있다. 도 19 및 도 20에 도시한 일 실시예에서 채널 영역들(440)은 하나의 비트 라인(405)에 연결될 수 있다.
도 19를 참조하면, 메모리 장치(400)의 컨트롤러는 데이터를 읽어오고자 하는 선택 메모리 셀의 제1 게이트를 제공하는 워드 라인에 읽기 전압(Vread)을 입력할 수 있다. 컨트롤러는 선택 메모리 셀의 제2 게이트를 제공하는 워드 라인, 및 선택 메모리 셀과 같은 채널 영역(440)을 공유하는 비선택 메모리 셀들의 제1 게이트를 제공하는 워드 라인들을 플로팅시킬 수 있다.
컨트롤러는, 비선택 메모리 셀들의 제2 게이트를 제공하는 워드 라인들에 패스 전압(Vpass)을 입력하고, 제1 선택 라인(402)과 제2 선택 라인(403)에 제1 전원 전압(Vcc1)을 입력하여 제1 스위치 셀과 제2 스위치 셀을 턴-온할 수 있다. 이때, 선택 메모리 셀이 없는 메모리 셀 스트링의 제2 선택 라인(404)은 접지 전압(GND)을 입력받을 수 있다.
패스 전압(Vpass)에 의해 비선택 메모리 셀들이 턴-온되며, 도 19에 도시한 바와 같은 채널 영역(440)을 통한 전류 경로(450)가 형성될 수 있다. 컨트롤러는 읽기 전압(Vread)의 크기를 변화시키면서 전류 경로(450)를 통해 흐르는 전류를 감지하여 선택 메모리 셀의 문턱 전압을 측정하고, 선택 메모리 셀에 저장된 데이터를 판단할 수 있다.
도 20을 참조하면, 메모리 장치(400)의 컨트롤러는 데이터를 기록하고자 하는 선택 메모리 셀의 제1 게이트를 제공하는 워드 라인에 프로그램 전압(Vpgm)을 입력할 수 있다. 컨트롤러는 선택 메모리 셀의 제2 게이트를 제공하는 워드 라인, 및 선택 메모리 셀과 같은 채널 영역(440)을 공유하는 비선택 메모리 셀들의 제1 게이트를 제공하는 워드 라인들을 플로팅시킬 수 있다.
컨트롤러는, 비선택 메모리 셀들의 제2 게이트를 제공하는 워드 라인들에 패스 전압(Vpass)을 입력하고, 비트 라인(405)에 접지 전압을 입력하며, 제1 선택 라인(402)과 제2 선택 라인(403)에 제2 전원 전압(Vcc2)을 입력할 수 있다. 따라서, 선택 메모리 셀을 갖는 메모리 셀 스트링에서는 제2 스위치 셀이 턴-온될 수 있다. 선택 메모리 셀이 없는 메모리 셀 스트링의 제2 선택 라인(404)은 접지 전압(GND)을 입력받을 수 있다. 따라서 선택 메모리 셀이 없는 메모리 셀 스트링에서는 제2 스위치 셀이 턴-오프될 수 있다. 일례로 제2 전원 전압(Vcc2)과 패스 전압(Vpass) 각각은, 도 19를 참조하여 읽기 동작을 설명한 제1 전원 전압(Vcc1)과 패스 전압(Vpass)보다 클 수 있다.
비선택 메모리 셀들의 제2 게이트에 입력되는 패스 전압(Vpass)에 의해 채널 영역(440)의 전압이 부스팅될 수 있다. 프로그램 전압(Vpgm)에 의해 선택 메모리 셀의 채널 영역(440)과 제1 게이트 사이에 형성된 정보 저장층(420)의 다이폴 극성이 변할 수 있으며, 선택 메모리 셀의 문턱 전압이 바뀔 수 있다. 컨트롤러는 프로그램 전압(Vpgm)의 크기 및/또는 프로그램 전압(Vpgm)의 입력 시간 등을 조절하여 선택 메모리 셀의 문턱 전압을 결정함으로써 원하는 데이터를 선택 메모리 셀에 기록할 수 있다.
다음으로 도 21 및 도 22를 참조하여 본 발명의 일 실시예에 따른 메모리 장치(400A)의 읽기 동작 및 프로그램 동작을 설명하기로 한다. 도 21 및 도 22를 참조하면, 메모리 장치(400A)는 기판(401) 상에 적층되는 제1 선택 라인(402), 워드 라인들(411A-414A), 및 제2 선택 라인(403, 404) 등을 포함할 수 있다. 제1 선택 라인(402), 워드 라인들(411A-414A), 및 제2 선택 라인(403) 사이에는 절연층들(410)이 배치될 수 있다.
도 21 및 도 22에 도시한 일 실시예에서는, 채널 영역들(440) 사이에 배치되는 워드 라인들(412A, 413A)이 서로 분리될 수 있다. 둘 이상의 채널 영역들(440)이 워드 라인들(411A-414A) 중 적어도 일부를 공유하지 않을 수 있다. 따라서, 하나의 비트 라인(405)에 연결되며 서로 인접한 메모리 셀 스트링들이 서로 독립적으로 제어될 수 있다.
도 21을 참조하면, 메모리 장치(400A)의 컨트롤러는 데이터를 읽어오고자 하는 선택 메모리 셀의 제1 게이트를 제공하는 워드 라인에 읽기 전압(Vread)을 입력할 수 있다. 선택 메모리 셀은 서로 인접한 채널 영역들(440)이 제공하는 메모리 셀 스트링들 각각에서 선택될 수 있다. 또한 컨트롤러는 선택 메모리 셀의 제2 게이트를 제공하는 워드 라인, 및 선택 메모리 셀과 같은 채널 영역(440)을 공유하는 비선택 메모리 셀들의 제1 게이트를 제공하는 워드 라인들을 플로팅시킬 수 있다.
컨트롤러는, 비선택 메모리 셀들의 제2 게이트를 제공하는 워드 라인들에 패스 전압(Vpass)을 입력하고, 제1 선택 라인(402)과 제2 선택 라인(403, 404)에 제1 전원 전압(Vcc1)을 입력하여 제1 스위치 셀과 제2 스위치 셀을 턴-온할 수 있다. 패스 전압(Vpass)에 의해 비선택 메모리 셀들이 턴-온되며, 도 21에 도시한 바와 같은 채널 영역들(440) 각각에 전류 경로(450)가 형성될 수 있다. 컨트롤러는 읽기 전압(Vread)의 크기를 변화시키면서 전류 경로(450)를 통해 흐르는 전류를 감지하여 선택 메모리 셀의 문턱 전압을 측정하고, 선택 메모리 셀에 저장된 데이터를 판단할 수 있다.
도 22를 참조하면, 메모리 장치(400A)의 컨트롤러는 데이터를 기록하고자 하는 선택 메모리 셀의 제1 게이트를 제공하는 워드 라인에 프로그램 전압(Vpgm)을 입력할 수 있다. 컨트롤러는 선택 메모리 셀의 제2 게이트를 제공하는 워드 라인, 및 선택 메모리 셀과 같은 채널 영역(440)을 공유하는 비선택 메모리 셀들의 제1 게이트를 제공하는 워드 라인들을 플로팅시킬 수 있다.
컨트롤러는, 비선택 메모리 셀들의 제2 게이트를 제공하는 워드 라인들에 패스 전압(Vpass)을 입력하고, 비트 라인(405)에 접지 전압을 입력하며, 제1 선택 라인(402)과 제2 선택 라인(403)에 제2 전원 전압(Vcc2)을 입력할 수 있다. 따라서, 메모리 셀 스트링들 각각에서 제2 스위치 셀이 턴-온될 수 있다.
컨트롤러가 입력하는 프로그램 전압(Vpgm)에 의해 선택 메모리 셀의 채널 영역(440)과 제1 게이트 사이에 형성된 정보 저장층(420)의 다이폴 극성이 변할 수 있으며, 선택 메모리 셀의 문턱 전압이 바뀔 수 있다. 컨트롤러는 프로그램 전압(Vpgm)의 크기 및/또는 프로그램 전압(Vpgm)의 입력 시간 등을 조절하여 선택 메모리 셀의 문턱 전압을 결정함으로써 원하는 데이터를 선택 메모리 셀에 기록할 수 있다.
도 23 내지 도 41은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
먼저 도 23 및 도 24를 참조하면, 기판(501) 상에 복수의 절연층들(511)과 복수의 게이트 전극층들(512)이 교대로 적층될 수 있다. 도 24는 도 23의 III-III` 방향의 단면을 도시한 단면도일 수 있다. 일례로 절연층들(511)은 실리콘 산화물 등으로 형성될 수 있으며, 게이트 전극층들(512)은 폴리실리콘으로 형성될 수 있다. 절연층들(511)과 게이트 전극층들(512)의 개수는 메모리 셀 스트링에 포함되는 메모리 셀들과 스위치 셀들, 및 더미 셀들의 개수에 따라 결정될 수 있다.
도 25 및 도 26을 참조하면, 절연층들(511)과 게이트 전극층들(512)의 일부 영역을 제거하여 기판(501) 상면 일부를 노출시키는 제1 트렌치(T1)를 형성할 수 있다. 제1 트렌치(T1)는 제1 방향(Y축 방향)으로 연장될 수 있다.
도 27 및 도 28을 참조하면, 제1 트렌치(T1)에 정보 저장층(520)과 유전체층(530)이 채워질 수 있다. 정보 저장층(520)과 유전체층(530)은 제1 트렌치(T1) 내부의 하면과 측면에 컨포멀(conformal)하게 형성될 수 있다. 정보 저장층(520)과 유전체층(530)의 두께는 서로 같거나 다를 수 있다. 정보 저장층(520)은 티탄산바륨 등과 같은 강유전체 물질로 형성될 수 있으며, 유전체층(530)은 실리콘 산화물 등으로 형성될 수 있다. 다음으로 도 29 및 도 30을 참조하면, 정보 저장층(520)과 유전체층(530)의 바닥면을 에치하여 기판(501)의 상면을 다시 노출시킬 수 있다. 바닥면을 에치함으로써, 제1 트렌치(T1) 내에서 정보 저장층(520)과 유전체층(530)이 제2 방향(X축 방향)으로 서로 분리될 수 있다.
도 31 및 도 32를 참조하면, 유전체층(530) 사이에 폴리실리콘 등을 채워 넣어 채널 영역(540)을 형성할 수 있다. 채널 영역(540)은 유전체층(530) 사이에서 제1 방향으로 연장되며, 기판(501)의 상면에 직접 접촉할 수 있다.
도 33 및 도 34를 참조하면, 절연층(511)과 게이트 전극층(512)이 추가로 적층될 수 있다. 도 33 및 도 34에서는 절연층(511)과 게이트 전극층(512)이 하나씩 추가 적층되는 것으로 도시되었으나, 그 개수는 다양하게 변형될 수 있다. 추가로 적층되는 게이트 전극층(512)은, 수평 분리층(550)에 의해 복수의 영역들로 분할될 수 있다. 다음으로 도 35 및 도 36을 참조하면, 추가로 적층된 절연층(511)과 게이트 전극층(512)의 일부를 제거하여 채널 영역들(540)과 유전체층(530)을 노출시키는 제2 트렌치(T2)를 형성할 수 있다.
도 37 및 도 38을 참조하면, 제2 트렌치(T2) 내에 유전체층(530)과 채널 영역(540)을 추가로 형성할 수 있다. 도 37 및 도 38에 도시한 과정은, 제2 트렌치(T2) 내의 측면 및 하면에 컨포멀하게 유전체층(530)을 형성하고, 유전체층(530)의 바닥면 일부를 제거한 후 폴리실리콘 등을 채워 넣어 채널 영역(540)을 연장하는 과정들을 포함할 수 있다. 따라서, 도 38에 도시한 바와 같이, 정보 저장층(520)의 높이가 유전체층(530)의 높이보다 작을 수 있다.
도 39를 참조하면, 복수의 채널 분리층들(545)을 형성하여 제1 방향에서 서로 분리되는 복수의 채널 영역들(540)을 형성할 수 있다. 제2 방향에서 채널 분리층들(545)의 폭은 채널 영역들(540)의 폭보다 클 수 있다. 또한 채널 분리층들(545)에 의해 유전체층(530)의 적어도 일부가 제거될 수 있으며, 유전체층(530)의 제2 방향에서의 폭이, 제1 방향을 따라 일정하지 않을 수 있다. 채널 분리층들(545)은 실리콘 산화물, 실리콘 질화물 등의 물질로 형성될 수 있다.
도 40 및 도 41을 참조하면, 공통 소스 라인(570) 및 공통 소스 라인(570)을 복수의 게이트 전극층들(512)과 분리하는 수직 절연층(560)이 형성될 수 있다. 공통 소스 라인(570)은 기판(501)에 형성되는 소스 영역과 연결되어, 메모리 장치의 동작 시 소스 라인에 필요한 전압을 입력하는 경로로 이용될 수 있다.
도 23 내지 도 41은 메모리 장치의 예시적인 제조 공정을 나타낸 것이며, 본 발명의 일 실시예에 따른 메모리 장치의 구조 또는 제조 공정이 반드시 이와 같은 형태로 한정되는 것은 아니다. 일례로, 도 23 내지 도 41을 참조하여 설명한 바와 달리, 절연층들(511)과 희생층들을 교대로 적층한 후, 희생층들을 금속 또는 금속 산화물 등으로 치환하여 게이트 전극층들(512)을 형성할 수도 있다.
도 23 내지 도 41을 참조하여 설명한 일 실시예에 따른 메모리 장치에서, 제2 방향으로 인접한 메모리 셀 스트링들은 워드 라인들을 공유할 수 있다. 제2 방향에서 인접한 제1 및 제2 메모리 셀 스트링들에서, 제1 메모리 셀 스트링의 제2 게이트와 제2 메모리 셀 스트링의 제1 게이트가 같은 워드 라인에 의해 제공될 수 있다. 따라서, 메모리 장치의 집적도를 개선할 수 있다.
한편, 인접한 메모리 셀 스트링들의 독립적인 제어를 위하여, 제2 방향에서 인접한 메모리 셀 스트링들이 워드 라인들을 공유하지 않을 수도 있다. 제2 방향에서 인접한 제1 및 제2 메모리 셀 스트링들에서, 제1 메모리 셀 스트링의 제2 게이트와 제2 메모리 셀 스트링의 제1 게이트가 다른 워드 라인에 의해 제공될 수 있다. 이를 위해, 제2 방향에서 채널 영역들 사이에서 게이트 전극층들을 분리하는 공정이 추가될 수 있다.
도 42는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 42에 도시한 실시예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 센서(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 42에 도시된 구성 요소 가운데, 포트(1040)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 센서(1020), 메모리 장치(1030)는 물론, 포트(1040)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 메모리(1030)는 앞서 설명한 도 1 내지 도 41을 참조하여 이해될 수 있는 메모리 장치는 물론, 청구범위를 참조하여 이해될 수 있는 메모리 장치로 구현될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100, 200, 200A, 300, 300A, 400: 메모리 장치
10: 메모리 셀 어레이
20: 컨트롤러
30, 112-117, 132-137, 152-157, 172-177, MC1-MCn: 메모리 셀
111, 131, 151, 171, GST: 제1 스위치 셀
118, 138, 158, 178, SST: 제2 스위치 셀
40, 50, 60, 110, 130, 150, 170: 메모리 셀 스트링
220, 320, 420: 정보 저장층
230, 330, 430: 유전체층
240, 340, 440: 채널 영역
10: 메모리 셀 어레이
20: 컨트롤러
30, 112-117, 132-137, 152-157, 172-177, MC1-MCn: 메모리 셀
111, 131, 151, 171, GST: 제1 스위치 셀
118, 138, 158, 178, SST: 제2 스위치 셀
40, 50, 60, 110, 130, 150, 170: 메모리 셀 스트링
220, 320, 420: 정보 저장층
230, 330, 430: 유전체층
240, 340, 440: 채널 영역
Claims (20)
- 제1 게이트, 상기 제1 게이트와 전기적으로 분리되며 하나의 채널 영역을 공유하는 제2 게이트, 상기 제1 게이트와 상기 채널 영역 사이에 배치되고 강유전체 물질을 갖는 정보 저장층을 갖는 제1 게이트 절연층, 및 상기 제2 게이트와 상기 채널 영역 사이에 배치되는 제2 게이트 절연층을 각각 포함하는 메모리 셀들;
상기 메모리 셀들과 소스 라인 사이에 연결되는 제1 스위치 셀;
상기 메모리 셀들과 비트 라인 사이에 연결되는 제2 스위치 셀; 및
상기 메모리 셀들과 상기 제1 스위치 셀, 및 상기 제2 스위치 셀을 제어하는 컨트롤러; 를 포함하는 메모리 장치.
- 제1항에 있어서,
상기 메모리 셀들은 서로 다른 채널 영역을 공유하는 제1 메모리 셀들 및 제2 메모리 셀들을 포함하며,
상기 제1 메모리 셀들의 상기 제2 게이트는, 상기 제2 메모리 셀들의 제1 게이트로 제공되는 메모리 장치.
- 제2항에 있어서,
상기 제1 메모리 셀들에 연결되는 상기 제2 스위치 셀의 게이트와, 상기 제2 메모리 셀들에 연결되는 상기 제2 스위치 셀의 게이트는 서로 분리되는 메모리 장치.
- 제1항에 있어서,
상기 정보 저장층은 상기 채널 영역을 따라 연장되며, 상기 정보 저장층은 상기 제1 스위치 셀 및 상기 제2 스위치 셀 중 적어도 하나까지 연장되는 메모리 장치.
- 제4항에 있어서,
상기 제2 게이트 절연층은 상기 정보 저장층을 포함하지 않는 메모리 장치.
- 제1항에 있어서,
상기 컨트롤러는 상기 메모리 셀들에서 선택 메모리 셀들과 비선택 메모리 셀들을 정의하며, 상기 선택 메모리 셀들에 대한 제어 동작을 실행하는 동안 상기 비선택 메모리 셀들의 상기 제1 게이트 및 상기 선택 메모리 셀들의 상기 제2 게이트를 플로팅시키는 메모리 장치.
- 제6항에 있어서,
상기 제어 동작은 읽기 동작, 프로그램 동작, 및 삭제 동작 중 적어도 하나를 포함하는 메모리 장치.
- 제6항에 있어서,
상기 컨트롤러는, 상기 선택 메모리 셀들의 상기 제1 게이트에 읽기 전압을 입력하고 상기 비선택 메모리 셀들의 상기 제2 게이트에 패스 전압을 입력하여 상기 선택 메모리 셀들의 데이터를 읽어오는 메모리 장치.
- 제8항에 있어서,
상기 읽기 전압은 제1 전압부터 상기 제1 전압보다 큰 제2 전압까지 증가하는 전압인 메모리 장치.
- 제8항에 있어서,
상기 컨트롤러는, 상기 비선택 메모리 셀들의 상기 제2 게이트에 상기 패스 전압을 입력하여 상기 비선택 메모리 셀들을 턴-온하는 메모리 장치.
- 제6항에 있어서,
상기 컨트롤러는, 상기 선택 메모리 셀들의 상기 제1 게이트에 프로그램 전압을 입력하고 상기 비선택 메모리 셀들의 상기 제2 게이트에 패스 전압을 입력하여 상기 선택 메모리 셀들의 데이터를 읽어오는 메모리 장치.
- 제11항에 있어서,
상기 프로그램 전압은 상기 정보 저장층의 다이폴(dipole) 극성을 바꾸는 소정의 기준 전압보다 큰 전압인 메모리 장치.
- 제11항에 있어서,
상기 컨트롤러는, 상기 비선택 메모리 셀들의 상기 제2 게이트에 상기 패스 전압을 입력하여 상기 비선택 메모리 셀들을 턴-온하는 메모리 장치.
- 서로 분리되는 제1 게이트와 제2 게이트를 각각 갖는 메모리 셀들; 및
상기 메모리 셀들을 제어하는 컨트롤러; 를 포함하며,
상기 컨트롤러는 상기 메모리 셀들에서 적어도 하나의 선택 메모리 셀과 비선택 메모리 셀들을 결정하고, 상기 적어도 하나의 선택 메모리 셀에 대한 제어 동작에서, 상기 비선택 메모리 셀들의 상기 제1 게이트 및 상기 적어도 하나의 선택 메모리 셀의 상기 제2 게이트를 플로팅시키는 메모리 장치.
- 제14항에 있어서,
상기 컨트롤러는, 상기 적어도 하나의 선택 메모리 셀에 데이터를 기록하는 프로그램 동작에서, 상기 적어도 하나의 선택 메모리 셀의 상기 제1 게이트에 프로그램 전압을 입력하고 상기 비선택 메모리 셀들의 상기 제2 게이트에 패스 전압을 입력하는 메모리 장치.
- 제14항에 있어서,
상기 컨트롤러는, 상기 적어도 하나의 선택 메모리 셀에 데이터를 읽어오는 읽기 동작에서, 상기 적어도 하나의 선택 메모리 셀의 상기 제1 게이트에 읽기 전압을 입력하고 상기 비선택 메모리 셀들의 상기 제2 게이트에 패스 전압을 입력하는 메모리 장치.
- 제16항에 있어서,
상기 컨트롤러는, 상기 비선택 메모리 셀들의 상기 제2 게이트에 상기 패스 전압을 입력하여 상기 비선택 메모리 셀들을 턴-온하는 메모리 장치.
- 기판의 상면에 적층되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 워드 라인들;
상기 기판의 상면에 평행한 제2 방향에서 상기 제1 워드 라인들과 분리되는 제2 워드 라인들;
상기 제1 워드 라인들과 상기 제2 워드 라인들 사이에 배치되는 채널 영역들;
상기 채널 영역과 상기 제1 워드 라인들 사이에 배치되며 상기 제1 방향으로 연장되는 제1 게이트 절연층; 및
상기 채널 영역과 상기 제2 워드 라인들 사이에 배치되며 상기 제1 방향으로 연장되는 제2 게이트 절연층; 을 포함하는 메모리 장치.
- 제18항에 있어서,
상기 제1 방향에서 상기 채널 영역들 사이에 배치되는 채널 분리층들; 을 더 포함하는 메모리 장치.
- 제18항에 있어서,
상기 제1 게이트 절연층은, 강유전체 물질을 포함하는 정보 저장층과, 상기 정보 저장층과 다른 물질로 형성되는 유전체층을 포함하는 메모리 장치.
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