KR20210017091A - 강유전 유도층을 포함하는 강유전 메모리 장치 - Google Patents

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Abstract

일 실시예에 따르는 강유전 메모리 장치는 채널층을 구비하는 기판, 상기 채널층 상에 배치되는 제1 강유전층, 상기 제1 강유전층 상에 배치되며 절연체를 포함하는 강유전 유도층, 상기 강유전 유도층 상에 배치되는 제2 강유전층, 및 상기 제2 강유전층 상에 배치되는 게이트 전극층을 포함한다.

Description

강유전 유도층을 포함하는 강유전 메모리 장치{Ferroelectric Memory Device having Ferroelectric Induction Layer}
본 개시(disclosure)는 대체로(generally) 강유전 메모리 장치에 관한 것으로서, 보다 상세하게는 강유전 유도층을 포함하는 강유전 메모리 장치에 관한 것이다.
일반적으로, 강유전 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전 물질은, 외부 전계가 인가될 때, 상기 전기적 분극이 히스테리시스 거동을 나타낼 수 있다. 이에 따라, 상기 인가 전계를 제어하면, 상기 히스테리시스 곡선을 따라 다양한 분극을 상기 강유전 물질 내에 기록할 수 있다. 상기 기록된 분극은 상기 인가 전계가 제거된 후에는 상기 강유전 물질 내에 비휘발적으로 저장될 수 있다. 이러한 특징은 신호 정보를 비휘발적으로 저장하는 메모리 장치에 적용될 수 있다.
최근에는, 상기 강유전 물질을 게이트 유전층으로 적용하는 전계 효과 트랜지스터 형태의 강유전 메모리 장치가 연구되고 있다. 상기 메모리 장치의 쓰기 동작은, 소정의 기록 전압을 게이트 전극층에 인가하여 상기 게이트 유전층에 서로 다른 잔류 분극 상태를 로직 정보로서 기록하는 과정으로 진행될 수 있다. 상기 메모리 소자의 읽기 동작은, 상기 게이트 유전층에 기록된 서로 다른 잔류 분극 상태에 따라 상기 전계 효과 트랜지스터의 채널 저항이 변화하는 성질을 이용하여, 상기 전계 효과 트랜지스터의 채널층을 통과하는 서로 다른 크기의 채널 전류를 판독하는 과정으로 진행될 수 있다.
본 개시의 일 실시 예는, 증가된 메모리 윈도우(memory window)를 가지는 강유전층을 구비하는 강유전 메모리 장치를 제공한다.
본 개시의 일 실시 예는 상기 증가된 메모리 윈도우를 통해 안정적인 멀티 비트를 구비하는 강유전 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 강유전 메모리 장치는 채널층을 구비하는 기판, 상기 채널층 상에 배치되는 제1 강유전층, 상기 제1 강유전층 상에 배치되며 절연체를 포함하는 강유전 유도층, 상기 강유전 유도층 상에 배치되는 제2 강유전층, 및 상기 제2 강유전층 상에 배치되는 게이트 전극층을 포함한다.
본 개시의 다른 측면에 따르는 강유전 메모리 장치는 기판, 상기 기판 상에 배치되는 게이트 적층체로서, 상기 게이트 적층체는 상기 기판에 수직인 방향으로 번갈아 적층되는 적어도 하나의 게이트 구조물 및 층간 절연층을 포함함, 상기 기판 상에서 상기 게이트 적층체를 관통하여 상기 게이트 구조물 및 상기 층간 절연층의 측벽면을 노출시키는 트렌치, 상기 트렌치의 내벽면 상에 배치되며, 강유전성 부분과 비강유전성 부분을 포함하는 제1 게이트 유전층, 및 상기 제1 게이트 유전층을 커버하도록 배치되는 채널층을 포함한다. 상기 게이트 구조물은 상기 층간 절연층 및 상기 제1 게이트 유전층과 각각 접촉하는 강유전 유도층, 상기 강유전 유도층과 접촉하는 강유전성 제2 게이트 유전층, 및 상기 제2 게이트 유전층과 접촉하는 게이트 전극층을 포함한다.
본 개시의 또다른 측면에 따르는 강유전 메모리 장치는 기판, 상기 기판 상에 배치되는 게이트 적층체로서, 상기 게이트 적층체는 상기 기판에 수직인 방향으로 번갈아 적층되는 적어도 하나의 게이트 구조물 및 층간 절연층을 포함함, 상기 기판 상에서 상기 게이트 적층체를 관통하여 상기 게이트 구조물 및 상기 층간 절연층의 측벽면을 노출시키는 트렌치, 상기 트렌치의 내벽면 상에 배치되는 강유전성 제1 게이트 유전층, 상기 트렌치의 내벽면을 따라 상기 제1 게이트 유전층 상에 배치되는 강유전 유도층, 상기 트렌치의 내벽면을 따라 상기 강유전 유도층 상에 배치되는 강유전성 제2 게이트 유전층, 및 상기 제2 게이트 유전층을 커버하도록 배치되는 채널층을 포함한다. 상기 게이트 구조물은, 상기 층간 절연층 및 상기 제1 게이트 유전층과 각각 접촉하는 게이트 전극층을 포함한다.
본 개시의 또다른 측면에 따르는 강유전 메모리 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 서로 번갈아 적층되는 층간 희생층 및 층간 절연층을 포함하는 적층 구조물을 형성한다. 상기 기판 상에서 상기 적층 구조물의 내부를 관통하는 트렌치를 형성한다. 상기 트렌치의 내벽면 상에 제1 강유전성 비정질 물질층 및 채널층을 순차적으로 형성한다. 상기 층간 희생층을 선택적으로 제거하여, 상기 층간 절연층 및 상기 제1 강유전성 비정질 물질층을 노출시키는 리세스를 형성한다. 상기 리세스 내부에서, 상기 제1 강유전성 비정질 물질층 및 상기 층간 절연층 상에 강유전 유도층을 형성한다. 상기 리세스 내부에서, 상기 강유전 유도층과 접촉하는 제2 강유전성 비정질 물질층을 형성한다. 상기 리세스 내부에서, 상기 제2 강유전성 비정질 물질층과 접촉하는 게이트 전극층을 형성한다. 상기 강유전 유도층을 이용하여, 상기 제1 및 제2 강유전성 비정질 물질층에 대해 결정화 열처리를 수행한다.
본 개시의 또다른 측면에 따르는 강유전 메모리 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 서로 번갈아 적층되는 층간 희생층 및 층간 절연층을 포함하는 적층 구조물을 형성한다. 상기 기판 상에서 상기 적층 구조물의 내부를 관통하는 트렌치를 형성한다. 상기 트렌치의 내벽면 상에 제1 강유전성 비정질 물질층, 강유전 유도층, 제2 강유전성 비정질 물질층, 및 채널층을 순차적으로 형성한다. 상기 층간 희생층을 선택적으로 제거하여, 상기 층간 절연층 및 상기 제1 강유전성 비정질 물질층을 선택적으로 노출시키는 리세스를 형성한다. 상기 리세스 내부에서, 상기 제1강유전성 비정질 물질층 및 상기 층간 절연층 상에 게이트 전극층을 형성한다. 상기 강유전 유도층을 이용하여, 상기 제1 및 제2 강유전성 비정질 물질층에 대해 결정화 열처리를 수행한다.
상술한 본 개시의 실시 예에 따르면, 강유전 메모리 장치는 채널층과 게이트 전극층 사이에 배치되는 게이트 유전층으로서, 제1 강유전층, 강유전 유도층, 및 제2 강유전층을 구비한다. 비강유전성을 가지는 상기 강유전 유도층은, 제1 및 제2 강유전층 사이에 배치되어, 상기 제1 및 제2 강유전층이 강유전성을 안정적으로 가지도록, 유도할 수 있다.
상기 강유전 유도층의 도입을 통해 강유전성을 가지는 게이트 유전층의 두께를 증가시킬 수 있어, 이에 따른 강유전 메모리 장치의 메모리 윈도우를 효과적으로 증가시킬 수 있다.
도 1a는 본 개시의 일 실시 예에 따르는 강유전층의 전계 대비 분극 특성을 개략적으로 나타내는 히스테리시스 그래프(1000)이다.
도 1b는 도 1a에 도시되는 강유전층의 분석 특성을 측정하기 위한 강유전 소자 구조물이다.
도 2는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3 내지 도 5는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 일 실시 예에 따르는 강유전 메모리 장치(2)를 개략적으로 나타내는 회로도이다.
도 7a는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치를 개략적으로 나타내는 단면도이다. 도 7b는 도 7a에 도시된 'A' 영역의 확대도이다.
도 8 내지 도 11, 도 12a 내지 도 16a, 및 도 12b 내지 도 16b는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 17a는 본 개시의 다른 실시 예에 따르는 강유전 메모리 장치를 개략적으로 나타내는 단면도이다. 도 17b는 도 17a의 'B'영역의 확대도이다.
도 18a 내지 도 22a, 및 도 18b 내지 도 22b는 본 개시의 다른 실시 예에 따르는 강유전 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1a는 본 개시의 일 실시 예에 따르는 강유전층의 전계 대비 분극 특성을 개략적으로 나타내는 히스테리시스 그래프(1000)이다. 도 1b는 도 1a에 도시되는 강유전층의 분극 특성을 측정하기 위한 강유전 소자 구조물이다. 도 1b를 참조하면, 강유전 소자 구조물(1000S)는 제1 전극(1001), 강유전층(1002) 및 제2 전극(1003)을 구비할 수 있다. 일 실시 예에 있어서, 강유전층(1002)은 후술하는 본 개시의 실시 예에 따르는 강유전 반도체 장치(1, 2, 3, 4)에 제1 및 제2 강유전층으로 각각 적용될 수 있다.
도 1a 및 도 1b를 참조하면, 강유전 소자 구조물(1000S)의 제1 및 제2 전극(1001, 1003) 사이에 전계가 인가되는 경우, 강유전층(1002)의 분극은 상기 인가되는 전계에 대하여, 히스테리시스 그래프(1000)를 따르는 특성을 가질 수 있다. 히스테리시스 그래프(1000)는, 한 쌍의 제1 및 제2 항전계(Ec, -Ec) 및 한 쌍의 제1 및 제2 잔류 분극(Pr, -Pr)을 나타낼 수 있다. 이때, 제1 잔류 분극(Pr)은 제1 분극 배향을 가지며, 제2 잔류 분극(-Pr)은 상기 제1 분극 배향과 반대 방향인 제2 분극 배향을 가질 수 있다. 또한, 히스테리시스 그래프(1000)는, 한 쌍의 포화 전계(Es, -Es)에서, 각각 한 쌍의 포화 분극(Ps, -Ps)을 나타낼 수 있다.
일 실시 예로서, 제2 잔류 분극(-Pr)을 가지는 강유전층(1002)에 대해, 제2 전극(1003)을 접지한 상태에서, 제1 전극(1001)에 양의 극성을 가지는 전계를 순차적으로 증가시키면서 강유전층(1002)의 분극을 측정할 수 있다. 상기 인가되는 전계가 제1 항전계(coersive electric field)(Ec) 이상으로 증가하는 경우, 강유전층(1002)의 분극 배향이 상기 제2 분극 배향에서 상기 제1 분극 배향으로 변화할 수 있다. 또한, 상기 인가되는 전계가 제1 포화 전계(Es) 이상으로 증가하는 경우, 강유전층(1002)은 제1 포화 분극(Ps)을 가질 수 있다. 이 때, 상기 인가되는 전계를 제거하는 경우, 강유전층(1002)은 제1 잔류 분극(Pr)을 가질 수 있다.
다른 실시 예로서, 제1 잔류 분극(Pr)을 가지는 강유전층(1002)에 대해, 제2 전극(1003)을 접지한 상태에서, 제1 전극(1001)에 음의 극성을 가지는 전계를 순차적으로 절대치를 증가시키면서 강유전층(1002)의 분극을 측정할 수 있다. 상기 인가되는 전계의 절대치가 제2 항전계(coersive electric field)(-Ec)의 절대치 이상으로 증가하는 경우, 강유전층(1002)의 분극 배향이 상기 제1 분극 배향에서 상기 제2 분극 배향으로 변화할 수 있다. 또한, 상기 인가되는 전계의 절대치가 제2 포화 전계(-Es)의 절대치 이상으로 증가할 경우, 강유전층(1002)은 제2 포화 분극(-Ps)을 가질 수 있다. 이 때, 상기 인가되는 전계를 제거하는 경우, 강유전층(1002)은 제2 잔류 분극(-Pr)을 가질 수 있다.
한편, 몇몇 다른 실시 예에서, 제2 잔류 분극(-Pr)을 가지는 강유전층(1002)에 제1 포화 분극(Ps)을 가지게 하는 방법으로서, 제1 항전계(Ec) 이상의 크기를 가지는 소정의 제1 동작 전계(Ep)를 소정의 제1 동작 시간(tp1) 동안 강유전층(1002)에 인가하는 방법을 적용할 수 있다. 이 때, 상기 소정의 제1 동작 시간(tp1)은 강유전층(1002) 내부의 상기 제2 분극 배향을 상기 제1 분극 배향으로 스위칭시키는데 충분한 시간일 수 있다. 이후에, 제1 동작 전계(Ep)를 제거함으로써, 강유전층(1002)은 제1 잔류 분극(Pr)을 가질 수 있다. 일 예로서, 상기 전계는 펄스파 형태로 인가될 수 있다.
한편, 강유전층(1002)에 제1 동작 전계(Ep)가 인가되는 시간을 제어하여, 강유전층(1002)에 멀티 레벨의 분극을 기록할 수 있다. 일 예로서, 제2 잔류 분극(-Pr)을 가지는 강유전층(1002)에 대하여 상기 제1 동작 시간(tp1) 보다 짧은 시간 동안 제1 동작 전계(Ep)를 인가함으로써, 강유전층(1002)이 0 과 제1 포화 분극(Ps) 사이의 분극을 가지도록 조절할 수 있다. 이후에, 제1 동작 전계(Ep)를 제거하는 경우, 강유전층(1002)은 0 과 제1 잔류 분극(Pr) 사이의 소정의 잔류 분극을 가질 수 있다. 상술한 방법에 의해, 강유전층(1002)에 신호 정보에 해당되는 멀티 레벨의 잔류 분극을 저장할 수 있다.
마찬가지로, 제1 잔류 분극(Pr)을 가지는 강유전층(1002)에, 제2 항전계(-Ec) 이상의 절대치를 가지는 소정의 제2 동작 전계(-Ep)를 소정의 제2 동작 시간(tp2) 동안 강유전층(1002)에 인가하여, 강유전층(1002)이 제2 포화 분극(-Ps)을 가지게 할 수 있다. 이 때, 제2 동작 시간(tp2)은 강유전층(1002) 내부의 상기 제1 분극 배향을 상기 제2 분극 배향으로 스위칭시키는데 충분한 시간일 수 있다. 이후에, 제2 동작 전계(-Ep)를 제거하는 경우, 강유전층(1002)은 제2 잔류 분극(-Pr)을 가질 수 있다. 이에 따라, 강유전층(1002)에 제2 동작 전계(-Ep)가 인가되는 시간을 제어하여, 강유전층(1002)에 멀티 레벨의 분극을 기록할 수 있다. 일 예로서, 제2 잔류 분극(-Pr)을 가지는 강유전층(1002)에 대하여 제2 동작 시간(tp2) 보다 짧은 시간 동안 제2 동작 전계(-Ep)를 인가함으로써, 강유전층(1002)이 0 과 제2 포화 분극(-Ps) 사이의 분극을 가지도록 조절할 수 있다. 이후에, 제2 동작 전계(-Ep)를 제거하는 경우, 강유전층(1002)은 0 과 제2 잔류 분극(-Pr) 사이의 소정의 잔류 분극을 가질 수 있다. 상술한 방법에 의해, 강유전층(1002)에 신호 정보에 해당되는 멀티 레벨의 잔류 분극을 저장할 수 있다.
한편, 실제로 강유전층(1002)에 멀티 레벨의 분극을 기록하기 위해 복수의 동작 전압을 인가하는 경우, 상기 멀티 레벨 중 서로 인접하는 레벨의 분극을 충분히 식별시킬 수 있을 정도로 상기 복수의 동작 전압 사이에 충분히 큰 전압 간격이 요청될 수 있다. 또한, 상기 멀티 레벨의 개수를 증가시키기 위해, 강유전층(1002)에 인가될 수 있는 서로 다른 동작 전압의 개수도 증가할 것이 요청될 수 있다. 이를 위해서는, 제1 및 제2 잔류 분극(Pr, -Pr)의 절대치 및 이에 대응되는 제1 및 제2 포화 분극(Ps, -Ps)의 절대치가 클수록 유리할 수 있다. 이와 같이, 강유전층(1002)에 서로 구분되는 잔류 분극을 기록할 수 있도록 인가되는 동작 전압의 최대 범위를 메모리 윈도우라고 정의할 수 있다. 상기 메모리 윈도우는 2 * 강유전층의 항전계 절대치 * 강유전층의 두께로 결정될 수 있다. 이때, 상기 강유전층의 상기 항전계는 상기 강유전층의 물질 특성에 기인할 수 있다. 이에 따라, 상기 강유전층에 적용되는 강유전 물질이 결정된 후에, 상기 메모리 윈도우는 상기 강유전층의 두께가 증가할수록, 커질 수 있다.
한편, 본 개시의 실시 예에서, 강유전 메모리 장치의 강유전층은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 둘 이상의 강유전 물질의 조합을 포함할 수 있다. 이 때, 상기 강유전 물질은 약 15 nm 이하의 두께에서는 강유전성을 나타내는 사방정계(orthorhombic) 결정 구조를 가지며, 약 15 nm 를 초과하는 두께에서는 비강유전성(non-ferroelectric)을 나타내는 단사정계(monoclinic) 결정 구조를 가지는 것으로 보고되고 있다. 이에 따라, 상술한 강유전 물질을 상기 강유전층으로 적용하는 경우, 상기 강유전층의 두께는 15 nm 이하로 제어될 수 있다.
본 개시의 실시 예에서는, 상기 강유전층의 실질적인 두께를 15 nm를 초과하는 두께로 증가시킬 수 있는 강유전 메모리 장치의 구조를 개시한다. 이를 통해 상기 강유전 메모리 장치의 메모리 윈도우를 효과적으로 증가시킬 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 강유전 메모리 장치(1)는 기판(101), 및 기판(101) 상에 배치되는 게이트 구조물(1a)을 포함한다. 게이트 구조물(1a)은 제1 강유전층(125), 강유전 유도층(130), 제2 강유전층(145) 및 게이트 전극층(150)을 포함한다. 또한, 강유전 메모리 장치(1)는 제1 강유전층(125) 하부의 기판(10) 영역에 위치하는 채널층(102)을 포함할 수 있다. 또한, 강유전 메모리 장치(1)는 채널층(102)의 서로 다른 단부의 기판(101) 영역에 각각 위치하는 소스 영역(112) 및 드레인 영역(114)을 포함할 수 있다. 일 실시 예로서, 강유전 메모리 장치(1)는 전계효과 트랜지스터 형태의 비휘발성 메모리 장치일 수 있다.
기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 다른 예로서, 기판(101)은 기판(101)의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다.
소스 영역(112) 및 드레인 영역(114)은 n형 또는 p형으로 도핑된 기판(101)의 영역일 수 있다. 기판(101)이 n형 또는 p형으로 도핑된 경우, 소스 영역(112) 및 드레인 영역(114)은 기판(101)의 도핑 타입과 반대 타입의 도펀트로 도핑된 영역일 수 있다. 채널층(102)은 소스 영역(112)과 드레인 영역(114) 사이에 전압이 인가될 때, 전하를 가지는 캐리어가 전도하는 기판(101)의 영역일 수 있다. 일 예로서, 채널층(102)은 전자 또는 홀의 이동도가 높은 기판(101)의 영역을 의미할 수 있다.
채널층(102) 상에 제1 강유전층(125)이 배치될 수 있다. 제1 강유전층(125)은 도 1a 및 도 1b와 관련하여 상술한 강유전층(1002)과 실질적으로 동일한 강유전 특성을 가질 수 있다. 일 실시 예에 있어서, 제1 강유전층(125)은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 제1 강유전층(125)은 도펀트를 포함할 수 있다. 상기 도펀트는 도 1a의 히스테리스 그래프에서, 강유전층의 항전계의 크기를 조절하는 기능을 수행할 수 있다. 일 예로서, 강유전층(125)은, 도펀트로서, 실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전층(125)은 5 내지 15 nm의 두께를 가질 수 있다. 이때, 강유전층(125)은 사방정계(orthorhombic) 결정 구조를 가질 수 있다.
제1 강유전층(125) 상에 강유전 유도층(130) 및 제2 강유전층(145)이 순차적으로 배치될 수 있다. 강유전 유도층(130)은 비강유전성(non-ferroelectric)을 가질 수 있다. 일 예로서, 강유전 유도층(130)은 상유전성을 가질 수 있다. 강유전 유도층(130)은 결정질 상을 가질 수 있다. 또한, 강유전 유도층(130)은 절연체를 포함할 수 있다. 일 실시 예에 있어서, 강유전 유도층(130)은 절연성 금속 산화물을 포함할 수 있다. 일 실시 예에 있어서, 강유전층(125)이 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 때, 강유전 유도층(130)은 마그네슘 산화물을 포함할 수 있다.
일 실시 예에 있어서, 강유전 유도층(130)은 1 내지 5 nm의 두께를 가질 수 있다. 강유전 유도층(130)은 기판(101)과 게이트 전극층(150) 사이에서, 제1 및 제2 강유전층(125, 145)과 서로 직렬 연결되는 캐패시터 층으로 기능할 수 있다. 강유전 유도층(130)의 두께가 증가할수록, 기판(101)과 게이트 전극층(150) 사이 의 전기 회로의 전체 캐패시컨스는 감소할 수 있다. 이에 따라, 상기 전체 캐패시턴스의 과도한 저하를 방지하기 위해, 강유전 유도층(130)의 두께는 1 내지 5 nm로 유지한다.
제2 강유전층(145)은 도 1a 및 도 1b와 관련하여 상술한 강유전층(1002)과 실질적으로 동일한 강유전 특성을 가질 수 있다. 일 실시 예에 있어서, 제2 강유전층(145)은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 제2 강유전층(125)은 도펀트를 포함할 수 있다. 상기 도펀트는 도 1a의 히스테리스 그래프에서, 강유전층의 항전계의 크기를 조절하는 기능을 수행할 수 있다. 일 예로서, 제2 강유전층(145)은, 도펀트로서, 실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 제2 강유전층(145)은 5 내지 15 nm의 두께를 가질 수 있다. 이때, 제2 강유전층(145)은 사방정계(orthorhombic) 결정 구조를 가질 수 있다.
일 실시 예에 있어서, 제1 및 제2 강유전층(125, 145)은 서로 동일한 물질로 구성될 수 있다. 일 예로서, 제1 및 제2 강유전층(125, 145)은 하프늄 산화물층, 지르코늄 산화물층, 또는 하프늄지르코늄 산화물층일 수 있다. 다른 실시 예에서, 제1 및 제2 강유전층(125, 145)은 서로 다른 물질로 구성될 수 있다. 일 예로서, 제1 강유전층(125)이 하프늄 산화물층인 경우, 제2 강유전층(145)는 지르코늄 산화물층일 수 있다. 다른 예로서, 제1 강유전층(125)이 지르코늄 산화물층인 경우, 제2 강유전층(145)는 하프늄 산화물층일 수 있다.
한편, 강유전 유도층(130)은 제1 및 제2 강유전층(125, 145)과 각각 서로 다른 격자 상수를 가질 수 있다. 도 3 내지 도 5와 관련하여 상술되는 바와 같이, 제1 및 제2 강유전성 비정질 물질층(120, 140)으로부터 제1 및 제2 강유전층(125, 145)으로의 결정화 공정이 진행될 때, 강유전 유도층(130)과 제1 및 제2 강유전층(125, 145) 사이의 격자 상수 차이에 의해, 강유전 유도층(130)과 제1 및 제2 강유전층(125, 145)의 각각의 계면으로부터, 제1 및 제2 강유전층(125, 145)의 내부로 스트레스가 인가될 수 있다. 상기 스트레스는 상기 결정화 공정 과정에서, 제1 및 제2 강유전층(125, 145) 내부에 격자 변형(strain)을 발생시킬 수 있다. 상기 격자 변형(strain)은 제1 및 제2 강유전층(125, 145) 내부에, 변전 효과(flexoelectric effect)에 의한 전계를 형성할 수 있다. 상기 전계는, 결정화되는 제1 및 제2 강유전층(125, 145)이 강유전성을 가지는 사방정계의 결정 구조를 가지도록 유도할 수 있다. 그 결과, 결정화된 제1 및 제2 강유전층(125, 145)은 강유전성을 안정적으로 확보할 수 있다.
Figure pat00001
관련하여 발명자 Comment가 있으나 flexoelectric effect에 의해 전계를 형성 "할수" 있다고 기재 되어 있으므로 변경할 필요는 크지 않아 보입니다.
제2 강유전층(145) 상에 게이트 전극층(150)이 배치될 수 있다. 게이트 전극층(150)은 전도체를 포함할 수 있다. 일 실시 예에 있어서, 게이트 전극층(150)은 제2 강유전층(145)과 서로 다른 격자 상수를 가질 수 있다. 게이트 전극층(150)은 제2 강유전층(145)에 대해 상기 강유전 유도층으로 기능할 수 있다. 즉, 상술한 제1 및 제2 강유전성 비정질 물질층(120, 140)의 결정화 공정에서, 게이트 전극층(150)은 제2 강유전층(145)에 스트레스를 인가할 수 있다. 상기 스트레스는 결정화되는 제2 강유전층(145) 내부에 격자 변형(strain)을 형성할 수 있다. 상기 격자 변형(strain)은 제2 강유전층(145) 내부에, 변전 효과(flexoelectric effect)에 의한 전계를 형성하고, 상기 전계는, 제2 강유전층(145)이 강유전성을 가지는 사방정계의 결정 구조를 가지도록 유도할 수 있다.
몇몇 다른 실시 예들에 있어서, 게이트 전극층(150)은 제2 강유전층(145)에 대한 강유전 유도층으로 기능하지 않을 수도 있다. 이 경우, 제2 강유전층(145)은 하부에 위치하는 강유전 유도층(130)에 의해서만, 사방정계의 결정 구조를 가지도록 유도될 수 있다.
게이트 전극층(150)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 한편, 게이트 전극층(150)이 제2 강유전층(145)에 대한 강유전 유도층으로 기능할 때, 게이트 전극층(150)은 티타늄 질화물을 포함할 수 있다.
도시되지 않은 몇몇 실시 예들에 있어서, 채널층(110)과 제1 강유전층(125) 사이에 계면 절연층이 더 배치될 수 있다. 상기 계면 절연층은 채널층(102)과 제1 강유전층(125)이 직접 접촉하는 것을 방지하여, 채널층(110)과 제1 강유전층(125)의 계면에서 발생할 수 있는 결함 사이트의 농도를 감소시킬 수 있다. 상기 계면 절연층은 일 예로서, 실리콘 산화물 또는 알루미늄 산화물을 포함할 수 있다. 상기 계면 절연층은 비정질 상을 가질 수 있다. 상술한 바와 같이, 본 개시의 일 실시 예에 따르는 강유전 메모리 장치는 기판과 게이트 전극층 사이에 순차적으로 배치되는 제1 강유전층, 강유전 유도층 및 제2 강유전층을 구비한다. 상기 제1 강유전층, 상기 강유전 유도층, 및 상기 제2 강유전층은 상기 강유전 메모리 장치의 게이트 유전층 구조를 구성할 수 있다. 이때, 상기 제1 및 제2 강유전층은 잔류 분극을 저장하는 메모리 기능층으로 동작할 수 있다.
한편, 비강유전성을 가지는 상기 강유전 유도층은 상기 제1 및 제2 강유전층 사이에 개재되어, 상기 제1 및 제2 강유전층이 강유전성을 안정적으로 확보하도록 도와줄 수 있다. 즉, 상기 강유전 유도층을 이용하여, 강유전 메모리 장치 내에서 강유전성을 가지는 게이트 유전층의 두께를 실질적으로 증가시킬 수 있다. 이에 따라, 상기 강유전 메모리 장치의 상기 메모리 윈도우를 효과적으로 증가시킬 수 있다.
도 3 내지 도 5는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 일 실시 예에 있어서, 상기 강유전 장치의 제조 방법은 도 2와 관련하여 상술한 강유전 메모리 장치(1)의 제조 방법에 적용될 수 있다.
도 3을 참조하면, 기판(101)이 제공된다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 다른 예로서, 기판(101)은 기판(101)의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다.
기판(101) 상에 제1 강유전성 비정질 물질층(120), 강유전 유도층(130), 제2 강유전성 비정질 물질층(140), 및 게이트 전극층(150)을 순차적으로 형성한다.
제1 강유전성 비정질 물질층(120)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄 지르코늄산화물을 포함할 수 있다. 제1 강유전성 비정질 물질층(120)은 비정질 상태로 형성될 수 있다. 제1 강유전성 비정질 물질층(120)은 비정질 상태에서 충분한 강유전성을 가지지 않을 수 있다. 제1 강유전성 비정질 물질층(120)은 일 예로서, 화학기상증착법, 스퍼터링법, 또는 원자층 증착법에 의해 형성될 수 있다. 제1 강유전성 비정질 물질층(120)은 일 예로서, 5 내지 15 nm의 두께를 가질 수 있다.
강유전 유도층(130)은 결정질 상태로 형성될 수 있다. 강유전 유도층(130)은 절연체를 포함할 수 있다. 강유전 유도층(130)은 일 예로서, 마그네슘 산화물을 포함할 수 있지만, 반드시 이에 한정되지 않는다. 강유전 유도층(130)은 결정질 하프늄 산화물, 결정질 지르코늄 산화물, 또는 결정질 하프늄지르코늄 산화물과 서로 다른 격자 상수를 가지는 물질을 포함할 수 있다. 강유전 유도층(130)은 일 예로서, 화학기상증착법, 스퍼터링법, 또는 원자층 증착법에 의해 형성될 수 있다. 강유전 유도층(130)은 일 예로서, 1 내지 5 nm의 두께를 가질 수 있다.
제2 강유전성 비정질 물질층(140)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄 지르코늄산화물을 포함할 수 있다. 제2 강유전성 비정질 물질층(140)은 비정질 상태로 형성될 수 있다. 제2 강유전성 비정질 물질층(140)은 비정질 상태에서 충분한 강유전성을 가지지 않을 수 있다. 제2 강유전성 비정질 물질층(140)은 일 예로서, 화학기상증착법, 스퍼터링법, 또는 원자층 증착법에 의해 형성될 수 있다. 제2 강유전성 비정질 물질층(140)은 일 예로서, 5 내지 15 nm의 두께를 가질 수 있다.
일 실시 예에서, 제1 및 제2 강유전성 비정질 물질층(120, 140)은 서로 동일한 물질로 구성될 수 있다. 일 예로서, 제1 및 제2 강유전성 비정질 물질층(120, 140)은 하프늄 산화물층, 지르코늄 산화물층, 또는 하프늄지르코늄 산화물층일 수 있다. 다른 실시 예에서, 제1 및 제2 강유전성 비정질 물질층(120, 140)은 서로 다른 물질로 구성될 수 있다. 일 예로서, 제1 강유전성 물질층(120)이 하프늄 산화물층인 경우, 제2 강유전성 물질층(140)은 지르코늄 산화물층일 수 있다. 다른 예로서, 제1 강유전성 물질층(120)이 지르코늄 산화물층인 경우, 제2 강유전성 물질층(140)은 하프늄 산화물층일 수 있다.
게이트 전극층(150)은 전도체를 포함할 수 있다. 게이트 전극층(150)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 게이트 전극층(150)은 결정질 하프늄 산화물, 결정질 지르코늄 산화물, 또는 결정질 하프늄지르코늄 산화물과 서로 다른 격자 상수를 가지는 물질을 포함할 수 있다.
도 4를 참조하면, 제1 및 제2 강유전성 비정질 물질층(120, 140)에 대한 결정화 열처리를 진행한다. 일 실 시 예에서, 상기 결정화 열처리는 500℃ 내지 1000
Figure pat00002
의 공정 온도에서 진행될 수 있다. 이 때, 제1 및 제2 강유전성 비정질 물질층(120, 140)은 결정화가 진행되는 동안 강유전 유도층(130)으로부터 인가받는 스트레스에 의해, 강유전성을 가지는 사방정계의 결정 구조를 가지는 제1 및 제2 강유전층(125, 145)으로 변환될 수 있다. 몇몇 실시 예들에 있어, 게이트 전극층(150)이 제2 강유전층(145)과 서로 다른 격자 상수를 가지는 경우, 상기 결정화 과정에서 게이트 전극층(150)은 제2 강유전성 비정질 물질층(140)에 스트레스를 인가할 수 있다.
도 5를 참조하면, 제1 강유전층(125), 강유전 유도층(130), 제2 강유전층(145) 및 게이트 전극층(150)을 패터닝하여 기판(101) 상에 게이트 구조물(1a)을 형성한다. 이어서, 게이트 구조물(1a)의 양단에 위치하는 기판(101)의 영역을 도펀트로 도핑하여 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다. 상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 강유전 메모리 장치를 제조할 수 있다.
도 6은 본 개시의 일 실시 예에 따르는 강유전 메모리 장치(2)를 개략적으로 나타내는 회로도이다. 본 개시의 기술 사상은 도 6의 회로도에 대응되는 NAND 형 소자 구조에 적용될 수 있다.
도 6을 참조하면, 강유전 메모리 장치(2)는 채널이 직렬 연결되는 복수의 트랜지스터의 어레이를 구비하는 스트링(2a)을 포함한다. 스트링(2a)의 일단은 소스 라인(SL)에 연결되고, 스트링(2a)의 타단은 비트 라인(BL)에 연결된다. 스트링(2a)은 서로 직렬로 연결되는 제1 내지 제6 메모리 셀 트랜지스터(MC1
Figure pat00003
도면 부호 오기, MC2, MC3, MC4, MC5, MC6)를 구비할 수 있다. 또한, 스트링(2a)은 제1 메모리 셀 트랜지스터(MC1)와 소스 라인(SL) 사이에 배치되는 하부 선택 트랜지스터(LST) 및 제6 메모리 셀 트랜지스터(MC6)와 비트 라인(BL) 사이에 배치되는 상부 선택 트랜지스터(UST)를 포함할 수 있다. 도 6에서는 설명의 편의상 스트링(2a)이 6개의 메모리 셀 트랜지스터를 구비하는 것으로 도시하고 있지만, 반드시 이에 한정되는 것은 아니고, 스트링(2a)을 구성하는 메모리 셀 트랜지스터의 개수는 제한되지 않는다. 또한, 도 6에서는, 스트링(2a)이 각각 1개의 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)를 구비하는 것으로 도시하고 있지만, 반드시 이에 한정되는 것은 아니다. 하부 선택 트랜지스터(LST)로서, 채널이 서로 직렬 연결되는 복수 개의 하부 선택 트랜지스터들이 배치될 수 있으며, 마찬가지로, 상부 선택 트랜지스터(UST)로서, 채널이 서로 직렬 연결되는 복수 개의 상부 선택 트랜지스터들이 배치될 수 있다.
제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 소스 라인(SL)과 비트 라인(BL) 사이에서 각각 제1 내지 제6 채널층(ch1
Figure pat00004
도면 부호 오기, ch2, ch3, ch4, ch5, ch6)을 구비할 수 있다. 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)에 인접한 강유전성 게이트 유전층을 각각 구비할 수 있다. 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 게이트 전극층은 각각 서로 다른 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 상부 선택 트랜지스터(UST)과 하부 선택 트랜지스터(LST)는 각각 턴온 또는 턴오프 됨으로써, 각각 비트 라인(BL) 및 소스 라인(SL) 사이의 전압을, 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)에 인가하거나 또는 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)으로부터 제거하는 역할을 수행할 수 있다. 상부 선택 트랜지스터(UST)과 하부 선택 트랜지스터(LST)의 게이트 전극층은 각각 상부 선택 라인(USL) 및 하부 선택 라인(LSL)에 연결될 수 있다.
일 실시 예에 있어서, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 중 적어도 하나에 대한 기록 동작은 다음과 같이 진행될 수 있다. 상부 선택 트랜지스터(UST)과 하부 선택 트랜지스터(LST)가 각각 턴온된 상태에서, 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)을 통해, 대응되는 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 게이트 전극에 소정의 기록 전압이 인가 될 수 있다. 상기 기록 전압이 인가된 상기 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 강유전성 게이트 유전층에는 소정의 전기적 분극이 비휘발적으로 기록할 수 있다. 상기 분극의 배향과 상기 분극의 크기에 따라 상기 강유전성 게이트 유전층에 기록되는 상기 전기적 신호가 서로 달라질 수 있다. 이에 따라, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 비휘발성 메모리 동작을 수행할 수 있다.
마찬가지로, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)을 포함하는 스트링(2a)에 대한 읽기 동작은 다음과 같이 진행될 수 있다. 상부 선택 트랜지스터(UST)과 하부 선택 트랜지스터(LST)가 각각 턴온된 상태에서, 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)을 통해, 대응되는 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 게이트 전극에 소정의 읽기 전압이 인가 될 수 있다.
이 때, 각각의 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 상기 강유전성 게이트 유전층 내에 기록된 분극은 대응되는 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 상기 채널을 통해 흐르는 전류의 크기를 제어할 수 있다. 결과적으로, 각각의 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 강유전성 게이트 유전층 내에 기록된 분극은 스트링(2a)의 전체 채널의 전기적 저항을 결정할 수 있다. 상기 전기적 저항의 차이를 판별함으로써, 스트링(2a) 내에 저장된 전기적 신호를 판별할 수 있다.
도 7a는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치를 개략적으로 나타내는 단면도이다. 도 7b는 도 7a에 도시된 'A' 영역의 확대도이다. 도 7a 및 도 7b의 강유전 메모리 장치(3)는 도 6의 회로도를 가지는 강유전 메모리 장치(2)의 일 구현 예일 수 있다.
도 7a를 참조하면, 강유전 메모리 장치(3)는 기판(201), 및 기판(201) 상의 게이트 적층체(gate stack)(500a)를 포함한다. 기판(201)은 도 2와 관련하여 상술한 강유전 메모리 장치(1)의 기판(101)과 실질적으로 동일하다. 게이트 적층체(500a)는 기판(201)에 수직인 방향으로 서로 번갈아 적층되는 제1 내지 제8 게이트 구조물(gate structure)(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)과 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)을 구비한다. 일 실시 예에서, 제8 층간 절연층(220h)는 제1 내지 제7 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g)보다 두껍게 형성될 수 있다. 일 실시 예에 있어서, 제1 내지 제7 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g)은 실질적으로 동일한 두께로 형성될 수 있다. 마찬가지로, 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)은 실질적으로 동일한 두께로 형성될 수 있다.
제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)은 도 6과 관련하여 상술한, 강유전 메모리 장치(2)의 하부 선택 라인(미도시), 워드 라인(미도시) 및 상부 선택 라인(미도시)과 전기적으로 연결될 수 있다. 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)은 도 7a에서 도시의 편의상 구성을 간략하게 나타내고 있으며, 이하의 도 7b를 이용하여 상세한 구성을 설명한다.
한편, 강유전 메모리 장치(3)는 제1 부분(10a)과 제2 부분(10b)을 구비하는 트렌치(10)를 포함한다. 트렌치(10)의 제1 부분(10a)은 기판(201) 상부에서 게이트 적층체(500a)를 관통하도록 형성되며, 제2 부분(10b)은 제1 부분(10a)의 하부로 불연속적으로 연장된 형태를 가지며, 기판(201) 내부에 형성될 수 있다. 트렌치(10)의 제1 부분(10a)은 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h) 및 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)의 측벽면을 노출시킬 수 있다.
또한, 강유전 메모리 장치(3)는 기판(201)과 게이트 적층체(500a) 사이에 배치되는 소스 컨택층(203)을 포함할 수 있다. 소스 컨택층(203)은 트렌치(10)의 제1 부분(10a)와 제2 부분(10b)을 기판(201)에 수직한 방향, 즉, z-방향을 따라 서로 분리시킬 수 있다. 즉, 트렌치(10)는 소스 컨택층(203)에 의해 기판(201)에 수직한 방향으로 불연속적으로 단절될 수 있다. 한편, 소스 컨택층(203)과 제1 게이트 구조물(520a) 사이에는 소스 절연층(205)이 배치될 수 있다. 소스 절연층(205)은 소스 컨택층(203)과 제1 게이트 구조물(520a)을 전기적으로 절연할 수 있다. 소스 절연층(205)는 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다.
강유전 메모리 장치(3)는 트렌치(10)의 내벽면을 따라 배치되는 제1 게이트 유전층(410C)을 포함한다. 제1 게이트 유전층(410C)은 기판(201)에 수직인 방향, 즉, z-방향으로 연장될 수 있다. 구체적으로, 제1 게이트 유전층(410C)은 트렌치(10)의 제1 부분(10a)의 내벽면을 따라, 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h) 및 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)을 커버하도록 배치될 수 있다. 또한, 제1 게이트 유전층(410C)은 트렌치(10)의 제2 부분(10b)의 내벽면을 따라 기판(201)을 커버하도록 배치될 수 있다.
도 7a를 다시 참조하면, 제1 게이트 유전층(410C)
Figure pat00005
이후 모두 수정 요망 는 강유전성 부분(412)와 비강유전성 부분(414)를 포함할 수 있다. 강유전성 부분(412)은 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)과 접하도록 배치될 수 있다. 비강유전성 부분(414)는 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)과 접하도록 배치될 수 있다.
강유전성 부분(412)과 비강유전성 부분(414)은 동일한 물질로 구성될 수 있으나, 서로 다른 결정 구조를 가질 수 있다. 일 예로서, 강유전성 부분(412)은 강유전성을 가지는 결정 구조를 가질 수 있으며, 반면에, 비강유전성 부분(414)은 상유전성을 가지는 결정 구조를 가질 수 있다. 일 예로서, 강유전성 부분(412)은 사방정계(orthorhombic system)의 결정 구조를 가지며, 비강유전성 부분(414)은 장방정계(tetragonal system) 또는 단사정계(monoclinic system)의 결정 구조를 가질 수 있다. 강유전성 부분(412)과 비강유전성 부분(414)은 측면 방향(즉, x-방향)으로 각각 5 nm 내지 15 nm의 두께를 가질 수 있다.
제1 게이트 유전층(410C)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 조합을 포함할 수 있다. 제1 게이트 유전층(410C)은 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 도펀트로서, 실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 7a를 다시 참조하면, 제1 게이트 유전층(410C) 및 소스 컨택층(203) 상에 채널층(420)이 배치될 수 있다. 채널층(420)은 제1 게이트 유전층(410C)을 커버하도록 배치될 수 있다. 또한, 채널층(420)은 소스 컨택층(203)의 측벽면과 접도록 배치될 수 있다. 이에 따라, 채널층(420)이 소스 컨택층(203)과 전기적으로 연결될 수 있다. 채널층(420)은 일 예로서, 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 상기 반도체 물질은 n형 또는 p형으로 도핑될 수 있다. 채널층(420)은 다른 예로서, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 금속 산화물은 일 예로서, 인듐갈륨아연산화물(IGZO), 인듐주석산화물(ITO) 등을 포함할 수 있다.
도 7a를 참조하면, 측면 방향으로 이웃하는 채널층(420) 사이에서, 트렌치(10)의 내부를 채우는 필링(filling) 물질막(430)이 배치될 수 있다. 일 예로서, 필링 절연층(430)은 산화물, 질화물 및 산질화물을 포함할 수 있다.
필링 절연층(430)의 상부에는 채널 컨택층(470)이 배치될 수 있다. 채널 컨택층(470)은 비트 라인(미도시)과 전기적으로 연결됨으로써, 채널층(420)의 일단을 상기 비트 라인과 전기적으로 연결될 수 있다. 한편, 상술한 바와 같이, 채널층(420)의 타단은 소스 컨택층(203)과 연결될 수 있으며, 채널층(420)의 상기 타단은 소스 컨택층(203)을 경유하여 소스 라인(미도시)와 전기적으로 연결될 수 있다.
이하에서는, 도 7b를 참조하여, 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)을 설명한다. 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)은 각각 강유전 유도층(501), 강유전성 제2 게이트 유전층(512) 및 게이트 전극층(503)을 포함한다. 또한, 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)은 게이트 전극층(503)과 접하는 전도층(504)을 더 포함할 수 있다.
강유전 유도층(501)은 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h) 및 제1 게이트 유전층(410C)의 강유전성 부분(412)과 접촉하도록 배치될 수 있다. 강유전 유도층(501)은 비강유전성(non-ferroelectric)을 가질 수 있다. 일 예로서, 강유전 유도층(501)은 상유전성을 가질 수 있다. 강유전 유도층(501)은 결정질 상을 가질 수 있다. 또한, 강유전 유도층(501)은 절연체를 포함할 수 있다. 일 실시 예에 있어서, 강유전 유도층(501)은 절연성 금속 산화물을 포함할 수 있다. 일 예로서, 강유전 유도층(501)은 마그네슘 산화물을 포함할 수 있다.
일 실시 예에 있어서, 강유전 유도층(501)은 1 내지 5 nm의 두께를 가질 수 있다. 강유전 유도층(501)은 채널층(420)과 게이트 전극층(503) 사이에서, 제1 게이트 유전층(410C) 및 제2 게이트 유전층(512)와 서로 직렬 연결되는 캐패시터 층으로 기능할 수 있다. 강유전 유도층(501)의 두께가 증가할수록, 채널층(420)과 게이트 전극층(503) 사이 전기 회로의 전체 캐패시컨스는 감소할 수 있다. 이에 따라, 상기 전체 캐패시턴스의 과도한 저하를 방지하기 위해, 강유전 유도층(501)의 두께는 1 내지 5 nm로 유지할 수 있다.
강유전성 제2 게이트 유전층(512)는 강유전 유도층(501) 상에 배치될 수 있다. 구체적으로, 제2 게이트 유전층(512)은 강유전 유도층(501)과 접촉할 수 있다. 일 예로서, 제2 게이트 유전층(512)의 상면(512t), 하면(512b) 및 일 측면(512m1)은 강유전 유도층(512)과 접촉할 수 있다.
제2 게이트 유전층(512)은 강유전성을 가지는 결정질 상을 가질 수 있다. 일 예로서, 제2 게이트 유전층(512)은 사방정계(orthorhombic system)의 결정 구조를 가질 수 있다. 제2 게이트 유전층(512)은 강유전 유도층(501)과의 접촉면에 수직한 방향으로 5 내지 15 nm의 두께를 가질 수 있다. 제2 게이트 유전층(512)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 조합을 포함할 수 있다. 제2 게이트 유전층(512)은 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 제1 게이트 유전층(410C) 및 제2 게이트 유전층(512)은 서로 동일한 물질로 구성될 수 있다. 다른 실시 예에서, 제1 게이트 유전층(410C) 및 제2 게이트 유전층(512)은 서로 다른 물질로 구성될 수 있다. 일 예로서, 제1 게이트 유전층(410C)이 하프늄 산화물층인 경우, 제2 게이트 유전층(512)은 지르코늄 산화물층일 수 있다. 다른 예로서, 제1 게이트 유전층(410C)이 지르코늄 산화물층인 경우, 제2 게이트 유전층(512)은 하프늄 산화물층일 수 있다.
일 실시 예에 있어서, 강유전 유도층(501)은 제1 게이트 유전층(410C) 및 제2 게이트 유전층(512)과 각각 서로 다른 격자 상수를 가질 수 있다. 강유전 유도층(501)과 제1 게이트 유전층(410C)의 격자 상수 차이 및 강유전 유도층(501)과 제2 게이트 유전층(512)의 격자 상수 차이는, 도 13a 및 도 13b와 관련하여 상술하는, 제1 및 제2 강유전성 비정질 물질층(410, 502)으로부터 제1 및 제2 게이트 유전층(410C, 512)으로의 결정화 공정에서, 강유전 유도층(501)과 제1 및 제2 게이트 유전층(410C, 512)의 각각의 계면으로부터, 제1 및 제2 게이트 유전층(410C, 512)의 내부로 스트레스를 인가할 수 있다. 상기 스트레스는 제1 및 제2 강유전성 비정질 물질층(410, 502)이 제1 및 제2 게이트 유전층(410C, 512)으로 결정화될 때, 제1 및 제2 게이트 유전층(410C, 512) 내부에 격자 변형(strain)을 생성할 수 있다. 상기 격자 변형(strain)은 제1 및 제2 게이트 유전층(410C, 512) 내부에, 변전 효과(flexoelectric effect)에 의한 전계를 형성할 수 있다. 상기 전계는, 제1 및 제2 게이트 유전층(410C, 512)이 강유전성을 가지는 사방정계의 결정 구조를 가지도록 유도할 수 있다. 그 결과, 제1 및 제2 게이트 유전층(410C, 512)은 강유전성을 안정적으로 확보할 수 있다.
제2 게이트 유전층(512)의 일 측면(512m2) 상에 게이트 전극층(503)이 배치될 수 있다. 게이트 전극층(503)은 제2 게이트 유전층(512)에 접촉할 수 있다. 게이트 전극층(503)은 전도체를 포함할 수 있다. 일 실시 예에 있어서, 게이트 전극층(503)은 제2 게이트 유전층(512)과 서로 다른 격자 상수를 가질 수 있다. 게이트 전극층(503)은 제2 게이트 유전층(512)에 대해 강유전 유도층으로 기능할 수 있다. 즉, 상술한 제1 및 제2 강유전성 비정질 물질층(410, 502)의 결정화 공정에서, 게이트 전극층(503)은 제2 강유전성 비정질 물질층(502)에 스트레스를 인가할 수 있다. 상기 스트레스는 제2 강유전성 비정질 물질층(502)이 제2 게이트 유전층(512)으로 결정화될 때, 제2 게이트 유전층(512) 내부에 격자 변형(strain)을 형성할 수 있다. 상기 격자 변형(strain)은 제2 게이트 유전층(512) 내부에, 변전 효과(flexoelectric effect)에 의한 전계를 형성하고, 상기 전계는, 제2 게이트 유전층(512)이 강유전성을 가지는 사방정계의 결정 구조를 가지도록 유도할 수 있다. 이 때, 게이트 전극층(503)은 일 예로서, 5 내지 15 nm의 두께를 가질 수 있다. 몇몇 다른 실시 예들에 있어서, 게이트 전극층(503)은 제2 게이트 유전층(512)에 대한 강유전 유도층으로 기능하지 않을 수도 있다. 이 경우, 제2 게이트 유전층(512)는 강유전 유도층(501)에 의해서만, 사방정계의 결정 구조를 가지도록 유도될 수 있다.
게이트 전극층(503)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 한편, 게이트 전극층(503)이 제2 게이트 유전층(512)에 대한 강유전 유도층으로 기능할 때, 게이트 전극층(503)은 일 예로서, 티타늄 질화물을 포함할 수 있다.
도 7b를 다시 참조하면, 게이트 전극층(503) 상에 전도층(504)이 배치될 수 있다. 전도층(504)은 게이트 전극층(503)보다 비저항이 낮은 전도성 물질을 포함할 수 있다. 전도층(504)은 게이트 전극층(503) 및 강유전 유도층(501)과 접하도록 배치될 수 있다. 몇몇 다른 실시 예들에 있어서, 게이트 전극층(503)의 측면 방향(일 예로서, x-방향)으로의 두께를 증가시킴으로써, 전도층(504)을 생략할 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르는 강유전 메모리 장치는 채널층과 게이트 전극층 사이에 순차적으로 배치되는 강유전성 제1 게이트 유전층, 강유전 유도층 및 강유전성 제2 게이트 유전층을 구비한다. 상기 제1 게이트 유전층, 상기 강유전 유도층, 및 상기 제2 게이트 유전층은 상기 강유전 메모리 장치의 게이트 유전층 구조를 구성할 수 있다. 이때, 상기 제1 및 제2 게이트 유전층은 잔류 분극을 저장하는 메모리 기능층으로 동작할 수 있다.
한편, 비강유전성을 가지는 상기 강유전 유도층은 상기 제1 및 제2 게이트 유전층 사이에 개재되어, 상기 제1 및 제2 게이트 유전층이 강유전성을 안정적으로 확보하도록 도와줄 수 있다. 즉, 상기 강유전 유도층을 이용하여, 강유전 메모리 장치 내에서 강유전성을 가지는 게이트 유전층의 두께를 실질적으로 증가시킬 수 있다. 이에 따라, 상기 강유전 메모리 장치의 상기 메모리 윈도우를 효과적으로 증가시킬 수 있다.
도 8 내지 도 11, 도 12a 내지 도 16a, 및 도 12b 내지 도 16b는 본 개시의 일 실시 예에 따르는 강유전 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 12b 내지 도 16b는 각각 대응하는 도 12a 내지 도 16a의 'A' 영역에 대한 확대도이다. 도 12b 내지 도 16b는 각각 대응하는 도 12a 내지 도 16a에서 편의상 도시가 생략된 구성요소를 모두 표현하고 있다.
도 8을 참조하면, 기판(201)을 준비한다. 일 실시 예에서, 기판(201)은 반도체 기판일 수 있다. 기판(201)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(201)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(201)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 다른 예로서, 기판(201)은 기판(201)의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다.
이어서, 기판(201) 상에 희생층(202) 및 소스 절연층(205)을 형성한다. 희생층(202)은 기판(201) 및 소스 절연층(205)과 서로 식각 선택비를 가지는 물질을 포함할 수 있다. 희생층(202)은 후술하는 도 15a, 도 15b, 도 16a, 및 도 16b와 관련된 공정 단계에서 제거되고, 희생층(202)이 제거된 공간에 소스 컨택층(203)이 형성될 수 있다. 즉, 희생층(202)은 소스 컨택층(203)이 형성될 공간을 제공할 수 있다. 희생층(202)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 소스 절연층(205)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 희생층(202) 및 소스 절연층(205)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 소스 절연층(205) 상에 적층 구조물(200a)를 형성한다. 적층 구조물(200a)는 서로 번갈아 적층되는 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h) 및 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)을 포함한다. 도시되는 바와 같이, 최하층 층간 희생층(210a)는 소스 절연층(205)과 접할 수 있다. 최상층 층간 절연층(220h)는, 나머지 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g)보다 큰 두께를 가질 수 있다. 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h) 및 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
도 9를 참조하면, 기판(201) 상에서 적층 구조물(200a), 소스 절연층(205) 및 희생층(202)을 관통하는 트렌치(10')를 형성한다. 트렌치(10')는 기판(201)을 노출시킬 수 있다. 상기 식각 결과, 트렌치(10')의 측벽면 상에 적층 구조물(200a), 소스 절연층(205) 및 희생층(202)의 측면이 노출될 수 있다. 트렌치(10')를 형성하는 방법은 일 예로서, 비등방성 식각 방법이 적용될 수 있다.
도 10을 참조하면, 트렌치(10')의 내벽면 상에 제1 강유전성 비정질 물질층(410)을 형성한다. 제1 강유전성 비정질 물질층(410)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 조합을 포함할 수 있다. 제1 강유전성 비정질 물질층(410)은 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 도펀트로서, 실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 강유전성 비정질 물질층(410)은 일 예로서, 5 내지 15 nm의 두께를 가질 수 있다. 제1 강유전성 비정질 물질층(410)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
제1 강유전성 비정질 물질층(410) 상에 채널층(420)이 형성될 수 있다. 채널층(420)은 일 예로서, 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 상기 반도체 물질은 n형 또는 p형으로 도핑될 수 있다. 채널층(420)은 다른 예로서, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 금속 산화물은 일 예로서, 인듐갈륨아연산화물(IGZO), 인듐주석산화물(ITO) 등을 포함할 수 있다. 채널층(420)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 제1 강유전성 비정질 물질층(410) 및 채널층(420)이 형성된 트렌치(10')의 내부를 절연 물질로 채워, 필링 절연층(430)을 형성한다. 상기 절연 물질은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.
이어서, 트렌치(10') 외부에 형성된 제1 강유전성 비정질 물질층(410), 채널층(420) 및 필링 절연층(430)에 대해 평탄화 공정을 진행할 수 있다. 그 결과, 도 10에 도시되는 것과 같이, 제1 강유전성 비정질 물질층(410), 채널층(420) 및 필링 절연층(430)의 상면이 최상층 층간 절연층(220h)의 상면과 동일 평면 상에 배치될 수 있다. 상기 평탄화 공정은 일 예로서, 화학적 기계적 연마법을 적용할 수 있다.
도 11을 참조하면, 적층 구조물(200a)의 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 선택적으로 제거하여, 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h) 및 제1 강유전성 비정질 물질층(410)을 선택적으로 노출시키는 리세스(20)를 형성한다. 일 실시 예에 있어서, 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 선택적으로 제거하는 방법은, 적층 구조물(200a)을 관통하는 트렌치(미도시)를 형성하고, 상기 트렌치로 식각액을 제공하여, 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 선택적으로 식각하는 방법을 적용할 수 있다.
도 12a 및 도 12b를 참조하면, 리세스 (20) 내부에, 하기의 공정에 따라, 제1 내지 제8 예비 게이트 구조물(gate structure)(510a, 510b, 510c, 510d, 510e, 510f, 510g, 510h)을 형성한다. 먼저, 리세스(20) 내부에서, 비정질의 강유전성 물질층(410) 및 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h) 상에 강유전 유도층(501)을 형성한다. 강유전 유도층(501)은 결정질 상을 가질 수 있다. 또한, 강유전 유도층(501)은 비강유전성, 일 예로서, 상유전성을 가질 수 있다. 강유전 유도층(501)은 절연체를 포함할 수 있다. 일 예로서, 강유전 유도층(501)은 절연성 금속 산화물을 포함할 수 있다. 일 예로서, 강유전 유도층(501)은 마그네슘 산화물을 포함할 수 있다. 일 실시 예에 있어서, 강유전 유도층(501)은 1 내지 5 nm의 두께를 가질 수 있다. 강유전 유도층(501)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 리세스(20) 내부에서, 강유전 유도층(501) 상에 제2 강유전성 비정질 물질층(502)을 형성한다. 이 때, 제2 강유전성 비정질 물질층(502)의 상면(502t), 하면(502b) 및 일 측면(502m1)은 강유전 유도층(501)과 접촉할 수 있다. 제2 강유전성 비정질 물질층(502)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 조합을 포함할 수 있다. 제2 강유전성 비정질 물질층(502)은 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 도펀트로서, 실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제2 강유전성 비정질 물질층(502)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다. 일 실시 예에 있어서, 제1 및 제2 강유전성 비정질 물질층(410, 502)이 각각 결정화된 후의 결정질 유전층들이 가지는 격자 상수와 강유전 유도층(501)이 가지는 격자 상수가 서로 다를 수 있다. 이에 따라, 후술하는 도 13a 및 도 13b의 결정화 공정 과정에서 강유전 유도층(501)은 제1 및 제2 강유전성 비정질 물질층(410, 502)에 스트레스를 인가할 수 있다.
한편, 제2 강유전성 비정질 물질층(502)의 일 측면(502m2) 상에 게이트 전극층(503)이 형성될 수 있다. 게이트 전극층(503)은 전도체를 포함할 수 있다. 일 실시 예에 있어서, 게이트 전극층(503)의 격자 상수는 제2 강유전성 비정질 물질층(502)이 결정화된 후의 결정질 유전층의 격자 상수와 서로 다를 수 있다. 이에 따라, 후술하는 도 13a 및 도 13b의 결정화 공정 과정에서, 게이트 전극층(503)은 제2 강유전성 비정질 물질층(502)에 대해 강유전 유도층으로 기능할 수 있다. 게이트 전극층(503)은 일 예로서, 5 내지 15 nm의 두께를 가질 수 있다. 게이트 전극층(503)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 한편, 게이트 전극층(503)이 제2 강유전성 비정질 물질층(502)에 대한 강유전 유도층으로 기능할 때, 게이트 전극층(503)은 일 예로서, 티타늄 질화물을 포함할 수 있다. 게이트 전극층(503)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 게이트 전극층(503) 상에 전도층(504)을 형성할 수 있다. 전도층(504)은 게이트 전극층(503)보다 비저항이 낮은 전도성 물질을 포함할 수 있다. 전도층(504)은 게이트 전극층(503) 및 강유전 유도층(501)과 접하도록 형성될 수 있다. 전도층(504)는 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다. 몇몇 다른 실시 예들에 있어서, 게이트 전극층(503)의 측면 방향(일 예로서, x-방향)으로의 두께를 증가시킴으로써, 전도층(504)을 생략할 수 있다. 상술한 공정을 통하여, 도 12a 및 도 12b에 도시되는 제1 내지 제8 예비 게이트 구조물(510a, 510b, 510c, 510d, 510e, 510f, 510g, 510h)을 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 강유전 유도층(501)을 이용하여, 제1 및 제2 강유전성 비정질 물질층(410, 502)에 대해 결정화 열처리를 수행하여, 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)을 형성할 수 있다. 상기 결정화 열처리는 일 예로서, 500℃ 내지 1000℃의 공정 온도에서 진행될 수 있다. 일 실시 예에 있어서, 상기 결정화 열처리 공정은, 강유전 유도층(501)과 접촉하는 제1 및 제2 강유전성 비정질 물질층(410, 502)의 부분이 강유전성을 가지는 결정질의 강유전층로 변환하는 과정으로 진행될 수 있다. 이에 따라, 제1 강유전성 비정질 물질층(410) 중에서 강유전 유도층(501)과 접촉하는 부분은 제1 게이트 유전층(410C)의 강유전성 부분(412)
Figure pat00006
13a 도면 부호 오기으로 변환될 수 있다. 또한, 제1 강유전성 비정질 물질층(410) 중에서 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)과 접촉하는 부분은 제1 게이트 유전층(410C)
Figure pat00007
13a 도면 부호 오기의 비강유전성 부분(414)
Figure pat00008
13a 도면 부호 오기 으로 변환될 수 있다. 한편, 제2 강유전성 비정질 물질층(502)은 도 12b에 도시되는 바와 같이, 상면(502t), 측면(502m1), 및 하면(502b)이 강유전 유도층(501)에 의해 둘러싸이도록 배치되므로, 상기 결정화 열처리 시에, 제2 강유전성 비정질 물질층(502) 전체가 강유전성 제2 게이트 유전층(512)으로 변환될 수 있다. 일 실시 예에 있어서, 상술한 바와 같이, 게이트 전극층(503)이 추가적으로, 제2 강유전성 비정질 물질층(502)에 대한 강유전 유도층으로 기능할 수도 있다.
일 실시 예에 있어서, 상기 결정화 열처리가 진행될 때, 강유전 유도층(502)는 결정화되는 제1 및 제2 강유전성 비정질 물질층(410, 502)이 소정의 강유전성 결정 구조를 가지도록 유도할 수 있다. 일 예로서, 제1 게이트 유전층(410C)의 강유전성 부분(412) 및 제2 게이트 유전층(512)는 사방정계(orthorhombic system)의 결정 구조를 가지며, 제1 게이트 유전층(410C)의 비강유전성 부분(414)는 장방정계(tetragonal system) 또는 단사정계(monoclinic system)의 결정 구조를 가질 수 있다.
도 14a 및 도 14b를 참조하면, 필링 절연층(430)의 상부 부분을 선택적으로 식각하여 리세스를 형성한다. 이어서, 상기 리세스에 전도성 물질을 채워, 채널 컨택층(470)을 형성한다. 상기 전도성 물질은 일 예로서, n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 구체적인 일 예로서, 상기 전도성 물질은 n형으로 도핑된 실리콘일 수 있다. 채널 컨택층(470)은 측면 방향으로 채널층(420)과 접하도록 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 제1 내지 제8 게이트 구조물(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h), 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h) 및 소스 절연층(205)을 관통하여 희생층(202)을 노출시키는 트렌치(미도시)를 형성한다. 이어서, 상기 트렌치로 식각액을 제공하여 희생층(202)을 식각 제거한다. 또한, 희생층(202)을 제거한 후에, 측면 방향으로 노출되는 제1 게이트 유전층(410C)의 비강유전성 부분(414)
Figure pat00009
도면 오기을 식각하여 채널층(420)을 노출시키는 측면 리세스 공간(30)을 형성한다. 측면 리세스 공간(30)이 형성됨에 따라, 트렌치(10')는 서로 분리된 제1 부분(10a)과 제2 부분(10b)을 포함하는 트렌치(10)로 변환될 수 있다.
도 16a 및 도 16b를 참조하면, 측면 리세스 공간(30)에 대해 전도성 물질을 채워, 소스 컨택층(203)을 형성할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 구체적인 일 예로서, 상기 전도성 물질은 n형으로 도핑된 실리콘일 수 있다. 소스 컨택층(203)은 채널층(420)의 일부분과 접하도록 형성될 수 있다.
상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 강유전 메모리 장치를 제조할 수 있다. 상술한 바와 같이, 절연체를 포함하는 강유전 유도층이 제1 및 제2 강유전성 비정질 물질층과 각각 접촉한 상태에서, 상기 제1 및 제2 강유전성 비정질 물질층에 대한 결정화 열처리가 진행됨으로써, 제1 및 제2 강유전성 비정질 물질층으로부터 강유전성을 가지는 결정질의 게이트 유전층을 효과적으로 확보할 수 있다.
도 17a는 본 개시의 다른 실시 예에 따르는 강유전 메모리 장치(4)를 개략적으로 나타내는 단면도이다. 도 17b는 도 17a의 'B'영역의 확대도이다. 도 17b는 도 17a에서 편의상 도시가 생략된 구성요소를 모두 표현하고 있다. 강유전 메모리 장치(4)는 도 7a 및 도 7b와 관련하여 상술한 강유전 메모리 장치(3)와 대비하여, 제1 게이트 유전층(413), 강유전 유도층(601), 제2 게이트 유전층(612), 게이트 전극층(603)의 구성이 차별될 수 있다.
도 17a를 참조하면, 강유전 메모리 장치(4)는 기판(201), 및 기판(201) 상의 게이트 적층체(gate stack)(600a)를 포함한다. 게이트 적층체(600a)는 기판(201)에 수직인 방향으로 서로 번갈아 적층되는 제1 내지 제8 게이트 구조물(gate structure)(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h)과 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)을 구비한다.
제1 내지 제8 게이트 구조물(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h)은 도 6과 관련하여 상술한, 강유전 메모리 장치(2)의 하부 선택 라인(미도시), 워드 라인(미도시) 및 상부 선택 라인(미도시)과 전기적으로 연결될 수 있다. 제1 내지 제8 게이트 구조물(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h)은 이하에서 도 17b를 이용하여 상세하게 설명한다.
강유전 메모리 장치(4)는 제1 부분(40a)과 제2 부분(40b)을 구비하는 트렌치(40)를 포함한다. 트렌치(40)의 제1 부분(40a)은 기판(201) 상부에서 게이트 적층체(600a)를 관통하도록 형성되며, 제2 부분(40b)은 제1 부분(40a)의 하부로 불연속적으로 연장된 형태를 가지며, 기판(201) 내부에 형성될 수 있다. 구체적으로, 트렌치(40)의 제1 부분(40a)은 제1 내지 제8 게이트 구조물(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h) 및 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)의 측벽면을 노출시킬 수 있다.
강유전 메모리 장치(4)
Figure pat00010
도면 부호 없음 는 트렌치(40)의 내벽면을 따라 배치되는 제1 게이트 유전층(413C)을 포함한다. 제1 게이트 유전층(413C)은 트렌치(40)의 제1 부분(40a)의 내벽면을 따라, 제1 내지 제8 게이트 구조물(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h) 및 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)을 커버하도록 배치될 수 있다. 또한, 제1 게이트 유전층(413C)은 트렌치(40)의 제2 부분(40b)의 내벽면을 따라 기판(201)을 커버하도록 배치될 수 있다.
제1 게이트 유전층(413C)는 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 둘이상의 조합을 포함할 수 있다. 제1 게이트 유전층(413C)는 전체적으로 결정질 상을 가질 수 있다. 일 예로서, 제1 게이트 유전층(413C)는 전체적으로 사방정계의 결정 구조를 가질 수 있다. 제1 게이트 유전층(413C)은 트렌치(40)의 내벽면에 수직한 방향으로 5 내지 15 nm의 두께를 가질 수 있다.
트렌치(40)의 내벽면을 따라 제1 게이트 유전층(413C) 상에 강유전 유도층(601)이 배치될 수 있다. 강유전 유도층(601)은 비강유전성(non-ferroelectric)을 가질 수 있다. 일 예로서, 강유전 유도층(601)은 상유전성을 가질 수 있다. 강유전 유도층(601)은 결정질 상을 가질 수 있다. 또한, 강유전 유도층(601)은 절연체를 포함할 수 있다. 일 실시 예에 있어서, 강유전 유도층(601)은 절연성 금속 산화물을 포함할 수 있다. 일 예로서, 강유전 유도층(601)은 마그네슘 산화물을 포함할 수 있다. 일 실시 예에 있어서, 강유전 유도층(601)은 트렌치(40)의 내벽면에 수직한 방향으로 1 내지 5 nm의 두께를 가질 수 있다.
트렌치(40)의 내벽면을 따라 강유전 유도층(601) 상에 강유전성 제2 게이트 유전층(612)이 배치될 수 있다. 제2 게이트 유전층(612)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 둘이상의 조합을 포함할 수 있다. 제2 게이트 유전층(612)는 결정질 상을 가질 수 있다. 일 예로서, 제2 게이트 유전층(612)는 사방정계의 결정 구조를 가질 수 있다. 제2 게이트 유전층(612)은 트렌치(40)의 내벽면에 수직한 방향으로 5 내지 15 nm의 두께를 가질 수 있다.
제2 게이트 유전층(612) 상에는 채널층(420)이 배치될 수 있다. 채널층(420)은 제2 게이트 유전층(612)을 커버하도록 배치될 수 있다. 또한, 채널층(420)은 소스 컨택층(203)의 측벽면과 접도록 배치될 수 있다. 이에 따라, 채널층(420)이 소스 컨택층(203)과 전기적으로 연결될 수 있다. 한편, 측면 방향으로 이웃하는 채널층(420) 사이에서, 트렌치(40)의 내부를 채우는 필링(filling) 절연층(430)이 배치될 수 있다. 필링 절연층(430)의 상부에는 채널 컨택층(470)이 배치될 수 있다.
도 17b를 참조하면, 제1 내지 제8 게이트 구조물(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h)은 게이트 전극층(603) 및 전도층(604)를 포함할 수 있다. 게이트 전극층(603)은 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)및 제1 게이트 유전층(413C)과 접할 수 있다. 게이트 전극층(603)은 일 예로서, 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 게이트 전극층(603)은 제1 게이트 유전층(413C)와 서로 다른 격자 상수를 가질 수 있다. 이때, 게이트 전극층(603)은 후술하는 제조 공정에서 제1 게이트 유전층(413C)의 결정화 시에 강유전 유도층으로 기능할 수 있다. 전도층(604)은 게이트 전극층(603)보다 비저항이 낮은 전도성 물질을 포함할 수 있다. 전도층(604)은 게이트 전극층(603) 상에 배치될 수 있다.
상술한 본 실시 예에서, 제1 게이트 유전층(413C), 강유전 유도층(601) 및 제2 게이트 유전층(612)이 트렌치(40)의 내벽면 상에 순차적으로 배치될 수 있다. 강유전 유도층(601)이 제1 및 제2 게이트 유전층(413C, 612)을 동시에 커버하도록 배치될 수 있다. 이에 따라, 제1 및 제2 게이트 유전층(413C, 612)이 강유전성을 안정적으로 확보할 수 있도록 할 수 있다. 몇몇 실시 예에 있어서, 게이트 전극층(603)은 제1 게이트 유전층(413C)에 대하여 강유전 유도층으로서의 기능을 수행함으로써, 제1 게이트 유전층(413C)의 강유전성 확보를 도울 수 있다.
도 18a 내지 도 22a, 및 도 18b 내지 도 22b는 본 개시의 다른 실시 예에 따르는 강유전 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 상기 제조 방법은 도 17a 및 도 17b와 관련하여 상술한 강유전 메모리 장치(4)의 제조 방법에 적용될 수 있다.
먼저, 도 8 및 도 9와 관련하여 상술한 제조 공정과 실질적으로 동일한 제조 공정을 진행한다. 기판(201) 상에 희생층(202) 및 소스 절연층(205)을 형성하고, 소스 절연층(205) 상에 서로 번갈아 적층되는 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h) 및 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)을 포함하는 적층 구조물을 형성한다. 이어서, 상기 기판 상에서 상기 적층 구조물의 내부를 관통하는 트렌치(40')를 형성한다.
이어서, 도 18a를 참조하면, 트렌치(40')의 내벽면 상에 제1 강유전성 비정질 물질층(410), 결정질의 강유전 유도층(601), 제2 강유전성 비정질 물질층(602), 및 채널층(420)을 순차적으로 형성한다. 제1 강유전성 비정질 물질층(410), 결정질의 강유전 유도층(601), 제2 강유전성 비정질 물질층(602), 및 채널층(420)은, 일 예로서, 화학기상증착법, 원자층 증착법 등에 의해 형성될 수 있다. 제1 및 제2 강유전성 비정질 물질층(410, 602)은 일 예로서, 5 내지 15 nm의 두께를 가지도록 형성하고, 강유전 유도층(601)은 일 예로서, 1 내지 5 nm의 두께를 가지도록 형성할 수 있다.
이후에, 필링 절연층(430)을 형성하고, 트렌치(40') 외부에 형성된 제1 강유전성 비정질 물질층(410), 결정질의 강유전 유도층(601), 제2 강유전성 비정질 물질층(602), 채널층(420), 및 필링 절연층(430)을 평탄화한다. 본 공정은 도 10 과 관련하여 상술한 공정과 실질적으로 동일하다.
도 19a 및 도 19b를 참조하면, 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 선택적으로 제거하여, 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h) 및 제1 강유전성 비정질 물질층(410)을 선택적으로 노출시키는 리세스(50)를 형성한다. 본 공정은 도 11과 관련하여 상술한 공정과 실질적으로 동일한다.
도 20a 및 도 20b를 참조하면, 리세스(50) 내부에서, 제1 강유전성 비정 강유전성 물질층(410) 및 제1 내지 제8 층간 절연층(220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h)상에 게이트 전극층(603)을 형성한다. 또한, 게이트 전극층(603) 상에 전도층(604)을 형성한다. 전도층(604)은 게이트 전극층(603)이 형성된 리세스(50)를 채우도록 형성될 수 있다. 그 결과, 제1 내지 제8 게이트 구조물(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h)가 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 강유전 유도층(601)을 이용하여, 제1 및 제2 강유전성 비정질 물질층(410, 602)에 대해 결정화 열처리를 수행한다. 상기 결정화 열처리 공정은 강유전 유도층(601)과 접촉하는, 제1 및 제2 강유전성 비정질 물질층(410, 602)이 강유전성을 가지도록 열처리하는 과정을 포함할 수 있다. 그 결과, 도 21a 및 도 21b에 도시되는 바와 같이, 제1 및 제2 강유전성 비정질 물질층(410, 602)이, 강유전성을 가지는 결정질의 제1 및 제2 게이트 유전층(413C, 612)으로 변환될 수 있다.
도 22a 및 도 22b를 참조하면, 소스 절연층(205)을 선택적으로 제거한다. 그리고, 추가적으로 제1 게이트 유전층(410C), 강유전 유도층(601), 및 제2 게이트 유전층(602)를 제거하여 측면 리세스 공간(60)을 형성한다. 측면 리세스 공간(60)이 형성됨에 따라, 트렌치(40')는 서로 분리된 제1 부분(40a)과 제2 부분(40b)을 포함하는 트렌치(40)로 변환될 수 있다.
이어서, 측면 리세스 공간(60)에 대해 전도성 물질을 채워, 소스 컨택층(203)을 형성할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 구체적인 일 예로서, 상기 전도성 물질은 n형으로 도핑된 실리콘일 수 있다. 소스 컨택층(203)은 채널층(420)의 일부분과 접하도록 형성될 수 있다.
상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 강유전 메모리 장치를 제조할 수 있다. 상술한 바와 같이, 절연체를 포함하는 강유전 유도층이 제1 및 제2 강유전성 비정질 물질층과 각각 접촉한 상태에서, 상기 제1 및 제2 강유전성 비정질 물질층에 대한 결정화 열처리가 진행됨으로써, 제1 및 제2 강유전성 비정질 물질층으로부터 강유전성을 가지는 결정질의 게이트 유전층을 효과적으로 확보할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 4 5: 강유전 메모리 장치,
1a: 게이트 구조물,
10 40: 트렌치, 10a 40a: 트렌치의 제1 부분, 10b 40b: 트렌치의 제2 부분,
101: 기판, 102: 채널층, 112: 소스 영역, 114: 드레인 영역,
120: 제1 강유전성 비정질 물질츠, 125: 제1 강유전층,
130: 강유전 유도층,
140: 제2 강유전성 비정질 물질층, 145: 제2 강유전층,
150: 게이트 전극층,
200a: 적층 구조물,
201: 기판, 202: 희생층,
203: 소스 컨택층, 205: 소스 절연층,
210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h: 층간 희생층,
220a, 220b, 220c, 220d, 220e, 220f, 220g, 220h: 제1 내지 제8 층간 절연층,
410: 제1 강유전성 비정질 물질층,
410C 413C: 제1 게이트 유전층, 412: 강유전성 부분, 414: 비강유전성 부분
420: 채널층,
430: 필링(filling) 물질막,
470: 채널 컨택층,
500a: 게이트 적층체,
501: 강유전 유도층, 502: 제2 강유전성 비정질 물질층,
503: 게이트 전극층, 504: 전도층,
512: 강유전성 제2 게이트 유전층,
520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h: 제1 내지 제8 게이트 구조물,
601: 강유전 유도층, 602: 제2 강유전성 비정질 물질층,
612: 강유전성 제2 게이트 유전층,
620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h: 제1 내지 제8 게이트 구조물,
1000S: 강유전 소자 구조물, 1001: 제1 전극, 1002: 강유전층, 1003: 제2 전극.

Claims (29)

  1. 채널층을 구비하는 기판;
    상기 채널층 상에 배치되는 제1 강유전층;
    상기 제1 강유전층 상에 배치되며 절연체를 포함하는 강유전 유도층;
    상기 강유전 유도층 상에 배치되는 제2 강유전층; 및
    상기 제2 강유전층 상에 배치되는 게이트 전극층을 포함하는,
    강유전 메모리 장치.
  2. 제1 항에 있어서,
    상기 강유전 유도층은 상기 제1 및 제2 강유전층과 결정 격자가 각각 다른
    강유전 메모리 장치.
  3. 상기 제1 및 제2 강유전층 각각은,
    하프늄 산화물, 지르코늄 산화물 및 하프늄지르코늄 산화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    강유전 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 강유전층은 각각 5 내지 15 nm의 두께를 가지며,
    상기 강유전 유도층은 1 내지 5 nm의 두께를 가지는
    강유전 메모리 장치.
  5. 제1 항에 있어서,
    상기 강유전 유도층은 결정질의 마그네슘 산화물을 포함하는
    강유전 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 및 제2 강유전층 각각은
    실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬 및 란타늄으로 이루어지는 그룹에서 선택되는 적어도 하나를 도펀트로서 포함하는
    강유전 메모리 장치.
  7. 제1 항에 있어서,
    상기 게이트 전극층은 상기 제2 강유전층과 격자 상수가 서로 다른
    강유전 메모리 장치.
  8. 기판;
    상기 기판 상에 배치되는 게이트 적층체로서, 상기 게이트 적층체는 상기 기판에 수직인 방향으로 번갈아 적층되는 적어도 하나의 게이트 구조물 및 층간 절연층을 포함함;
    상기 기판 상에서 상기 게이트 적층체를 관통하여 상기 게이트 구조물 및 상기 층간 절연층의 측벽면을 노출시키는 트렌치;
    상기 트렌치의 내벽면 상에 배치되며, 강유전성 부분과 비강유전성 부분을 포함하는 제1 게이트 유전층; 및
    상기 제1 게이트 유전층을 커버하도록 배치되는 채널층을 포함하고,
    상기 게이트 구조물은
    상기 층간 절연층 및 상기 제1 게이트 유전층과 각각 접촉하는 강유전 유도층;
    상기 강유전 유도층과 접촉하는 강유전성 제2 게이트 유전층; 및
    상기 제2 게이트 유전층과 접촉하는 게이트 전극층을 포함하는
    강유전 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 게이트 유전층의 상기 강유전성 부분은 상기 강유전 유도층과 접촉하고,
    상기 제1 게이트 유전층의 상기 비강유전성 부분은 상기 층간 절연층과 접촉하는
    강유전 메모리 장치.
  10. 제8 항에 있어서,
    상기 강유전 유도층은 절연체를 포함하는
    강유전 메모리 장치.
  11. 제10 항에 있어서,
    상기 강유전 유도층은 결정질의 마그네슘 산화물을 포함하는
    강유전 메모리 장치.
  12. 제8 항에 있어서,
    상기 제1 및 제2 게이트 유전층 각각은,
    하프늄 산화물, 지르코늄 산화물 및 하프늄지르코늄 산화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    강유전 메모리 장치.
  13. 제8 항에 있어서,
    상기 강유전 유도층은 상기 제1 및 제2 게이트 유전층과 각각 서로 다른 격자 상수를 가지는
    강유전 메모리 장치.
  14. 제8 항에 있어서,
    상기 제1 및 제2 게이트 유전층 각각은,
    상기 강유전 유도층과의 접촉면에 수직한 방향으로 5 내지 15 nm의 두께를 가지며,
    상기 강유전 유도층은 상기 층간 절연층 및 상기 제1 게이트 유전층 상에서 1 내지 5 nm의 두께를 가지는
    강유전 메모리 장치.
  15. 제8 항에 있어서,
    상기 제1 및 제2 강유전층 각각은
    실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬 및 란타늄으로 이루어지는 그룹에서 선택되는 적어도 하나를 도펀트로서 포함하는
    강유전 메모리 장치.
  16. 기판;
    상기 기판 상에 배치되는 게이트 적층체로서, 상기 게이트 적층체는 상기 기판에 수직인 방향으로 번갈아 적층되는 적어도 하나의 게이트 구조물 및 층간 절연층을 포함함;
    상기 기판 상에서 상기 게이트 적층체를 관통하여 상기 게이트 구조물 및 상기 층간 절연층의 측벽면을 노출시키는 트렌치;
    상기 트렌치의 내벽면 상에 배치되는 강유전성 제1 게이트 유전층;
    상기 트렌치의 내벽면을 따라 상기 제1 게이트 유전층 상에 배치되는 강유전 유도층;
    상기 트렌치의 내벽면을 따라 상기 강유전 유도층 상에 배치되는 강유전성 제2 게이트 유전층; 및
    상기 제2 게이트 유전층을 커버하도록 배치되는 채널층을 포함하고,
    상기 게이트 구조물은
    상기 층간 절연층 및 상기 제1 게이트 유전층과 각각 접촉하는 게이트 전극층을 포함하는
    강유전 메모리 장치.
  17. 제16 항에 있어서,
    상기 제1 강유전 유도층은 비전도체를 포함하는
    강유전 메모리 장치.
  18. 제16 항에 있어서,
    상기 제1 및 제2 게이트 유전층 각각은,
    하프늄 산화물, 지르코늄 산화물 및 하프늄지르코늄 산화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    강유전 메모리 장치.
  19. 제16 항에 있어서,
    상기 제1 및 제2 게이트 유전층은 상기 강유전 유도층과의 접촉면에 수직한 방향으로 각각 5 내지 15 nm의 두께를 가지며
    상기 강유전 유도층은 상기 층간 절연층 및 상기 제1 게이트 유전층 상에서 1 내지 5 nm의 두께를 가지는
    강유전 메모리 장치.
  20. 제16 항에 있어서,
    상기 게이트 전극층은 상기 제1 게이트 유전층과 서로 다른 격자 상수를 가지는
    강유전 메모리 장치.
  21. 기판 상에 서로 번갈아 적층되는 층간 희생층 및 층간 절연층을 포함하는 적층 구조물을 형성하는 단계;
    상기 기판 상에서 상기 적층 구조물의 내부를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치의 내벽면 상에 제1 강유전성 비정질 물질층 및 채널층을 순차적으로 형성하는 단계;
    상기 층간 희생층을 선택적으로 제거하여, 상기 층간 절연층 및 상기 제1 강유전성 비정질 물질층을 노출시키는 리세스를 형성하는 단계; 및
    상기 리세스 내부에서, 상기 제1 강유전성 비정질 물질층 및 상기 층간 절연층 상에 강유전 유도층을 형성하는 단계;
    상기 리세스 내부에서, 상기 강유전 유도층과 접촉하는 제2 강유전성 비정질 물질층을 형성하는 단계;
    상기 리세스 내부에서, 상기 제2 강유전성 비정질 물질층과 접촉하는 게이트 전극층을 형성하는 단계; 및
    상기 강유전 유도층을 이용하여, 상기 제1 및 제2 강유전성 비정질 물질층에 대해 결정화 열처리를 수행하는 단계를 포함하는
    강유전 메모리 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제1 및 제2 강유전성 비정질 물질층 각각은 상기 강유전 유도층과의 접촉면에 수직한 방향으로 5 내지 15 nm의 두께를 가지도록 형성되며,
    상기 강유전 유도층은 상기 층간 절연층 및 상기 제1 강유전성 비정질 물질층 상에서 1 내지 5 nm의 두께를 가지도록 형성되는
    강유전 메모리 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 제1 및 제2 강유전성 비정질 물질층은 각각
    하프늄 산화물, 지르코늄 산화물 및 하프늄지르코늄 산화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    강유전 메모리 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 강유전 유도층은
    결정질의 마그네슘 산화물을 포함하는
    강유전 메모리 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 제2 강유전성 비정질 물질층은
    상기 제2 강유전성 비정질 물질층의 상면, 하면 및 일 측면이 상기 강유전 유도층에 의해 둘러싸이도록 형성되는
    강유전 메모리 장치의 제조 방법.
  26. 제21 항에 있어서,
    상기 제1 및 제2 강유전성 비정질 물질층에 대해 결정화 열처리를 수행하는 단계는
    상기 강유전 유도층과 접촉하는, 상기 제1 강유전성 비정질 물질층의 일 부분과 상기 제2 강유전성 비정질 물질층이 강유전성을 가지도록 열처리하고,
    상기 층간 절연층과 접촉하는 상기 제1 강유전성 비정질 물질층의 일부분이 비강유전성을 가지도록 열처리하는 단계를 포함하는
    강유전 메모리 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 열처리는
    상기 강유전성을 가지도록 결정화된 부분과 상기 비강유전성을 가지도록 결정화되는 부분이 서로 다른 결정 구조를 가지도록 열처리하는
    강유전 메모리 장치의 제조 방법.
  28. 기판 상에 서로 번갈아 적층되는 층간 희생층 및 층간 절연층을 포함하는 적층 구조물을 형성하는 단계;
    상기 기판 상에서 상기 적층 구조물의 내부를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치의 내벽면 상에 제1 강유전성 비정질 물질층, 강유전 유도층, 제2 강유전성 비정질 물질층, 및 채널층을 순차적으로 형성하는 단계;
    상기 층간 희생층을 선택적으로 제거하여, 상기 층간 절연층 및 상기 제1 강유전성 비정질 물질층을 선택적으로 노출시키는 리세스를 형성하는 단계; 및
    상기 리세스 내부에서, 상기 제1강유전성 비정질 물질층 및 상기 층간 절연층 상에 게이트 전극층을 형성하는 단계; 및
    상기 강유전 유도층을 이용하여, 상기 제1 및 제2 강유전성 비정질 물질층에 대해 결정화 열처리를 수행하는 단계를 포함하는
    강유전 메모리 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 제1 및 제2 강유전성 비정질 물질층에 대해 결정화 열처리를 수행하는 단계는
    상기 강유전 유도층과 접촉하는, 상기 제1 및 제2 강유전성 비정질 물질층이 강유전성을 가지도록 열처리하는 단계를 포함하는,
    강유전 메모리 장치의 제조 방법.
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