KR20230043634A - 강유전층 및 금속 입자가 내장된 절연층을 포함하는 반도체 장치 - Google Patents

강유전층 및 금속 입자가 내장된 절연층을 포함하는 반도체 장치 Download PDF

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Abstract

본 개시의 일 측면에 따르는 반도체 장치는 기판, 상기 기판 상에 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 절연층, 상기 게이트 절연층의 내부 영역에 배치되는 금속 입자, 및 상기 게이트 절연층 상에 배치되는 게이트 전극층을 포함한다.

Description

강유전층 및 금속 입자가 내장된 절연층을 포함하는 반도체 장치{semiconductor device including ferroelectric layer and metal particle embedded insulation layer}
본 개시(disclosure)는 대체로 강유전층을 구비하는 반도체 장치에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미할 수 있다. 또한, 상기 강유전성 물질은, 외부에서 인가되는 전계에 따라, 분극 히스테리시스 거동을 나타낼 수 있다. 이에 따라, 상기 인가되는 전계를 제어하여, 분극 히스테리시스 곡선 상의 두 개의 안정된 잔류 분극 중 어느 하나를 가역적으로 가지도록 할 수 있다. 이러한 특징은 "0" 및 "1"의 신호 정보를 비휘발적으로 저장하는데 적용될 수 있다.
최근에는, 상기 강유전성 물질을 게이트 유전층에 적용하는 전계 효과 트랜지스터 형태의 비휘발성 메모리 장치에 관한 연구가 진행되고 있다. 상기 비휘발성 메모리 장치에 대한 쓰기 동작은, 소정의 쓰기 전압을 상기 비휘발성 메모리 장치에 제공하여, 상기 게이트 유전층에 서로 다른 잔류 분극을 로직 정보로서 기록하는 과정으로 진행될 수 있다. 상기 비휘발성 메모리 장치의 읽기 동작은, 상기 게이트 유전층에 기록된 잔류 분극의 배향 및 크기에 따라 상기 전계 효과 트랜지스터의 채널층의 저항이 변화하는 성질을 이용할 수 있다. 즉, 소정의 읽기 전압을 상기 비휘발성 메모리 장치에 제공하여 상기 전계 효과 트랜지스터의 채널 전류를 판독하는 과정으로 진행될 수 있다.
본 개시의 일 실시 예는, 강유전층 및 금속 입자가 내장된 절연층을 포함하는 반도체 장치를 제공한다.
본 개시의 일 측면에 따르는 반도체 장치는 기판, 상기 기판 상에 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 절연층, 상기 게이트 절연층의 내부 영역에 배치되는 금속 입자, 및 상기 게이트 절연층 상에 배치되는 게이트 전극층을 포함한다.
본 개시의 다른 측면에 따르는 반도체 장치는 기판, 상기 기판 상부에 배치되는 채널층, 상기 채널층 상에 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 절연층, 상기 게이트 절연층의 내부 영역에 배치되는 금속 입자, 및 상기 기판의 상부에서 상기 채널층의 양쪽 단부에 접하도록 배치되는 소스 전극층 및 드레인 전극층을 포함한다.
본 개시의 또다른 측면에 따르는 반도체 장치의 제조 방법에 있어서, 기판을 제공한다. 상기 기판 상에 강유전층을 형성한다. 상기 강유전층 상에 제1 절연층을 형성한다. 상기 제1 절연층 상에 금속 입자를 분포시킨다. 상기 제1 절연층 상에서 상기 금속 입자를 덮는 제2 절연층을 형성한다. 상기 제2 절연층 상에 게이트 전극층을 형성한다.
본 개시의 또다른 측면에 따르는 반도체 장치는 기판, 상기 기판의 상부에 배치되는 홀 패턴을 구비하는 게이트 구조물, 상기 홀 패턴에 의해 노출되는 상기 게이트 구조물의 측벽면 상에 배치되는 게이트 절연층, 상기 게이트 절연층의 내부 영역에 배치되는 금속 입자, 상기 게이트 절연층 상에 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 채널층을 포함한다. 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연층을 포함한다.
상술한 본 개시의 일 실시 예에 따르면, 기판과 게이트 전극층 사이에 배치되며, 강유전층과 게이트 절연층을 포함하는 반도체 장치가 제공된다. 상기 반도체 장치는 상기 게이트 절연층의 내부 영역에 배치되는 금속 입자를 포함할 수 있다.
상기 금속 입자는 상기 게이트 절연층 내에서 전하의 트랩 및 탈트랩 동작을 통해 반도체 장치의 동작 전압 범위, 즉, 메모리 동작 윈도우를 증가시킬 수 있다. 또한, 상기 금속 입자는 게이트 절연층 내부에 스트레인(strain)을 유도하고, 상기 스트레인은 상기 게이트 절연층의 유전율 및 캐패시턴스를 증가시킬 수 있다. 이에 따라, 상기 기판과 상기 게이트 전극층 사이에 동작 전압이 인가될 때, 상기 게이트 절연층에 분배되는 전압의 크기가 감소하고 상기 강유전층에 분배되는 전압이 증가할 수 있다. 그 결과, 반도체 장치의 파괴 전압이 향상되고 상기 강유전층에 기록되는 분극 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2d는 본 개시의 일 실시 예에 따르는 반도체 장치의 동작을 개략적으로 설명하는 도면이다.
도 3은 본 개시의 일 실시 예에 따르는 반도체 장치의 강유전층이 수행하는 히스테리시스 동작을 개략적으로 설명하는 그래프이다.
도 4는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 5 내지 도 10은 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다.
도 11 내지 도 13은 본 개시의 다른 실시예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 14는 본 개시의 또다른 실시 예에 따르는 반도체 장치의 회로도이다.
도 15는 본 개시의 또다른 실시 예에 따르는 반도체 장치의 사시도이다.
도 16은 도 15의 반도체 장치를 I-I'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 반도체 장치(1)는 기판(101), 기판(101) 상에 배치되는 강유전층(110), 강유전층(110) 상에 배치되는 게이트 절연층(120), 게이트 절연층(120)의 내부 영역에 배치되는 금속 입자(130), 및 게이트 절연층(120) 상에 배치되는 게이트 전극층(140)을 포함한다. 또한, 반도체 장치(1)는 게이트 전극층(140)을 기준으로 서로 반대쪽의 기판(101)의 영역에 배치되는 소스 영역(103) 및 드레인 영역(105)을 포함할 수 있다.
도 1을 참조하면, 기판(101)은 반도체 물질을 포함할 수 있다. 일 예로서, 상기 반도체 물질은 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 기판(101)은 N형 또는 P형의 도펀트로 도핑됨으로써, 전기적 전도성을 가질 수 있다.
소스 영역(103)과 드레인 영역(105)은 서로 이격하여 배치될 수 있다. 소스 영역(103)과 드레인 영역(105)은 도펀트로 도핑된 기판(101)의 일 영역일 수 있다. 이때, 소스 영역(103)과 드레인 영역(105)의 도핑 유형은 기판(101)의 도핑 유형과 다를 수 있다. 기판(101)이 P형의 도펀트로 도핑되는 경우, 소스 영역(103)과 드레인 영역(105)은 N형의 도펀트로 도핑될 수 있다. 기판(101)이 N형의 도펀트로 도핑되는 경우, 소스 영역(103)과 드레인 영역(105)은 P형의 도펀트로 도핑될 수 있다.
소스 영역(103)과 드레인 영역(105) 사이의 기판(101)의 영역에 채널 영역(101c)이 배치될 수 있다. 채널 영역(101c)은 강유전층(110)의 직하부에 위치할 수 있다. 게이트 전극층(140)에 인가되는 전압에 따라, 채널 영역(101c) 내에 소스 영역(103)과 드레인 영역(105)을 전기적으로 연결하는 전도성 채널이 형성될 수 있다. 상기 전도성 채널의 전기적 저항은 강유전층(110)에 저장된 잔류 분극의 크기 및 배향에 따라 변화할 수 있다.
기판(101) 상에 강유전층(110)이 배치될 수 있다. 강유전층(110)은 강유전성 물질을 포함할 수 있다. 상기 강유전성 물질은 자발적인 전기적 분극을 가질 수 있다. 상기 강유전성 물질은, 게이트 전극층(140)과 기판(101) 사이에 인가되는 쓰기 전압에 의해, 분극의 히스테리시스 거동을 나타낼 수 있다. 이 때, 상기 강유전 물질은 상기 쓰기 전압에 대응하여 상기 분극 히스테리시스 곡선에서 결정되는 소정의 분극(polarization)을 가질 수 있다. 상기 쓰기 전압이 제거된 후에도 상기 강유전 물질은 상기 소정의 분극에 대응하는 잔류 분극을 유지할 수 있다. 상기 잔류 분극은 반도체 장치(1)에서 신호 정보로서 기능하며, 강유전층(110) 내에 비휘발적으로 저장될 수 있다. 즉, 강유전층(110)은 반도체 장치(1)의 메모리 층으로 기능할 수 있다.
일 실시 예에서, 강유전층(110)은 상기 강유전성 물질로서, 사방정계(orthorhombic system)의 결정 구조를 가지는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전층(110)은 상기 강유전성 물질에 도핑되는 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다. 일 실시 예로서, 상기 도펀트는, 강유전층(110)이 사방정계의 결정 구조를 유지하도록 도움으로써, 강유전층(110)의 강유전 특성을 안정화시킬 수 있다.
다른 실시 예로서, 강유전층(110)은 상기 강유전성 물질로서, 페로브스카이트(perovskite) 구조를 가지는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 바륨 타이타늄 산화물(BaTiO3), 또는 납 타이나튬 산화물(PbTiO3), 바륨스트론듐타이타늄 산화물((Ba,Sr)TiO3, BST), 리듐니오븀산화물(LiNbO3) 등을 포함할 수 있다.
도 1을 참조하면, 강유전층(110) 상에 게이트 절연층(120)이 배치될 수 있다. 게이트 절연층(120)은 유전 물질을 포함할 수 있다. 게이트 절연층(120)은 비-강유전성(non-ferroelectricity)을 가질 수 있다. 여기서, 비-강유전성은 강유전성을 가지지 않는다는 의미로서, 일 예로서, 상유전성 또는 반강유전성을 의미할 수 있다. 게이트 절연층(120)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 구체적으로, 게이트 절연층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물 등을 포함할 수 있다. 게이트 절연층(120)의 두께는 강유전층(110)의 두께보다 얇을 수 있다.
게이트 절연층(120)에 적용되는 상기 하프늄 산화물 및 상기 지르코늄 산화물은 각각 단사정계(monoclinic crystal system) 또는 정방정계(tetragonal crystal system)의 결정 구조를 가짐으로써, 비-강유전성을 나타낼 수 있다. 반면에, 강유전층(110)에 적용되는 상기 하프늄 산화물 및 상기 지르코늄 산화물은 각각 상기 사방정계의 결정 구조를 가짐으로써, 강유전성을 나타낼 수 있다.
일 실시 예에 있어서, 게이트 절연층(120)의 유전율은 강유전층(110)의 유전율보다 낮을 수 있다. 즉, 게이트 절연층(120)을 구성하는 유전 물질의 유전 율은 강유전층(110)을 구성하는 강유전 물질의 유전율보다 낮을 수 있다.
도 1을 다시 참조하면, 게이트 절연층(120)의 내부 영역에 금속 입자(130)가 배치될 수 있다. 금속 입자(130)는 강유전층(110)과 게이트 절연층(120)의 계면(115S)으로부터 소정의 거리(d)만큼 이격되어 위치하는 평면(120a) 상에 분포할 수 있다. 금속 입자(130)가 분포하는 평면(120a)은 강유전층(110)과 게이트 절연층(120)의 계면(115S)에 평행할 수 있다.
일 실시 예에서, 상기 소정의 거리(d)는 일 예로서, 0 보다 크고, 게이트 절연층(120)의 두께(t)의 1/2 보다 작거나 같을 수 있다. 이에 따라, 금속 입자(130)는 z-방향에 대해 게이트 전극층(140)보다 강유전층(110)에 가깝게 배치되거나, 또는 금속 입자(130)는 z-방향에 대해 게이트 전극층(140) 및 강유전층(110)으로부터 동일한 거리에 위치할 수 있다.
금속 입자(130)는 금속 원자가 응집된 형태를 가질 수 있다. 금속 입자(130)는 구형의 형태를 가질 수 있다. 하지만, 반드시 이에 한정되지 않고, 다른 입체 형상도 가능하다. 일 실시 예에서, 상기 구형의 형태를 가지는 금속 입자(130)의 직경은 일 예로서, 0.1 nm 내지 5 nm의 크기를 가질 수 있다. 금속 입자(130)는 일 예로서, 코발트, 니켈, 구리, 철, 백금, 금, 은, 이리듐, 루테늄, 팔라듐, 망간 또는 이들의 둘 이상의 조합을 포함할 수 있다. 도 2a 내지 도 2d와 관련하여 후술하는 바와 같이, 금속 입자(130)는 반도체 장치의 동작 중에 전자를 트랩(trap)하거나 탈트랩(de-trap)하는 트랩 사이트로서 기능할 수 있다.
도 1을 다시 참조하면, 게이트 절연층(120) 상에 게이트 전극층(140)이 배치될 수 있다. 게이트 전극층(140)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
몇몇 다른 실시 예에 있어서, 도 1에 도시되지 않지만, 기판(101)과 강유전층(110) 사이에 계면 절연층이 추가로 배치될 수 있다. 상기 계면 절연층은 기판(101)과 강유전층(110)의 결정이 가지는 격자 상수 차이를 완화시키는 버퍼층으로서 기능할 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르는 반도체 장치(1)는 강유전층(110) 및 게이트 절연층(120)을 포함하는 전계효과트랜지스터 형태의 비휘발성 메모리 장치일 수 있다. 반도체 장치(1)는 게이트 절연층(120)의 내부 영역에 배치되는 금속 입자(130)를 구비할 수 있다. 도 2a 내지 도 2d, 및 도 3과 관련하여 설명하는 것과 같이, 금속 입자(130)는 전자를 트랩하거나 탈트랩하는 동작을 통해 반도체 장치(1)의 동작 전압 범위, 즉, 메모리 동작 윈도우를 증가시킬 수 있다.
또한, 금속 입자(130)는 게이트 절연층(120) 내부에 스트레인(strain)을 발생시킬 수 있다. 상기 스트레인은 게이트 절연층(120)에 변전 효과(flexoelectric effect)를 발생시킬 수 있다. 상기 변전 효과는 게이트 절연층(120)에 외부 전계가 인가될 때, 상기 외부 전계를 따르는 게이트 절연층(120)의 분극의 정렬도를 향상시킬 수 있다. 상기 분극의 정렬도가 향상됨으로써, 게이트 절연층(120)의 유전율이 증가할 수 있다. 그 결과, 게이트 절연층(120)의 캐패시턴스가 향상될 수 있다.
도 1을 다시 참조하면, 기판(101)과 게이트 전극층(140) 사이에서, 강유전층(110)과 게이트 절연층(120)이 전기적 직렬 연결되고 있다. 이에 따라, 기판(101)과 게이트 전극층(140) 사이에 동작 전압(V)가 인가될 때, 하기의 식 1과 같이, 강유전층(110)의 캐패시턴스(C110)와 강유전층(110)에 인가되는 전압(V110)의 곱은 게이트 절연층(120)의 캐패시턴스(C120)와 게이트 절연층(120)에 인가되는 전압(V120)의 곱은 동일할 수 있다.
C110 * V110 = C120 * V120 ---------------------- (1)
상기 식 (1)이 성립할 때, 본 개시의 일 실시 예에 따라 게이트 절연층(120)의 캐패시턴스가 증가하면, 게이트 절연층(120)에 인가되는 전압(V120)는 감소하고, 대신에 강유전층(110)에 인가되는 전압(V110)은 증가할 수 있다.
이에 따라, 기판(101)과 게이트 전극층(140) 사이에 동작 전압(V)이 인가될 때, 강유전층(110)보다 얇은 두께를 가지는 게이트 절연층(120)에 배분되는 전압(V120)의 크기가 감소됨으로써, 동작 전압(V)에 의한 반도체 장치(1)의 파괴 전압이 향상될 수 있다. 또한, 동작 전압(V)이 인가될 때, 강유전층(110)에 배분되는 전압(V110)의 크기가 증가함으로써, 강유전층(110)에 기록되는 분극의 정렬도가 향상될 수 있다. 추가적으로, 게이트 절연층(120)에 인가되는 전압(V120)의 크기가 감소함으로써, 게이트 절연층(120)에서 강유전층(110)으로 전하 주입(charge injection)(일 예로서, 전자 유입)이 감소할 수 있다. 일 예로서, 게이트 절연층(120)으로부터 강유전층(110)으로 유입된 전자들 중 일부는 강유전층(110) 내부의 강유전 도메인(domain) 또는 결함 사이트(defect)에 고정(pinning)됨으로써, 강유전층(110)의 분극 스위칭을 방해할 수 있다. 이에 따라, 강유전층(120)의 강유전 특성이 저하될 수 있다. 본 개시의 실시 예에서는 게이트 절연층(120)에서 강유전층(110)으로의 상기 전하 주입이 감소함으로써, 강유전층(110)의 내구성(endurance)이 향상되어 반도체 장치의 신뢰성이 개선될 수 있다.
도 2a 내지 도 2d는 본 개시의 일 실시 예에 따르는 반도체 장치의 동작을 개략적으로 설명하는 도면이다. 도 3은 본 개시의 일 실시 예에 따르는 반도체 장치의 강유전층이 수행하는 히스테리시스 동작을 개략적으로 설명하는 그래프이다. 도 2a 내지 도 2d, 및 도 3과 관련된 반도체 장치의 동작은 도 1과 관련하여 설명한 반도체 장치(1)를 이용하여 설명될 수 있다.
도 2a를 참조하면, 반도체 장치(1)에 제1 쓰기 동작을 진행한다. 구체적으로, 상기 제1 쓰기 동작은, 전원 장치(10)를 이용하여, 반도체 장치(1)의 기판(101)과 게이트 전극층(140) 사이에 제1 쓰기 전압(V1)을 인가하는 과정으로 진행될 수 있다. 이때, 기판(101)은 도핑된 반도체 물질을 포함함으로써 전도성을 가질 수 있다.
제1 쓰기 전압(V1)을 인가하는 방법은 기판(101)을 접지한 상태에서 게이트 전극층(140)에 음의 극성을 가지는 바이어스를 인가하는 과정으로 진행될 수 있다. 이에 따라, 제1 쓰기 전압(V1)에 의해 형성되는 전계를 따라, 강유전층(110) 내부의 분극(P)이 일 방향으로 정렬될 수 있다. 이때, 강유전층(110) 내부의 분극(P)은 기판(101)으로부터 게이트 전극층(140)으로 향하는 분극 배향을 가질 수 있다. 또한, 상기 제1 쓰기 동작이 진행되는 동안, 게이트 전극층(140)으로부터 주입되어 강유전층(110)으로 이동하는 전자(e)가 금속 입자(130) 내에 트랩될 수 있다. 이어서, 상기 제1 쓰기 동작이 완료된 후에, 인가된 제1 쓰기 전압(V1)을 반도체 장치(1)로부터 제거할 수 있다.
한편, 반도체 장치(1) 내에 금속 입자(130)가 배치되지 않는 경우와 비교할 때, 금속 입자(130)가 배치되는 본 개시의 일 실시예의 경우, 상기 제1 쓰기 동작을 수행하기 위해 반도체 장치(1)에 인가되는 제1 쓰기 전압(V1)의 크기가 상대적으로 증가할 수 있다. 상기 제1 쓰기 동작이 진행될 때, 금속 입자(130)에 전자(e)를 트랩시키는 동작을 추가로 수행하기 위해 제1 쓰기 전압(V1)의 크기가 증가할 수 있다. 상기 제1 쓰기 동작(V1)의 크기가 증가하면, 도 3과 관련하여 후술하는 바와 같이, 반도체 장치(1)의 메모리 동작 윈도우가 증가할 수 있다.
도 2b를 참조하면, 제1 쓰기 전압(V1)이 제거된 후에 강유전층(110) 내부에는 제1 잔류 분극(Pa)이 정렬될 수 있다. 제1 잔류 분극(Pa)은 제1 쓰기 전압(V1)에 의해 정렬된 분극(P)과 실질적으로 동일한 분극 배향을 가질 수 있다. 제1 잔류 분극(Pa)에 의해, 기판(101)과 인접한 강유전층(110)의 내부 영역에 음의 전하(110n)가 분포하고 게이트 절연층(120)에 인접한 강유전층(110)의 내부 영역에 양의 전하(110p)가 분포할 수 있다.
도 2c를 참조하면, 도 2b의 제1 잔류 분극(Pa)이 저장된 반도체 장치(1)에 제2 쓰기 동작을 진행한다. 상기 제2 쓰기 동작은 전원 장치(10)를 이용하여, 반도체 장치(1)의 기판(101)과 게이트 전극층(140) 사이에 제2 쓰기 전압(V2)을 인가하는 과정으로 진행될 수 있다. 제2 쓰기 전압(V2)을 인가하는 방법은 기판(101)을 접지한 상태에서 게이트 전극층(140)에 양의 극성을 가지는 바이어스를 인가하는 과정으로 진행될 수 있다. 이에 따라, 제2 쓰기 전압(V2)에 의해 형성되는 전계를 따라, 강유전층(110) 내부의 분극(P)이 스위칭된 후에 일 방향으로 정렬될 수 있다. 분극(P)은 게이트 전극층(140)으로부터 기판(101)으로 향하는 분극 배향을 가질 수 있다. 또한, 상기 제2 쓰기 동작이 진행되는 동안, 금속 입자(130)에 트랩된 전자(e)가 금속 입자(130)로부터 이탈하여 게이트 전극층(140)으로 이동할 수 있다. 이어서, 상기 제2 쓰기 동작이 완료된 후에, 인가된 제2 쓰기 전압(V2)을 반도체 장치(1)로부터 제거할 수 있다.
한편, 제2 쓰기 전압(V2)을 인가하여 강유전층(110) 내부의 분극(P)을 스위칭시킬 때, 인가되는 제2 쓰기 전압(V2)은 금속 입자(130)에 트랩된 전자(e)가 형성하는 전위(potential)를 극복할 필요가 있다. 이에 따라, 게이트 절연층(120)내에 금속 입자(130)가 존재하지 않는 경우와 비교할 때, 금속 입자(30)가 존재하는 본 실시 예의 경우, 상기 제2 쓰기 동작을 수행하기 위해 반도체 장치(1)에 인가되는 제2 쓰기 전압(V2)의 크기는 상대적으로 증가할 수 있다. 상기 제2 쓰기 동작(V2)의 크기가 증가하면, 도 3과 관련하여 후술하는 바와 같이, 반도체 장치(1)의 메모리 동작 윈도우가 증가할 수 있다.
도 2d를 참조하면, 제2 쓰기 전압(V2)이 제거된 후에 강유전층(110) 내부에는 제2 잔류 분극(Pb)이 정렬될 수 있다. 제2 잔류 분극(Pb)은 제2 쓰기 전압(V2)에 의해 정렬된 분극(P)과 실질적으로 동일한 분극 배향을 가질 수 있다. 제2 잔류 분극(Pb)에 의해, 기판(101)과 인접한 강유전층(110)의 내부 영역에 양의 전하(110p)가 분포하고 게이트 절연층(120)에 인접한 강유전층(110)의 내부 영역에 음의 전하(110n)가 분포할 수 있다.
도 3을 참조하면, 반도체 장치의 제1 히스테리시스 그래프(301)와 제2 히스테리시스 그래프(302)가 도시된다. 제1 히스테리시스 그래프(301)는 게이트 절연층(120)의 내부 영역에 금속 입자(130)를 구비하는 본 개시의 일 실시 예에 따르는 반도체 장치로부터 획득되는 그래프일 수 있다. 제2 히스테리시스 그래프(302)는 게이트 절연층(120)의 내부 영역에 금속 입자(130)를 구비하지 않는 비교예로서의 반도체 장치로부터 획득되는 그래프일 수 있다.
제1 히스테리시스 그래프(301)는 제1 및 제2 잔류 분극(Pr1, Pr2)과 제1 및 제2 항전계(Ec1, Ec2)를 구비할 수 있다. 제2 히스테리시스 그래프(302)는 제1 및 제2 잔류 분극(Pr1, Pr2)과 제3 및 제4 항전계(EcA, EcB)를 구비할 수 있다. 이때, 제1 히스테리시스 그래프(301)의 제1 및 제2 잔류 분극(Pr1, Pr2)와 제2 히스테리시스 그래프(302)의 제1 및 제2 잔류 분극(Pr1, Pr2)는 동일할 수 있다. 제1 잔류 분극(Pr1)은 도 2b의 제1 잔류 분극(Pa)에 대응되고, 제2 잔류 분극(Pr2)은 도 2d의 제2 잔류 분극(Pb)에 대응될 수 있다.
제1 히스테리시스 그래프(301)는 제2 히스테리시스 그래프(302)와 비교할 때, 한 쌍의 항전계 사이의 폭에 대응되는 메모리 동작 윈도우가 더 클 수 있다. 즉, 제1 히스테리시스 그래프(301)의 제1 메모리 동작 윈도우(MWp)는 제2 히스테리시스 그래프(302)의 제2 메모리 동작 윈도우(MWc)보다 클 수 있다. 상기 결과는 도 2a와 관련하여, 상기 제1 쓰기 동작이 진행될 때, 게이트 절연층(120)의 금속 입자(130)에 전자(e)를 트랩시키는 동작을 추가로 수행하기 위해 제1 쓰기 전압(V1)의 크기가 증가하기 때문일 수 있다. 또한, 상기 결과는 도 2c와 관련하여 상기 제2 쓰기 동작이 진행될 때, 게이트 절연층(120)의 금속 입자(130)에 트랩된 전자(e)가 형성하는 전위(potential)를 극복하기 위해 제2 쓰기 전압(V2)의 크기가 증가하기 때문일 수 있다. 결국, 제1 히스테리시스 그래프(301)의 경우, 제2 히스테리시스 그래프(302)와 비교할 때, 반도체 장치의 동작 전압 범위, 즉, 메모리 동작 윈도우가 증가할 수 있다. 상기 메모리 동작 윈도우가 증가함에 따라, 멀티 레벨의 잔류 분극을 신호 정보로서 저장하는 반도체 장치에서, 복수의 쓰기 전압들 사이의 전압 간격을 증가시킬 수 있다. 그 결과, 상기 복수의 쓰기 전압들에 의해 기록되는 멀티 레벨의 잔류 분극들 간의 신호 오류가 감소할 수 있다. 이에 따라, 반도체 장치의 메모리 동작 신뢰성이 향상될 수 있다.
도 4는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 반도체 장치(2)는 도 1의 반도체 장치(1)와 비교할 때, 기판(201)과 강유전층(210) 사이에 배치되는 채널층(202)을 더 포함할 수 있다. 또한, 반도체 장치(2)는 반도체 장치(1)의 소스 영역(103) 및 드레인 영역(105)에 대응되는 소스 전극층(203) 및 드레인 전극층(205)이 기판(201) 상에 배치될 수 있다.
반도체 장치(2)는 기판(201), 기판(201)의 상부에 배치되는 채널층(202), 채널층(202) 상에 배치되는 강유전층(210), 강유전층(210) 상에 배치되는 게이트 절연층(220), 게이트 절연층(220)의 내부 영역에 배치되는 금속 입자(230) 및 게이트 절연층(220) 상에 배치되는 게이트 전극층(240)을 포함할 수 있다. 또한, 반도체 장치(2)는 채널층(202)의 양쪽 단부에 접하도록 배치되는 소스 전극층(203) 및 드레인 전극층(205)을 포함할 수 있다.
기판(201), 강유전층(210), 게이트 절연층(220), 금속 입자(230) 및 게이트 전극층(240)의 구성은 도 1의 기판(101), 강유전층(110), 게이트 절연층(120), 금속 입자(130) 및 게이트 전극층(140)의 구성과 실질적으로 동일할 수 있다.
도 4를 참조하면, 채널층(202)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다. 채널층(202)은 전도성을 가질 수 있다. 일 예로서, 채널층(202)은 n형 또는 p형의 도펀트로 도핑될 수 있다.
도 4에서, 채널층(202)은 기판(201)과 접하도록 배치되지만, 반드시 이에 한정되지 않을 수 있다. 몇몇 다른 실시 예들에서, 기판(201)과 채널층(202) 사이에는 다양한 기능층들이 배치될 수 있다. 일 예로서, 기판(201)과 채널층(202) 사이에는 적어도 하나의 전도성 패턴 및 절연 패턴이 배치될 수 있다.
도 4에서, 채널층(202)은 기판(201)의 표면(201S)에 평행한 면상에 배치되지만, 반드시 이에 한정되지 않을 수 있다. 몇몇 다른 실시 예들에 있어서, 채널층(202)은 기판(201)의 표면(201S)과 비-평행한 면 상에 배치될 수 있다. 상기 비-평행한 면은 기판(201)의 표면(201S)와 소정의 경사각을 가지는 교차면일 수 있다. 일 예로서, 채널층(202)은 기판(201)의 표면(201S)에 실질적으로 수직인 면(즉, y-z 평면) 상에 배치될 수 있다. 즉, 채널층(202)은 기판(201)의 표면(201S)에 수직인 방향(즉, z-방향)으로 연장될 수 있다.
소스 전극층(203) 및 드레인 전극층(205)는 채널층(202)의 서로 다른 양단에 배치될 수 있다. 소스 전극층(203) 및 드레인 전극층(205)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 5 내지 도 10은 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다. 도 5를 참조하면, 기판(101)을 제공한다. 기판(101)은 반도체 물질을 포함할 수 있다. 일 예로서, 상기 반도체 물질은 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 기판(101)은 N형 또는 P형의 도펀트로 도핑됨으로써, 전기적 전도성을 가질 수 있다.
이어서, 기판(101) 상에 강유전층(110)을 형성한다. 강유전층(110)은 강유전성 물질을 포함할 수 있다. 일 실시 예에서, 강유전층(110)은 상기 강유전성 물질로서, 사방정계(orthorhombic system)의 결정 구조를 가지는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전층(110)은 상기 강유전성 물질에 도핑되는 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 강유전층(110)은 상기 강유전성 물질로서, 페로브스카이트(perovskite) 구조를 가지는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 바륨 타이타늄 산화물(BaTiO3), 또는 납 타이나튬 산화물(PbTiO3), 바륨스트론듐타이타늄 산화물((Ba,Sr)TiO3, BST), 리듐니오븀산화물(LiNbO3) 등을 포함할 수 있다.
강유전층(110)을 형성하는 방법은 일 예로서, 화학기상증착법 또는 원자층 증착법과 같은 증착법을 적용할 수 있다. 상기 도펀트는 상기 증착법을 이용하여 강유전층(110)을 형성하는 동안 강유전층(110) 내에 주입될 수 있다.
도 6을 참조하면, 강유전층(110) 상에 제1 절연층(122)을 형성한다. 제1 절연층(122)은 강유전층(110) 상에서 제1 두께(t1)를 가질 수 있다.
제1 절연층(122)은 유전 물질을 포함할 수 있다. 제1 절연층(122)은 비-강유전성(non-ferroelectricity)을 가질 수 있다. 제1 절연층(122)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 구체적으로, 제1 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물 등을 포함할 수 있다. 제1 절연층(122)은 일 예로서, 화학기상증착법, 원자층 증착법 등을 이용하여 형성할 수 있다.
이어서, 제1 절연층(122) 상에 금속 박막(1300)을 형성한다. 금속 박막(1300)은 일 예로서, 코발트, 니켈, 구리, 철, 백금, 금, 은, 이리듐, 루테늄, 팔라듐, 망간 또는 이들의 둘 이상의 조합을 포함할 수 있다.
금속 박막(1300)은 제1 절연층(122) 상에서 일 예로서, 0.1 nm 내지 3 nm의 두께(t1300)를 가지도록 형성될 수 있다. 금속 박막(1300)은 일 예로서, 화학기상증착법, 원자층 증착법 등을 이용하여 형성할 수 있다.
도 7을 참조하면, 제1 절연층(122) 상에 형성된 금속 박막(1300)이 자가-응집(self-aggregation)하여 복수의 금속 입자(130)로 변환될 수 있다. 일 실시 예에서, 금속 박막(1300)의 상기 자가 응집은 도 6과 관련하여 설명한 금속 박막(1300)의 증착과 동시에 발생할 수 있다. 다르게는, 금속 박막(1300)의 상기 자가 응집은 도 6과 관련하여 설명한 금속 박막(1300)의 증착 이후에 열처리와 같은 후속 공정을 진행함으로써 발생시킬 수 있다.
도 7을 참조하면, 금속 입자(130)는 금속 원자가 응집된 형태를 가질 수 있다. 금속 입자(130)는 구형의 형태를 가질 수 있다. 하지만, 반드시 이에 한정되지 않고, 다른 입체 형상도 가능하다. 일 실시 예에서, 상기 구형의 형태를 가지는 금속 입자(130)의 직경은 일 예로서, 0.1 nm 내지 5 nm의 크기를 가질 수 있다. 금속 박막(130)은 제1 절연층(122) 상에서 균일하게 분포할 수 있다.
도 8을 참조하면, 제1 절연층(122) 상에서 금속 입자(130)를 덮는 제2 절연층(124)를 형성한다. 제2 절연층(124)은 비-강유전성(non-ferroelectricity)을 가지는 유전 물질을 포함할 수 있다. 제2 절연층(124)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 제2 절연층(124)은 제1 절연층(122)과 동일한 물질로 이루어질 수 있다. 제2 절연층(124)은 일 예로서, 화학기상증착법, 원자층 증착법 등을 이용하여 형성할 수 있다.
일 실시 예에서, 제2 절연층(124)은 제1 절연층(122) 상에서 제2 두께(t2)를 가지도록 형성될 수 있다. 제2 절연층(124)의 제2 두께(t2)는 제1 절연층(122)의 제1 두께(t1)보다 크거나 또는 동일할 수 있다. 한편, 강유전층(110) 상에서 순차적으로 형성된 제1 절연층(122)과 제2 절연층(124)은 게이트 절연층(120)을 구성할 수 있다.
도 9를 참조하면, 제2 절연층(124) 상에 게이트 전극층(140)을 형성한다. 게이트 전극층(140)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극층(140)은 일 예로서, 화학기상증착법, 원자층 증착법 등을 이용하여 형성할 수 있다.
도 10을 참조하면, 기판(101) 상에서 강유전층(110), 게이트 절연층(120), 금속 입자(130) 및 게이트 전극층(140)을 패터닝하여, 기판(101)을 선택적으로 노출시킨다. 상기 패터닝 방법은 일 예로서, 포토리소그래피 공정과 식각 공정이 적용될 수 있다.
이어서, 노출된 기판(101)에 도펀트(I)를 주입하여, 소스 영역(102) 및 드레인 영역(103)을 형성할 수 있다. 일 예로서, 상기 도펀트의 도핑 유형은 기판(101)의 도핑 유형과 다를 수 있다. 기판(101)이 P형의 도펀트로 도핑되는 경우, 소스 영역(103)과 드레인 영역(105)은 N형의 도펀트로 도핑될 수 있다. 기판(101)이 N형의 도펀트로 도핑되는 경우, 소스 영역(103)과 드레인 영역(105)은 P형의 도펀트로 도핑될 수 있다. 도펀트(I)의 주입공정은 일 예로서, 이온 주입법등을 적용할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시 예들에 있어서, 도 5에서 기판(101)과 강유전층(110) 사이에는 계면 절연층이 추가로 형성될 수 있다. 상기 계면 절연층은 기판(101)과 강유전층(110) 사이의 격자 상수 차이를 완화시키는 버퍼층으로서 기능할 수 있다. 상기 계면 절연층은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 상기 계면 절연층은 일 예로서, 화학기상증착법, 원자층 증착법 등에 의해 형성될 수 있다.
상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 반도체 장치를 제조할 수 있다. 상술한 제조 방법은 도 1의 반도체 장치(1)의 제조에 적용될 수 있다.
도 11 내지 도 13은 본 개시의 다른 실시예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 11 내지 도 13의 제조 방법은 도 4의 반도체 장치(2)의 제조 방법에 적용될 수 있다.
도 11을 참조하면, 기판(201)을 제공한다. 기판(201)은 도 5의 기판(101)과 실질적으로 동일할 수 있다. 다르게는, 기판(201)은 절연성 기판 또는 전도성 기판일 수 있다.
이어서, 기판(201) 상에 채널층(202)을 형성할 수 있다. 채널층(202)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다. 채널층(202)은 전도성을 가질 수 있다. 일 예로서, 채널층(202)은 n형 또는 p형의 도펀트로 도핑될 수 있다. 채널층(202)을 형성하는 공정은 일 예로서, 화학기상증착법, 원자층 증착법 등을 적용할 수 있다.
이어서, 채널층(202) 상에 강유전층(210)을 형성할 수 있다. 강유전층(210)은 도 5의 강유전층(110)과 실질적으로 동일할 수 있다. 강유전층(210)을 형성하는 방법은 도 5의 강유전층(110)을 형성하는 방법과 실질적으로 동일할 수 있다.
도 12를 참조하면, 강유전층(210) 상에 제1 절연층(222), 금속 입자(230), 제2 절연층(224) 및 게이트 전극층(240)을 형성하는 공정을 순차적으로 진행한다. 제1 절연층(222), 금속 입자(230), 제2 절연층(224) 및 게이트 전극층(240)을 형성하는 공정은 도 6 내지 도 9와 관련하여 상술한 제1 절연층(122), 금속 입자(130), 제2 절연층(124) 및 게이트 전극층(140)을 형성하는 공정과 실질적으로 동일할 수 있다. 이때, 제1 절연층(222) 및 제2 절연층(224)은 게이트 절연층(220)을 구성할 수 있다.
도 13을 참조하면, 기판(201) 상에서 채널층(202), 강유전층(210), 제1 절연층(222), 금속 입자(230), 제2 절연층(224) 및 게이트 전극층(240)을 패터닝하여, 기판(201)을 선택적으로 노출시킨다. 상기 패터닝 공정은 일 예로서, 포토리소그래피 공정과 식각 공정이 적용될 수 있다.
이어서, 노출된 기판(201)의 부분에 소스 전극층(203) 및 드레인 전극층(205)을 형성할 수 있다. 소스 전극층(203) 및 드레인 전극층(205)은 채널층(202)의 양쪽 단부와 접하도록 형성될 수 있다. 소스 전극층(203) 및 드레인 전극층(205)을 형성하는 방법은 일 예로서, 화학기상증착법, 원자층 증착법 등을 적용할 수 있다.
소스 전극층(203) 및 드레인 전극층(205)는 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상술한 방법을 통해 본 개시의 다른 실시 예에 따르는 반도체 장치를 제조할 수 있다.
몇몇 다른 실시 예들에 있어서, 도 14에서 채널층(202)을 형성하기 전에, 적어도 하나의 전도층 및 절연층을 형성할 수 있다. 상기 전도층 및 절연층은 반도체 장치 내에서 다양한 기능층을 형성할 수 있다. 일 예로서, 상기 기능층은 배선층을 포함할 수 있다.
도 14는 본 개시의 또다른 실시 예에 따르는 반도체 장치의 회로도이다. 도 15는 본 개시의 또다른 실시 예에 따르는 반도체 장치의 사시도이다. 일 예로서, 도 15는 도 14의 회로도에 대응되는 반도체 장치의 구조도이다. 도 16은 도 15의 반도체 장치를 I-I'로 절취한 단면도이다.
도 14를 참조하면, 반도체 장치는 메모리 소자 유닛(U)을 포함할 수 있다. 상기 메모리 소자 유닛(U)은 트랜지스터 형태의 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 소스 라인(SL) 및 비트 전극(BL) 사이에서 스트링 형태로 서로 직렬 연결될 수 있다. 메모리 소자 유닛(U)은 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)이 전기적으로 직렬 연결되는 NAND 형 메모리 장치일 수 있다.
제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 비휘발성 메모리 요소로서, 상기 트랜지스터의 게이트 유전층에 대응되는 제1 내지 제4 강유전 요소(FL1, FL2, FL3, FL4)를 각각 포함한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 서로 다른 워드 라인에 각각 연결되는 제1 내지 제4 게이트 전극(GL1, GL2, GL3, GL4)을 구비할 수 있다.
도 15 및 도 16을 참조하면, 반도체 장치(3)는 3차원 구조를 가지는 트랜지스터 형태의 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함할 수 있다. 반도체 장치(3)는 도 14의 메모리 소자 유닛(U)의 회로 구성을 가질 수 있다.
반도체 장치(3)는 기판(301) 및 기판(301)의 상부에 배치되는 게이트 구조물(320)을 포함한다. 또한, 게이트 구조물(320)은 홀 패턴(31)을 구비할 수 있다. 홀 패턴(31)은 게이트 구조물(320)의 측벽면을 노출시킬 수 있다. 또한, 반도체 장치(3)는 게이트 구조물(320)의 상기 측벽면 상에 배치되는 게이트 절연층(330), 게이트 절연층(330)의 내부 영역에 배치되는 금속 입자(332), 게이트 절연층(330) 상에 배치되는 강유전층(340), 및 강유전층(340) 상에 배치되는 채널층(350)을 포함할 수 있다. 또한, 반도체 장치(3)는 홀 패턴(31) 내부에서 채널층(350) 및 채널 하부 컨택층(310)과 접하도록 배치되는 절연체(360)를 포함할 수 있다.
또한, 반도체 장치(3)는 기판(310)과 게이트 구조물(320) 사이에 배치되는 베이스 절연층(302) 및 채널 하부 컨택층(310)을 포함할 수 있다. 채널 하부 컨택층(310)은 베이스 절연층(302) 상에서 채널층(350)의 일 단부와 접할 수 있다. 또한, 반도체 장치(3)는 절연체(360)의 상부에 배치되어, 채널층(340)의 다른 단부와 접하는 채널 상부 컨택층(370)을 포함할 수 있다.
도 15 및 도 16을 참조하면, 기판(301)은 반도체 물질을 포함할 수 있다. 기판(301) 상에는 베이스 절연층(302)이 배치될 수 있다. 베이스 절연층(302)은 채널 하부 컨택층(310)을 기판(301)과 전기적으로 절연할 수 있다. 베이스 절연층(302)은 절연 물질을 포함할 수 있다. 도시되지는 않았지만, 기판(301)과 베이스 절연층(302) 사이에 집적 회로가 배치될 수 있다. 상기 집적 회로는 반도체 장치(3)의 복수의 메모리 셀들을 구동하고, 제어하는 회로를 포함할 수 있다.
베이스 절연층(302) 상에 채널 하부 컨택층(310)이 배치될 수 있다. 채널 하부 컨택층(310)은 채널층(350)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 하부 컨택층(310)은 소스 라인에 전기적으로 연결될 수 있다. 채널 하부 컨택층(310)은 전도성 물질을 포함할 수 있다.
채널 하부 컨택층(310) 상에 게이트 구조물(320)이 배치된다. 게이트 구조물(320)는 기판(301)의 표면(301S)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(322a, 322b, 322c, 322d) 및 제1 내지 제5 층간 절연층(323a, 323b, 323c, 323d, 323e)을 포함할 수 있다. 제1 층간 절연층(323a)은 채널 하부 컨택층(310)과 접하도록 배치될 수 있다. 제5 층간 절연층(323e)은 게이트 구조물(320)의 최상층에 배치될 수 있다. 제1 내지 제4 게이트 전극층(322a, 322b, 322c, 322d)은 전도성 물질을 포함할 수 있다. 제1 내지 제5 층간 절연층(323a, 323b, 323c, 323d, 323e)은 절연 물질을 포함할 수 있다.
게이트 구조물(320)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 15 및 도 16을 참조하면, 채널 하부 컨택층(310) 상에서 게이트 구조물(320)을 관통하는 홀 패턴(31)이 형성된다. 홀 패턴(31)은 일 예로서, 리소그래피 및 식각 공정에 의해 형성될 수 있다.
홀 패턴(31)의 내부에서, 게이트 구조물(320)의 측벽면을 커버하는 게이트 절연층(330)이 배치될 수 있다. 게이트 절연층(330)은 절연 물질을 포함할 수 있다. 게이트 절연층(330)의 물질 구성은 도 1과 관련하여 전술한 반도체 장치(1)의 게이트 절연층(120)의 물질 구성과 실질적으로 동일할 수 있다.
게이트 절연층(330)의 내부 영역에 금속 입자(332)가 배치될 수 있다. 금속 입자(332)는 게이트 전극층(322a, 322b, 322c, 322d)과 채널층(350) 사이에 인가되는 전압의 극성에 따라, 전하(일 예로서, 전자)를 트랩(trap)하거나 탈트랩(de-trap)하도록 구성될 수 있다.
게이트 절연층(330) 상에 강유전층(340)이 배치될 수 있다. 강유전층(340)의 물질 구성은 도 1과 관련하여 전술한 반도체 장치(1)의 강유전층(110)의 물질 구성과 실질적으로 동일할 수 있다.
강유전층(340)과 접하도록 채널층(350)이 배치될 수 있다. 채널층(350)은 홀 패턴(31)의 내부에서 기판(301)의 표면(301S)에 실질적으로 수직인 방향, 일 예로서, z-방향을 따라 연장될 수 있다. 채널층(350)은 반도체 물질을 포함할 수 있다. 채널층(350)은 도펀트의 도핑을 통해 전기적 전도성을 가질 수 있다. 채널층(350)의 물질 구성은 도 4와 관련하여 설명한 반도체 장치(2)의 채널층(202)의 물질 구성과 실질적으로 동일할 수 있다.
도 15 및 도 16을 참조하면, 절연체(360)의 상부에 채널 상부 컨택층(370)이 배치될 수 있다. 채널 상부 컨택층(370)은 비트 라인(미도시)과 전기적으로 연결될 수 있다. 채널 상부 컨택층(370)은 전도성 물질을 포함할 수 있다. 채널 상부 컨택층(370)은 채널 하부 컨택층(310)과 동일한 재질로 이루어질 수 있다.
상술한 바와 같이, 반도체 장치(3)는 도 14의 메모리 소자 유닛(U)의 회로 구성에 대응하는 소자 구조를 가질 수 있다. 일 예로서, 제1 메모리 셀(MC1)은 제1 게이트 전극층(322a), 제1 게이트 전극층(322a)이 전기적으로 제어하는 게이트 절연층(330)의 부분, 제1 게이트 전극층(322a)이 전기적으로 제어하는 강유전층(340)의 부분, 및 제1 게이트 전극층(322a)이 전기적으로 제어하는 채널층(350)의 부분을 포함할 수 있다. 다른 예로서, 제2 메모리 셀(MC2)은 제2 게이트 전극층(322b), 제2 게이트 전극층(322b)이 전기적으로 제어하는 게이트 절연층(330)의 부분, 제2 게이트 전극층(322b)이 전기적으로 제어하는 강유전층(340)의 부분, 및 제2 게이트 전극층(322b)이 전기적으로 제어하는 채널층(350)의 부분을 포함할 수 있다. 또다른 예로서, 제3 메모리 셀(MC3)은 제3 게이트 전극층(322c), 제3 게이트 전극층(322c)이 전기적으로 제어하는 게이트 절연층(330)의 부분, 제3 게이트 전극층(322c)이 전기적으로 제어하는 강유전층(340)의 부분, 및 제3 게이트 전극층(322c)이 전기적으로 제어하는 채널층(350)의 부분을 포함할 수 있다. 또다른 예로서, 제4 메모리 셀(MC4)은 제4 게이트 전극층(322d), 제4 게이트 전극층(322d)이 전기적으로 제어하는 게이트 절연층(330)의 부분, 제4 게이트 전극층(322d)이 전기적으로 제어하는 강유전층(340)의 부분, 및 제4 게이트 전극층(322d)이 전기적으로 제어하는 채널층(350)의 부분을 포함할 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르면, 게이트 전극층과 채널층 사이에 배치되며, 강유전층과 게이트 절연층을 포함하는 반도체 장치가 제공된다. 상기 반도체 장치는 상기 게이트 절연층의 내부 영역에 배치되는 금속 입자를 포함할 수 있다.
상기 금속 입자는 상기 게이트 절연층 내에서 전하의 트랩 및 탈트랩 동작을 통해 반도체 장치의 동작 전압 범위, 즉, 메모리 동작 윈도우를 증가시킬 수 있다. 또한, 상기 금속 입자는 게이트 절연층 내부에 스트레인(strain)을 유도하고, 상기 스트레인은 상기 게이트 절연층의 유전율 및 캐패시턴스를 증가시킬 수 있다. 이에 따라, 상기 게이트 전극층과 상기 채널층 사이에 동작 전압이 인가될 때, 상기 게이트 절연층에 분배되는 전압의 크기가 감소하고 상기 강유전층에 분배되는 전압이 증가할 수 있다. 그 결과, 반도체 장치의 파괴 전압이 향상되고 상기 강유전층에 기록되는 분극 신뢰성이 향상될 수 있다. 또한, 상기 강유전층의 내구성이 향상될 수 있다.이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2: 반도체 장치,
101, 201: 기판, 103: 소스 영역, 105: 드레인 영역,
110, 210: 강유전층, 120, 220: 게이트 절연층, 122, 222: 제1 절연층, 124, 224: 제2 절연층
130, 230: 금속 입자, 140, 240: 게이트 전극층,
202: 채널층, 203: 소스 전극층, 205: 드레인 전극층.

Claims (28)

  1. 기판;
    상기 기판 상에 배치되는 강유전층;
    상기 강유전층 상에 배치되는 게이트 절연층;
    상기 게이트 절연층의 내부 영역에 배치되는 금속 입자; 및
    상기 게이트 절연층 상에 배치되는 게이트 전극층을 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 기판의 서로 다른 영역에 배치되는 소스 영역 및 드레인 영역을 더 포함하는
    반도체 장치
  3. 제1 항에 있어서,
    상기 강유전층은 하프늄 산화물, 지르코늄 산화물 및 하프늄지르코늄 산화물로 이루어진 그룹에서 선택되는 적어도 하나의 산화물을 포함하는
    반도체 장치.
  4. 제3 항에 있어서,
    상기 강유전층은 상기 적어도 하나의 산화물 내에 도핑되는 도펀트를 포함하되,
    상기 도펀트는 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 및 란타넘(La) 중에서 선택되는 적어도 하나를 포함하는
    반도체 장치.
  5. 제1 항에 있어서,
    상기 강유전층은 페로브스카이트 구조를 가지는 금속 산화물을 포함하는
    반도체 장치.
  6. 제1 항에 있어서,
    상기 금속 입자는
    상기 강유전층과 상기 게이트 절연층의 계면으로부터 이격된 평면 상에 분포하는
    반도체 장치.
  7. 제6 항에 있어서,
    상기 평면은
    상기 강유전층과 상기 게이트 절연층의 상기 계면과 평행한
    반도체 장치.
  8. 제1 항에 있어서,
    상기 금속 입자는 0.1 nm 내지 5 nm의 직경을 가지는
    반도체 장치.
  9. 제1 항에 있어서,
    상기 금속 입자는
    코발트, 니켈, 구리, 철, 백금, 금, 은, 이리듐, 루테늄, 팔라듐, 및 망간 중에서 선택되는 적어도 하나를 포함하는
    반도체 장치.
  10. 제1 항에 있어서,
    상기 게이트 전극층과 상기 기판 사이에 인가되는 전압의 극성에 따라,
    상기 금속 입자는 전하를 트랩(trap)하거나 탈트랩(de-trap)하도록 구성되는
    반도체 장치.
  11. 기판;
    상기 기판 상부에 배치되는 채널층;
    상기 채널층 상에 배치되는 강유전층;
    상기 강유전층 상에 배치되는 게이트 절연층;
    상기 게이트 절연층의 내부 영역에 배치되는 금속 입자;
    상기 게이트 절연층 상에 배치되는 게이트 전극층; 및
    상기 기판의 상부에서 상기 채널층의 양쪽 단부에 접하도록 배치되는 소스 전극층 및 드레인 전극층을 포함하는
    반도체 장치.
  12. 제11 항에 있어서,
    상기 금속 입자는
    상기 강유전층과 상기 게이트 절연층의 계면으로부터 이격된 평면 상에 분포하는
    반도체 장치.
  13. 제12 항에 있어서,
    상기 평면은 상기 강유전층과 상기 게이트 절연층의 상기 계면과 평행한
    반도체 장치.
  14. 제11 항에 있어서,
    상기 게이트 전극층과 상기 기판 사이에 인가되는 전압의 극성에 따라,
    상기 금속 입자는 전하를 트랩(trap)하거나 탈트랩(de-trap)하도록 구성되는
    반도체 장치.
  15. 기판을 제공하는 단계;
    상기 기판 상에 강유전층을 형성하는 단계;
    상기 강유전층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 금속 입자를 분포시키는 단계;
    상기 제1 절연층 상에서 상기 금속 입자를 덮는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 게이트 전극층을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 금속 입자를 분포시키는 단계는
    상기 제1 절연층 상에 0.1 nm 내지 3 nm의 두께를 가지도록 금속 박막을 형성하는 단계; 및
    상기 형성되는 금속 박막이 자가-응집(self-aggregate)하여 0.1 nm 내지 5 nm의 크기를 가지는 복수의 금속 입자가 형성되도록 하는 단계를 포함하는
    반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 금속 박막은
    코발트, 니켈, 구리, 철, 백금, 금, 은, 이리듐, 루테늄, 팔라듐, 및 망간 중에서 선택되는 적어도 하나를 포함하는
    반도체 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 동일한 물질로 이루어지는
    반도체 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 기판의 서로 다른 영역에 배치되는 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 기판과 상기 강유전층 사이에 채널층을 형성하는 단계; 및
    상기 기판 상에서, 상기 채널층의 양쪽 단부에 접하도록 배치되는 소스 전극층 및 드레인 전극층을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  21. 기판;
    상기 기판의 상부에 배치되는 홀 패턴을 구비하는 게이트 구조물로서, 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연층을 포함함;
    상기 홀 패턴에 의해 노출되는 상기 게이트 구조물의 측벽면 상에 배치되는 게이트 절연층;
    상기 게이트 절연층의 내부 영역에 배치되는 금속 입자;
    상기 게이트 절연층 상에 배치되는 강유전층; 및
    상기 강유전층 상에 배치되는 채널층을 포함하는
    반도체 장치.
  22. 제21 항에 있어서,
    상기 채널층은 상기 기판의 표면에 실질적으로 수직한 방향으로 연장되는
    반도체 장치.
  23. 제21 항에 있어서,
    상기 채널층의 서로 반대쪽 양단과 각각 전기적으로 연결되는 소스 라인 및 비트 라인을 더 포함하는
    반도체 장치.
  24. 제21 항에 있어서,
    상기 금속 입자는
    상기 강유전층과 상기 게이트 절연층의 계면으로부터 이격된 평면 상에 분포하는
    반도체 장치.
  25. 제24 항에 있어서,
    상기 평면은
    상기 강유전층과 상기 게이트 절연층의 상기 계면과 평행한
    반도체 장치.
  26. 제21 항에 있어서,
    상기 금속 입자는 0.1 nm 내지 5 nm의 직경을 가지는
    반도체 장치.
  27. 제21 항에 있어서,
    상기 금속 입자는
    코발트, 니켈, 구리, 철, 백금, 금, 은, 이리듐, 루테늄, 팔라듐, 및 망간 중에서 선택되는 적어도 하나를 포함하는
    반도체 장치.
  28. 제21 항에 있어서,
    상기 게이트 전극층과 상기 채널층 사이에 인가되는 전압의 극성에 따라,
    상기 금속 입자는 전하를 트랩(trap)하거나 탈트랩(de-trap)하도록 구성되는
    반도체 장치.
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