KR20210138997A - 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터 - Google Patents

커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터 Download PDF

Info

Publication number
KR20210138997A
KR20210138997A KR1020200057191A KR20200057191A KR20210138997A KR 20210138997 A KR20210138997 A KR 20210138997A KR 1020200057191 A KR1020200057191 A KR 1020200057191A KR 20200057191 A KR20200057191 A KR 20200057191A KR 20210138997 A KR20210138997 A KR 20210138997A
Authority
KR
South Korea
Prior art keywords
ferroelectric film
capacitance
film
electrode
ferroelectric
Prior art date
Application number
KR1020200057191A
Other languages
English (en)
Inventor
이재호
박보은
김용성
이주호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200057191A priority Critical patent/KR20210138997A/ko
Priority to US17/116,097 priority patent/US11765887B2/en
Priority to CN202110047413.5A priority patent/CN113675176B/zh
Priority to EP21163427.4A priority patent/EP3910635A1/en
Publication of KR20210138997A publication Critical patent/KR20210138997A/ko
Priority to US18/331,493 priority patent/US11980023B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01G—WEIGHING
    • G01G7/00—Weighing apparatus wherein the balancing is effected by magnetic, electromagnetic, or electrostatic action, or by means not provided for in the preceding groups
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01G—WEIGHING
    • G01G7/00—Weighing apparatus wherein the balancing is effected by magnetic, electromagnetic, or electrostatic action, or by means not provided for in the preceding groups
    • G01G7/06—Weighing apparatus wherein the balancing is effected by magnetic, electromagnetic, or electrostatic action, or by means not provided for in the preceding groups by electrostatic action
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/005—Digital stores in which the information is moved stepwise, e.g. shift registers with ferro-electric elements (condensers)
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

커패시터는 제1 전극, 제1 전극 상에 제공되는 제2 전극, 제1 전극과 제2 전극 사이에 제공되는 강유전막, 및 강유전막과 제2 전극 사이에 제공되는 유전막을 포함하고, 강유전막의 임피던스 및 유전막의 임피던스는, 제1 전극 및 제2 전극 사이에 인가되는 제어 전압이 커패시턴스 부스팅(capacitance boosting) 동작 전압과 일치되도록 결정되고, 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정된다.
Figure pat00028

(VMAX: 커패시턴스 부스팅 동작 전압, Z1: 강유전막의 임피던스, Z2: 유전막의 임피던스, tF: 강유전막의 두께, EFM: 강유전막의 분극 변화가 최대가 되는 강유전막에 인가되는 전기장)

Description

커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터{CAPACITOR, METHOD OF CONTROLLING THE SAME, AND TRANSISTOR INCLUDING THE SAME}
본 개시는 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터에 관한 것이다.
기술 발전에 따라 트랜지스터, 커패시터 등의 소자의 크기가 작아지고 있다. 스케일 다운(scale down)된 소자는 제한된 두께를 가진다. 이에 따라, 높은 유전율을 갖는 물질 및 구조에 대한 요구가 늘어나고 있다.
높은 유전율을 갖는 물질 및 구조와 관련하여, 음의 커패시턴스(Negative Capacitance)를 이용한 커패시턴스 부스팅(Capacitance Boosting) 효과가 연구되고 있다. 커패시턴스 부스팅 효과는 커패시터에 소정의 전압이 인가될 때 유전율이 크게 증가하는 것을 지칭할 수 있다.
해결하고자 하는 과제는 커패시턴스 부스팅 효과를 갖는 커패시터를 제공하는 것에 있다.
해결하고자 하는 과제는 커패시터가 커패시턴스 부스팅 효과를 갖는 커패시터 제어 방법을 제공하는 것에 있다.
해결하고자 하는 과제는 커패시턴스 부스팅 효과를 갖는 트랜지스터를 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 제1 전극; 상기 제1 전극 상에 제공되는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 제공되는 강유전막; 및 상기 강유전막과 상기 제2 전극 사이에 제공되는 유전막;을 포함하고, 상기 강유전막의 임피던스 및 상기 유전막의 임피던스는, 상기 제1 전극 및 상기 제2 전극 사이에 인가되는 제어 전압이 커패시턴스 부스팅(capacitance boosting) 동작 전압과 일치되도록 결정되고, 상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되는 커패시터 제어 방법이 제공될 수 있다.
Figure pat00001
(VMAX: 커패시턴스 부스팅 동작 전압, Z1: 상기 강유전막의 임피던스, Z2: 상기 유전막의 임피던스, tF: 상기 강유전막의 두께, EFM: 상기 강유전막의 분극 변화가 최대가 되는 상기 강유전막에 인가되는 전기장)
상기 강유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하고, 상기 유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함할 수 있다.
상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되고, 상기 제어 전압의 각진동수는, 상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치되도록 결정될 수 있다.
Figure pat00002
(G1: 상기 강유전막의 컨덕턴스(Conductance), C1: 상기 강유전막의 커패시턴스(Capacitance), G2: 상기 유전막의 컨덕턴스, C2: 상기 유전막의 커패시턴스, ω: 상기 제어 전압의 각진동수, Ps: 상기 강유전막에 EFM의 전기장이 인가될 때의 상기 강유전막의 분극, α: 안정성 파라미터(Stability Parameter), β: 비대칭성 파라미터(Skewness Parameter))
상기 강유전막의 임피던스와 상기 유전막의 임피던스의 크기 비율(
Figure pat00003
)은 0.01 이상일 수 있다.
상기 유전막 및 상기 강유전막을 지나는 전류의 전류 밀도(current density)는 1 mA/cm2 이하일 수 있다.
상기 강유전막의 자발 분극(spontaneous polarization)은 20 μC/cm2　이상일 수 있다.
상기 유전막의 유전 손실 인자(dielectric dissipation factor)는 0.1 이하일 수 있다.
일 측면에 있어서, 제1 전극, 상기 제1 전극 상에 제공되는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 제공되는 강유전막, 및 상기 강유전막과 상기 제2 전극 사이에 제공되는 유전막을 포함하는 커패시터 제어 방법에 있어서, 상기 강유전막의 임피던스 및 상기 유전막의 임피던스를 상기 제1 전극 및 상기 제2 전극 사이에 인가되는 제어 전압이 커패시턴스 부스팅(capacitance boosting) 동작 전압과 일치되도록 제어하는 것;을 포함하되, 상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되는 트랜지스터가 제공될 수 있다.
Figure pat00004
(VMAX: 커패시턴스 부스팅 동작 전압, Z1: 상기 강유전막의 임피던스, Z2: 상기 유전막의 임피던스, tF: 상기 강유전막의 두께, EFM: 상기 강유전막의 분극 변화가 최대가 되는 상기 강유전막에 인가되는 전기장)
상기 강유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하고, 상기 유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함할 수 있다.
상기 제어 전압의 각진동수를 상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치되도록 제어하는 것;을 더 포함하되, 상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정될 수 있다.
Figure pat00005
(G1: 상기 강유전막의 컨덕턴스(Conductance), C1: 상기 강유전막의 커패시턴스(Capacitance), G2: 상기 유전막의 컨덕턴스, C2: 상기 유전막의 커패시턴스, ω: 상기 제어 전압의 각진동수, Ps: 상기 강유전막에 EFM의 전기장이 인가될 때의 상기 강유전막의 분극, α: 안정성 파라미터(Stability Parameter), β: 비대칭성 파라미터(Skewness Parameter))
상기 강유전막의 임피던스와 상기 유전막의 임피던스의 크기 비율(
Figure pat00006
)은 0.01 이상일 수 있다.
상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치할 때, 상기 유전막 및 상기 강유전막을 지나는 전류의 전류 밀도는 1 mA/cm2 이하일 수 있다.
상기 강유전막의 자발 분극(spontaneous polarization)은 20 μC/cm2　이상일 수 있다.
상기 유전막의 유전 손실 인자(dielectric dissipation factor)는 0.1 이하일 수 있다.
일 측면에 있어서, 기판; 및 상기 기판 상에 제공되는 게이트 구조체;를 포함하되, 상기 기판은 상기 게이트 구조체를 사이에 두고 서로 이격된 소스 영역 및 드레인 영역을 포함하고, 상기 게이트 구조체는, 상기 기판 상에 차례로 제공되는 유전막, 강유전막, 및 게이트 전극을 포함하고, 상기 강유전막의 임피던스, 상기 유전막의 임피던스, 및 상기 강유전막의 두께는, 상기 게이트 전극 및 상기 기판 사이에 인가되는 제어 전압이 커패시턴스 부스팅(capacitance boosting) 동작 전압과 일치되도록 결정되고, 상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되는 트랜지스터가 제공될 수 있다.
Figure pat00007
(VMAX: 커패시턴스 부스팅 동작 전압, Z1: 상기 강유전막의 임피던스, Z2: 상기 유전막의 임피던스, tF: 상기 강유전막의 두께, EFM: 상기 강유전막의 분극 변화가 최대가 되는 상기 강유전막에 인가되는 전기장)
상기 강유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하고, 상기 유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함할 수 있다.
상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되고, 상기 제어 전압의 각진동수는, 상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치되도록 결정될 수 있다.
Figure pat00008
(G1: 상기 강유전막의 컨덕턴스(Conductance), C1: 상기 강유전막의 커패시턴스(Capacitance), G2: 상기 유전막의 컨덕턴스, C2: 상기 유전막의 커패시턴스, ω: 상기 제어 전압의 각진동수, Ps: 상기 강유전막에 EFM의 전기장이 인가될 때의 상기 강유전막의 분극, α: 안정성 파라미터(Stability Parameter), β: 비대칭성 파라미터(Skewness Parameter))
상기 강유전막의 임피던스와 상기 유전막의 임피던스의 크기 비(
Figure pat00009
)는 0.01 이상일 수 있다.
상기 유전막 및 상기 강유전막을 지나는 전류의 전류 밀도(current density)는 1 mA/cm2 이하일 수 있다.
상기 강유전막의 자발 분극(spontaneous polarization)은 20 μC/cm2　이상일 수 있다.
상기 유전막의 유전 손실 인자(dielectric dissipation factor)는 0.1 이하일 수 있다.
본 개시는 커패시턴스 부스팅 효과를 갖는 커패시터를 제공할 수 있다.
본 개시는 커패시터가 커패시턴스 부스팅 효과를 갖는 커패시터 제어 방법을 제공할 수 있다.
본 개시는 커패시턴스 부스팅 효과를 갖는 트랜지스터를 제공할 수 있다.
다만, 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예에 따른 커패시터의 단면도이다.
도 2는 도 1의 커패시터의 회로도이다.
도 3은 예시적인 실시예에 따른 트랜지스터의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성성분을 지칭하며, 도면상에서 각 구성성분의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성성분을 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성성분을 제외하는 것이 아니라 다른 구성성분을 더 포함할 수 있는 것을 의미한다.
도 1은 예시적인 실시예들에 따른 커패시터의 단면도이다. 도 2는 도 1의 커패시터에 대응하는 회로도이다. 도 1 및 도 2를 참조하면, 제1 전극(310), 강유전막(100), 유전막(200), 및 제2 전극(320)을 포함하는 커패시터(10)가 제공될 수 있다. 강유전막(100)은 강유전성(Ferroelectric) 물질을 포함할 수 있다. 강유전성 물질은 자발분극을 나타내는 부도체나 유전체를 지칭하는 것으로서, 이는 2개 이상의 강성, 예컨대 강유전성, 강탄성, 강자성, 반강자성 등을 나타내는 다강성(multiferroic) 물질과는 구별되는 것이다. 예를 들어, 강유전 물질은 산화물 강유전 물질, 고분자 강유전 물질, BMF(BaMgF4) 등의 불화물 강유전 물질, 및/또는 강유전 물질 반도체 중 적어도 하나를 포함할 수 있다.
산화물 강유전체는, 예를 들어, PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등의 페로브스카이트(Perovskite) 강유전체, LiNbO3, LiTaO3 등의 수도 일메나이트(Pseudo-ilmenite) 강유전체, PbNb3O6, Ba2NaNb5O15 등의 텅스텐-청동(TB) 강유전체, SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), Bi4Ti3O12 등의 비스무스 층구조의 강유전체, HfZrO2, 및 La2Ti2O7 등의 파이로클로어(Pyrochlore) 강유전체와 이들 강유전체의 고용체를 비롯하여 Y, Er, Ho, Tm, Yb, Lu 등의 희토류 원소(R)를 포함하는 RMnO3과 PGO(Pb5Ge3O11) 등을 포함할 수 있다. 고분자 강유전체는, 예를 들어, 폴리비닐리덴 플로라이드(PVDF), PVDF를 포함하는 중합체, 공중합체, 삼원공중합체, 시아노중합체, 이들의 중합체, 및/또는 공중합체 중 적어도 하나를 포함할 수 있다. 강유전체 반도체는, 예를 들어, CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe 및 CdFeSe 등의 2-6족 화합물을 포함할 수 있다.
강유전 물질은 자발 분극을 가질 수 있다. 예를 들어, 강유전막(100)의 자발 분극은 20 μC/cm2 이상일 수 있다. 강유전막(100)은 병렬 연결된 컨덕턴스(Conductance) 성분과 커패시턴스(Capacitance) 성분을 포함할 수 있다. 강유전막(100)의 임피던스(Impedance)는 후술된다.
유전막(200)은 원하는 커패시턴스를 구현할 수 있는 재질을 가질 수 있다. 커패시터(10)가 구비되는 집적 회로 소자의 집적도가 높아짐에 따라 커패시터(10)가 차지하는 공간은 점차 줄어들게 되며, 따라서 높은 유전율의 유전체가 선호될 수 있다. 유전막(200)은 고유전율의 물질을 포함할 수 있다. 고유전율은 실리콘 산화물의 유전율보다 높은 유전율을 의미할 수 있다. 일 실시예에서, 유전막(200)은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 예를 들어, 유전막(200)은 HfO2, ZrO2, CeO2, La2O3, Ta2O3, 또는 TiO2를 포함할 수 있다. 유전막(200)은 단층 구조 또는 다중층 구조를 가질 수도 있다. 유전막(200)은 원하는 커패시턴스를 구현할 수 있도록 소정의 두께를 가질 수 있다. 예를 들어, 유전막(200)의 두께는 10 나노미터(nm) 이하일 수 있다.
유전막(200)은 병렬 연결된 컨덕턴스(Conductance) 성분과 커패시턴스(Capacitance) 성분을 포함할 수 있다. 유전막(200)의 임피던스(Impedance)는 후술된다. 일 실시예에서, 유전막의 유전 손실 인자(Dielectric Dissipation Factor)는 1 이하일 수 있다.
제1 전극(310)은 강유전막(100)에 대해 유전막(200)의 반대편에 제공될 수 있다. 예를 들어, 제1 전극(310)은 강유전막(100)에 직접 접할 수 있다. 제1 전극(310)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 제1 전극(310)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 전극(310)은 Au, Al, TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다.
제2 전극(320)은 유전막(200)에 대해 강유전막(100)의 반대편에 제공될 수 있다. 예를 들어, 제2 전극(320)은 유전막(200)에 직접 접할 수 있다. 제2 전극(320)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 제2 전극(320)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제2 전극(320)은 Au, Al, TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다.일 예에서, 기판(미도시) 상에 제1 전극(310), 강유전막(100), 유전막(200), 및 제2 전극(320)은 차례로 적층되어 커패시터(10)가 형성될 수 있다.
도 2를 참조하면, 강유전막(100)은 전기적으로 병렬로 연결된 컨덕턴스 성분 및 커패시턴스 성분을 가질 수 있다. 이하에서, 강유전막(100)의 컨덕턴스 성분은 제1 컨덕턴스(G1)로 지칭될 수 있고, 강유전막(100)의 커패시턴스 성분은 제1 커패시턴스(C1)로 지칭될 수 있다.즉, 강유전막(100)은 임피던스를 가질 수 있다.유전막(200)은 전기적으로 병렬로 연결된 컨덕턴스 성분 및 커패시턴스 성분을 가질 수 있다. 이하에서, 유전막(200)의 컨덕턴스 성분은 제2 컨덕턴스(G2)로 지칭될 수 있다. 유전막(200)의 커패시턴스 성분은 제2 커패시턴스(C2)로 지칭될 수 있다. 즉, 유전막(200)은 임피던스를 가질 수 있다.
제1 전극(310) 및 제2 전극(320)을 통해 커패시터(10)에 제어 전압이 인가될 수 있다. 예를 들어, 제어 전압은 각진동수(ω)를 갖는 교류 전압일 수 있다. 제어 전압은, 강유전막(100)에 커패시턴스 부스팅(Capacitance Boosting) 효과를 발생시키는 커패시턴스 부스팅 동작 전압과 실질적으로 동일할 수 있다. 커패시턴스 부스팅 효과는 강유전막(100)의 커패시턴스가 급격히 증가하는 것을 지칭한다. 커패시턴스 부스팅 효과는 강유전막(100)이 음의 커패시턴스(Negative Capacitance)를 가짐으로써 발생될 수 있다.
커패시턴스 부스팅 동작 전압은 아래와 같이 표현될 수 있다.
Figure pat00010
(VMAX: 커패시턴스 부스팅 동작 전압, Z1: 강유전막의 임피던스, Z2: 유전막의 임피던스, tF: 강유전막의 두께, EFM: 강유전막의 분극 변화가 최대가 되는 강유전막에 인가되는 전기장)
수식 1에서, 강유전막(100)의 두께(TF)와 강유전막의 분극 변화가 최대가 되는 강유전막(100)에 인가되는 전기장(EFM)은 고정된 값을 가지므로, 커패시턴스 부스팅 동작 전압(VMAX)은 강유전막(100)의 임피던스(Z1)의 크기와 유전막의 임피던스(Z2)의 크기 비율을 조절하는 것에 의해 제어될 수 있다. 예를 들어, 강유전막(100)의 임피던스 크기와 유전막(200)의 임피던스 크기의 비율(즉,
Figure pat00011
)은 0.01 이상일 수 있다.
강유전막의 분극 변화가 최대가 되는 강유전막에 인가되는 전기장은
Figure pat00012
가 최대값을 갖는 전기장일 수 있다. 이때, P는 강유전막의 분극이고, EF는 강유전막에 인가되는 전기장이다. 강유전막(100)의 임피던스(Z1)는 아래와 같이 표현될 수 있다.
Figure pat00013
(G1: 강유전막의 컨덕턴스, C1: 강유전막의 커패시턴스, ω: 제어 전압의 각진동수)
유전막(200)의 임피던스(Z2)는 아래와 같이 표현될 수 있다.
Figure pat00014
(G2: 유전막의 컨덕턴스, C2: 유전막의 커패시턴스, ω: 제어 전압의 각진동수)
강유전막(100)에 인가되는 전기장(EF)은 아래와 같이 표현될 수 있다.
Figure pat00015
(Ps: 강유전막에 EFM의 전기장이 인가될 때의 강유전막의 분극, α: 안정성 파라미터(Stability Parameter), β: 비대칭성 파라미터(Skewness Parameter))
안정성 파라미터(α) 및 비대칭성 파라미터(β)는 강유전막(100)의 분극화-전기장(Polarization-Electric Field Curve)을 란다우 피팅(Landau fitting)하는 것에 의해 획득될 수 있다.
수식 1에 수식 2 내지 수식 4를 대입하면, 커패시턴스 부스팅 효과가 발생하는 동작 전압(Vmax)은 아래의 식으로 표현될 수 있다.
Figure pat00016
수식 5에서 제1 컨덕턴스(G1), 제1 커패시턴스(C1), 제2 컨덕턴스(G2), 제2 커패시턴스(C2), 강유전막(100)의 두께(tF), 안정성 파라미터(α), 비대칭성 파라미터(β), 및 전기장(EFM)이 강유전막에 인가될 때의 강유전막의 분극(Ps)은 고정된 값을 가질 수 있다. 따라서, 커패시턴스 부스팅 동작 전압(VMAX)은 제어 전압의 각진동수(ω)를 조절하는 것에 의해 제어될 수 있다.
일 예에서, 강유전막(100)과 유전막(200)을 지나는 전류의 전류 밀도(current density)는 1 mA/cm2 이하일 수 있다.
제1 전극(310)과 제2 전극(320) 사이에 인가되는 제어 전압은 커패시터(10)가 적용되는 반도체 장치(예를 들어, DRAM)에 따라 정해질 수 있다. 본 개시는 강유전막(100)의 임피던스의 크기와 유전막(200)의 임피던스의 크기 비율(
Figure pat00017
)이, 제어 전압을 커패시턴스 부스팅 동작 전압에 일치시키도록 결정되는 커패시터(10)를 제공할 수 있다. 본 개시는 제어 전압의 각진동수(ω)가, 제어 전압을 커패시턴스 부스팅 동작 전압에 일치시키도록 결정되는 커패시터(10)를 제공할 수 있다.
도 3은 예시적인 실시예에 따른 트랜지스터의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 3을 참조하면, 트랜지스터(20)가 제공될 수 있다. 트랜지스터(20)는 기판(400), 소스 영역(SD1), 드레인 영역(SD2), 강유전막(100), 유전막(200), 및 게이트 전극(330)을 포함할 수 있다.
기판(400)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(400)은 실리콘(Si) 기판, 저마늄(Ge) 기판(400), 또는 실리콘저마늄(SiGe) 기판일 수 있다. 예를 들어, 기판(400)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형일 수 있다.
소스 영역(SD1) 및 드레인 영역(SD2)은 기판(400)의 상부에 제공될 수 있다. 소스 영역(SD1) 및 드레인 영역(SD2)은 기판(400)의 상면에 평행한 방향을 따라 서로 이격될 수 있다. 소스 영역(SD1) 및 드레인 영역(SD2)은 기판(400)의 상부에 불순물이 주입되어 형성될 수 있다. 예를 들어, 소스 영역(SD1) 및 드레인 영역(SD2)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 제2 도전형은 p형일 수 있다.
강유전막(100), 유전막(200), 및 게이트 전극(330)은 소스 영역(SD1) 및 드레인 영역(SD2) 사이에 제공될 수 있다. 강유전막(100), 유전막(200), 및 게이트 전극(330)은 기판(400) 상에 차례로 적층될 수 있다. 강유전막(100) 및 유전막(200)은 도 1을 참조하여 설명된 강유전막(100) 및 유전막(200)과 실질적으로 동일할 수 있다.
게이트 전극(330)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(330)은 알루미늄(Al), 금(Au), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다. 게이트 전극(330)과 기판(400) 사이에 제어 전압이 인가될 수 있다. 예를 들어, 게이트 전극(330)에 제어 전압이 인가되고, 기판(400)은 접지될 수 있다. 예를 들어, 제어 전압은 각진동수(ω)를 갖는 교류 전압일 수 있다. 적층된 강유전막(100)과 유전막(200)을 포함하는 구조체는 커패시턴스 부스팅 동작 전압(수식 1과 수식 5의 Vmax)에서 커패시턴스가 크게 증가하는 커패시턴스 부스팅 효과를 가질 수 있다. 예를 들어, 커패시턴스 부스팅 효과는 강유전막(100)이 음의 커패시턴스(Negative Capacitance)를 가짐으로써 발생될 수 있다.
게이트 전극(330)과 기판(400) 사이에 인가되는 제어 전압은 미리 결정될 수 있다. 본 개시는 강유전막(100)의 임피던스의 크기와 유전막(200)의 임피던스의 크기 비율(
Figure pat00018
)이, 제어 전압을 커패시턴스 부스팅 동작 전압에 일치시키도록 결정되는 트랜지스터(20)를 제공할 수 있다. 본 개시는 제어 전압의 각진동수(ω)가, 제어 전압을 커패시턴스 부스팅 동작 전압에 일치시키도록 결정되는 트랜지스터(20)를 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 강유전막 200: 유전막
310: 제1 전극 320: 제2 전극
330: 게이트 전극 400: 기판
SD1: 소스 영역 SD2: 드레인 영역

Claims (21)

  1. 제1 전극;
    상기 제1 전극 상에 제공되는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 제공되는 강유전막; 및
    상기 강유전막과 상기 제2 전극 사이에 제공되는 유전막;을 포함하고,
    상기 강유전막의 임피던스 및 상기 유전막의 임피던스는, 상기 제1 전극 및 상기 제2 전극 사이에 인가되는 제어 전압이 커패시턴스 부스팅(capacitance boosting) 동작 전압과 일치되도록 결정되고,
    상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되는 커패시터.
    Figure pat00019

    (VMAX: 커패시턴스 부스팅 동작 전압, Z1: 상기 강유전막의 임피던스, Z2: 상기 유전막의 임피던스, tF: 상기 강유전막의 두께, EFM: 상기 강유전막의 분극 변화가 최대가 되는 상기 강유전막에 인가되는 전기장)
  2. 제 1 항에 있어서,
    상기 강유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하고,
    상기 유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하는 커패시터.
  3. 제 1 항에 있어서,
    상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되고,
    상기 제어 전압의 각진동수는, 상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치되도록 결정되는 커패시터.
    Figure pat00020

    (G1: 상기 강유전막의 컨덕턴스(Conductance), C1: 상기 강유전막의 커패시턴스(Capacitance), G2: 상기 유전막의 컨덕턴스, C2: 상기 유전막의 커패시턴스, ω: 상기 제어 전압의 각진동수, Ps: 상기 강유전막에 EFM의 전기장이 인가될 때의 상기 강유전막의 분극, α: 안정성 파라미터(Stability Parameter), β: 비대칭성 파라미터(Skewness Parameter))
  4. 제 1 항에 있어서,
    상기 강유전막의 임피던스와 상기 유전막의 임피던스의 크기 비율(
    Figure pat00021
    )은 0.01 이상인 커패시터.
  5. 제 1 항에 있어서,
    상기 유전막 및 상기 강유전막을 지나는 전류의 전류 밀도(current density)는 1 mA/cm2 이하인 커패시터.
  6. 제 1 항에 있어서,
    상기 강유전막의 자발 분극(spontaneous polarization)은 20 μC/cm2　이상인　커패시터．
  7. 제 1 항에 있어서,
    상기 유전막의 유전 손실 인자(dielectric dissipation factor)는 0.1 이하인 커패시터.
  8. 제1 전극, 상기 제1 전극 상에 제공되는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 제공되는 강유전막, 및 상기 강유전막과 상기 제2 전극 사이에 제공되는 유전막을 포함하는 커패시터 제어 방법에 있어서,
    상기 강유전막의 임피던스 및 상기 유전막의 임피던스를 상기 제1 전극 및 상기 제2 전극 사이에 인가되는 제어 전압이 커패시턴스 부스팅(capacitance boosting) 동작 전압과 일치되도록 제어하는 것;을 포함하되,
    상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되는 커패시터 제어 방법.
    Figure pat00022

    (VMAX: 커패시턴스 부스팅 동작 전압, Z1: 상기 강유전막의 임피던스, Z2: 상기 유전막의 임피던스, tF: 상기 강유전막의 두께, EFM: 상기 강유전막의 분극 변화가 최대가 되는 상기 강유전막에 인가되는 전기장)
  9. 제 8 항에 있어서,
    상기 강유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하고,
    상기 유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하는 커패시터 제어 방법.
  10. 제 8 항에 있어서,
    상기 제어 전압의 각진동수를 상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치되도록 제어하는 것;을 더 포함하되,
    상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되는 커패시터 제어 방법.
    Figure pat00023

    (G1: 상기 강유전막의 컨덕턴스(Conductance), C1: 상기 강유전막의 커패시턴스(Capacitance), G2: 상기 유전막의 컨덕턴스, C2: 상기 유전막의 커패시턴스, ω: 상기 제어 전압의 각진동수, Ps: 상기 강유전막에 EFM의 전기장이 인가될 때의 상기 강유전막의 분극, α: 안정성 파라미터(Stability Parameter), β: 비대칭성 파라미터(Skewness Parameter))
  11. 제 8 항에 있어서,
    상기 강유전막의 임피던스와 상기 유전막의 임피던스의 크기 비율(
    Figure pat00024
    )은 0.01 이상인 커패시터 제어 방법.
  12. 제 8 항에 있어서,
    상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치할 때, 상기 유전막 및 상기 강유전막을 지나는 전류의 전류 밀도는 1 mA/cm2 이하인 커패시터 제어 방법.
  13. 제 8 항에 있어서,
    상기 강유전막의 자발 분극(spontaneous polarization)은 20 μC/cm2　이상인　커패시터 제어 방법.
  14. 제 8 항에 있어서,
    상기 유전막의 유전 손실 인자(dielectric dissipation factor)는 0.1 이하인 커패시터 제어 방법.
  15. 기판; 및
    상기 기판 상에 제공되는 게이트 구조체;를 포함하되,
    상기 기판은 상기 게이트 구조체를 사이에 두고 서로 이격된 소스 영역 및 드레인 영역을 포함하고,
    상기 게이트 구조체는, 상기 기판 상에 차례로 제공되는 유전막, 강유전막, 및 게이트 전극을 포함하고,
    상기 강유전막의 임피던스, 상기 유전막의 임피던스, 및 상기 강유전막의 두께는, 상기 게이트 전극 및 상기 기판 사이에 인가되는 제어 전압이 커패시턴스 부스팅(capacitance boosting) 동작 전압과 일치되도록 결정되고,
    상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되는 트랜지스터.
    Figure pat00025

    (VMAX: 커패시턴스 부스팅 동작 전압, Z1: 상기 강유전막의 임피던스, Z2: 상기 유전막의 임피던스, tF: 상기 강유전막의 두께, EFM: 상기 강유전막의 분극 변화가 최대가 되는 상기 강유전막에 인가되는 전기장)
  16. 제 15 항에 있어서,
    상기 강유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하고,
    상기 유전막은 병렬 연결된 컨덕턴스 성분 및 커패시턴스 성분을 포함하는 트랜지스터.
  17. 제 15 항에 있어서,
    상기 커패시턴스 부스팅 동작 전압은 아래의 식에 의해 결정되고,
    상기 제어 전압의 각진동수는, 상기 제어 전압이 상기 커패시턴스 부스팅 동작 전압과 일치되도록 결정되는 트랜지스터.
    Figure pat00026

    (G1: 상기 강유전막의 컨덕턴스(Conductance), C1: 상기 강유전막의 커패시턴스(Capacitance), G2: 상기 유전막의 컨덕턴스, C2: 상기 유전막의 커패시턴스, ω: 상기 제어 전압의 각진동수, Ps: 상기 강유전막에 EFM의 전기장이 인가될 때의 상기 강유전막의 분극, α: 안정성 파라미터(Stability Parameter), β: 비대칭성 파라미터(Skewness Parameter))
  18. 제 15 항에 있어서,
    상기 강유전막의 임피던스와 상기 유전막의 임피던스의 크기 비(
    Figure pat00027
    )는 0.01 이상인 트랜지스터.
  19. 제 15 항에 있어서,
    상기 유전막 및 상기 강유전막을 지나는 전류의 전류 밀도(current density)는 1 mA/cm2 이하인 트랜지스터.
  20. 제 15 항에 있어서,
    상기 강유전막의 자발 분극(spontaneous polarization)은 20 μC/cm2　이상인　트랜지스터.
  21. 제 15 항에 있어서,
    상기 유전막의 유전 손실 인자(dielectric dissipation factor)는 0.1 이하인 트랜지스터.
KR1020200057191A 2020-05-13 2020-05-13 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터 KR20210138997A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200057191A KR20210138997A (ko) 2020-05-13 2020-05-13 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터
US17/116,097 US11765887B2 (en) 2020-05-13 2020-12-09 Capacitor, method of controlling the same, and transistor including the same
CN202110047413.5A CN113675176B (zh) 2020-05-13 2021-01-14 电子装置、控制其的方法和包括其的晶体管
EP21163427.4A EP3910635A1 (en) 2020-05-13 2021-03-18 Capacitor, method of controlling the same, and transistor including the same
US18/331,493 US11980023B2 (en) 2020-05-13 2023-06-08 Capacitor, method of controlling the same, and transistor including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200057191A KR20210138997A (ko) 2020-05-13 2020-05-13 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터

Publications (1)

Publication Number Publication Date
KR20210138997A true KR20210138997A (ko) 2021-11-22

Family

ID=75108211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200057191A KR20210138997A (ko) 2020-05-13 2020-05-13 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터

Country Status (4)

Country Link
US (2) US11765887B2 (ko)
EP (1) EP3910635A1 (ko)
KR (1) KR20210138997A (ko)
CN (1) CN113675176B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210130040A (ko) 2020-04-21 2021-10-29 삼성전자주식회사 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터
KR20210138997A (ko) * 2020-05-13 2021-11-22 삼성전자주식회사 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터
KR20230043634A (ko) * 2021-09-24 2023-03-31 에스케이하이닉스 주식회사 강유전층 및 금속 입자가 내장된 절연층을 포함하는 반도체 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406196A (en) * 1991-10-02 1995-04-11 Rohm Co., Ltd. Maximum voltage detecting apparatus using ferroelectric substance
US5524092A (en) * 1995-02-17 1996-06-04 Park; Jea K. Multilayered ferroelectric-semiconductor memory-device
JP2800745B2 (ja) * 1995-11-10 1998-09-21 日本電気株式会社 強誘電体メモリ
EP1973177B8 (en) * 2007-03-22 2015-01-21 FUJIFILM Corporation Ferroelectric film, process for producing the same, ferroelectric device, and liquid discharge device
US20080302658A1 (en) * 2007-06-08 2008-12-11 Tsutomu Sasaki Oxide body, piezoelectric device, and liquid discharge device
SG157268A1 (en) * 2008-05-30 2009-12-29 Sony Corp Ferroelectric polymer
US9166139B2 (en) * 2009-05-14 2015-10-20 The Neothermal Energy Company Method for thermally cycling an object including a polarizable material
JP2012043947A (ja) 2010-08-18 2012-03-01 Tdk Corp 積層コンデンサの実装構造
KR20140004855A (ko) 2012-07-03 2014-01-14 서울대학교산학협력단 음의 커패시턴스를 가지는 강유전체를 이용한 커패시터 소자
KR102064008B1 (ko) 2013-01-15 2020-02-17 삼성전기주식회사 적층 커패시터, 적층 커패시터가 실장된 기판
US20160064391A1 (en) 2014-08-26 2016-03-03 Qualcomm Incorporated Dynamic random access memory cell including a ferroelectric capacitor
US10515766B2 (en) 2015-04-08 2019-12-24 Choon Sae Lee Capacitor with negative capacitance
KR102516760B1 (ko) 2016-01-05 2023-03-31 삼성전기주식회사 유전체 조성물 및 이를 포함하는 적층 세라믹 커패시터
US10600808B2 (en) * 2017-09-05 2020-03-24 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
KR20190055661A (ko) 2017-11-15 2019-05-23 에스케이하이닉스 주식회사 강유전 소자의 구동 방법
CN109904229A (zh) 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
KR102025007B1 (ko) * 2018-02-23 2019-09-24 서울대학교산학협력단 비휘발성 강유전체 메모리 소자 및 이의 구동 방법
US11545614B2 (en) * 2018-07-03 2023-01-03 Sabic Global Technologies, B.V. Ionic polymer compositions
US10957373B2 (en) * 2018-07-05 2021-03-23 Samsung Electronics Co., Ltd. Semiconductor memory device
KR102620866B1 (ko) * 2018-12-27 2024-01-04 에스케이하이닉스 주식회사 강유전층 및 비-강유전층을 포함하는 유전층 구조물을 구비하는 반도체 소자
US10833102B2 (en) * 2019-03-18 2020-11-10 Mitsubishi Electric Research Laboratories, Inc. Low power 2D memory transistor for flexible electronics and the fabrication methods thereof
US20210005728A1 (en) * 2019-07-02 2021-01-07 National Taiwan Normal University Storage memory device
KR20210035553A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 도메인 스위칭 소자 및 그 제조방법
KR20210138997A (ko) * 2020-05-13 2021-11-22 삼성전자주식회사 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터
KR20210138993A (ko) * 2020-05-13 2021-11-22 삼성전자주식회사 박막 구조체 및 이를 포함하는 반도체 소자
US11302529B2 (en) * 2020-07-09 2022-04-12 Taiwan Semiconductor Manufacturing Company Ltd. Seed layer for ferroelectric memory device and manufacturing method thereof
US11430510B2 (en) * 2020-12-11 2022-08-30 International Business Machines Corporation Multi-level ferroelectric field-effect transistor devices

Also Published As

Publication number Publication date
CN113675176A (zh) 2021-11-19
US11765887B2 (en) 2023-09-19
EP3910635A1 (en) 2021-11-17
CN113675176B (zh) 2024-03-19
US20210358694A1 (en) 2021-11-18
US20230320078A1 (en) 2023-10-05
US11980023B2 (en) 2024-05-07

Similar Documents

Publication Publication Date Title
CN111295735B (zh) 具有织构化铱底电极的基于氧化铪和氧化锆的铁电器件
KR20210138997A (ko) 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터
KR20180111304A (ko) 강유전성 메모리 장치
US20210375890A1 (en) Ferroelectric memory device and method of forming the same
KR20210138993A (ko) 박막 구조체 및 이를 포함하는 반도체 소자
US5218512A (en) Ferroelectric device
US20100182730A1 (en) Ferroelectric varactor with improved tuning range
US7180119B2 (en) Capacitor and method for fabricating the same, and semiconductor device and method for fabricating the same
JP2022114457A (ja) キャパシタ、及びそれを含む半導体装置
US20210013219A1 (en) Semiconductor storage device and multiplier-accumulator
US6855973B2 (en) Semiconductor memory device including a capacitor an upper electrode of which being resistant of exfoliation
US6441415B1 (en) Ferroelectric and paraelectric thin film devices using dopants which eliminate ferroelectricity
JPH0590600A (ja) 強誘電体デバイス
JPH0590599A (ja) 強誘電体デバイス
US6700145B1 (en) Capacitor with high charge storage capacity
US11908887B2 (en) Capacitor and semiconductor device including the same
US20230121102A1 (en) Capacitor device and semiconductor device including the same
US20230103003A1 (en) Ferroelectric and paraelectric stack capacitors
JPH05135570A (ja) 不揮発性半導体記憶装置
JPH11177038A (ja) Ｍｆｍｉｓ型強誘電体記憶素子とその製造方法
KR100896027B1 (ko) 반도체 장치 및 그 제조 방법
JP4167792B2 (ja) 半導体装置及びその製造方法
JPH113976A (ja) 誘電体素子、強誘電体メモリおよびその動作方法
KR20230055504A (ko) 반도체 장치 및 이를 포함하는 반도체 메모리 장치
KR100207517B1 (ko) 에피텍셜 강유전체 메모리 소자 구조

Legal Events

Date Code Title Description
E902 Notification of reason for refusal