KR20180111304A - 강유전성 메모리 장치 - Google Patents
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Abstract
일 실시 예에 있어서, 강유전성 메모리 장치는 기판, 상기 기판 상에 배치되는 인듐-갈륨-아연 산화물층, 상기 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층, 및 상기 강유전성 물질층 상에 배치되는 게이트 전극층을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 강유전성 메모리 장치에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 구체적으로, 강유전성 물질은 두 개의 안정된 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 이러한 특징은 "0" 또는 "1"의 정보를 비휘발적으로 저장하는데 이용될 수 있다.
한편, 상기 잔류 분극은 외부 전계를 인가하여 스위칭 할 수 있기 때문에, 상기 강유전성 물질을 비휘발성 메모리 장치에 적용하려는 연구가 활발하게 진행되고 있다. 일 적용예로서, 하나의 트랜지스터 및 하나의 캐패시터를 구비하는 셀 구조에서, 상기 캐패시터의 유전층으로서 상기 강유전성 물질을 적용하는 메모리 소자를 들 수 있다. 다른 적용예로서, 하나의 트랜지스터를 구비하는 셀 구조에서, 상기 트랜지스터의 게이트 유전층으로서 상기 강유전성 물질을 적용하는 메모리 소자를 들 수 있다.
본 개시의 일 실시 예는 강유전성 물질을 이용하여 멀티 레벨의 정보를 저장할 수 있는 강유전성 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 기판, 상기 기판 상에 배치되는 인듐-갈륨-아연 산화물층, 상기 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층, 및 상기 강유전성 물질층 상에 배치되는 게이트 전극층을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 메모리 장치는 기판, 상기 기판 상에 배치되는 c축 정렬된 결정질 인듐-갈륨-아연 산화물층, 상기 인듐-갈륨-아연 산화물층 상에 배치되는 절연층, 상기 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층, 및 상기 강유전성 물질층 상에 배치되는 게이트 전극층을 포함한다. 이때, 상기 강유전성 물질층은 HfO2, ZrO2, 및 Hf0 . 5Zr0 . 5O2 중 적어도 하나를 포함한다. 상기 강유전성 물질층 내에 복수의 잔류 분극 배향 상태가 비휘발적으로 저장된다.
본 개시의 또다른 측면에 따르는 강유전서 메모리 장치는 기판, 상기 기판 상에 배치되는 c축 정렬된 결정질 인듐-갈륨-아연 산화물층, 상기 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층, 상기 강유전성 물질층 상에 배치되는 게이트 전극층, 상기 강유전성 물질층 하부의 상기 인듐-갈륨-아연 산화물층 내에 위치하는 채널 영역 및 상기 채널 영역을 기준으로 서로 반대 방향의 상기 인듐-갈륨-아연 산화물 층 상에 배치되는 소스 전극층 및 드레인 전극층을 포함한다. 상기 강유전성 물질층의 복수의 서로 구분되는 잔류 분극 상태에 대응하여, 상기 인듐-갈륨-아연 산화물층의 채널 영역에 서로 식별되는 복수의 채널 저항 상태가 구현된다.
상술한 본 개시의 실시 예에 따르면, 활성층으로서의 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층, 및 게이트 전극층을 포함하는 트랜지스터 형태의 강유전성 메모리 장치를 구현할 수 있다. 이 때, 상기 강유전성 물질층에 저장되는 잔류 분극의 배향에 대응하여, 상기 인듐-갈륨-아연 산화물층의 채널 영역에 서로 다른 밀도를 가지는 전하가 유도될 수 있다. 상기 유도된 전하 밀도에 따라 서로 식별되는 복수의 채널 저항이 구현될 수 있다.
한편, 전계 효과 박막 트랜지스터에 적용될 때, 상기 인듐-갈륨-아연 산화물층은 종래의 실리콘 활성층과 실질적으로 동일 수준의 턴온 전류 및 상기 실리콘 활성층에 비해 매우 낮은 수준의 턴오프 전류를 구현할 수 있다. 이에 따라, 상기 인듐-갈륨-아연 산화물층의 상기 채널 영역에서 구현할 수 있는 채널 저항 상태의 분포 범위를 증가시킬 수 있다.
본 개시의 실시예에서는, 상기 채널 저항 상태의 분포 범위를 증가시킴으로써, 상기 채널 영역에서 구현할 수 있는 채널 저항 상태의 개수를 증가시킬 수 있다. 이에 따라, 상기 증가된 개수의 채널 저항 상태에 대응되는 잔류 분극 배향 상태를 구현함으로써, 강유전성 메모리 장치에 기록할 수 있는 멀티 레벨 신호 정보의 수를 증가시킬 수 있다.
또, 동일 개수의 채널 저항 상태에 대해, 서로 다른 채널 저항 상태들을 식별할 수 있는 센싱 마진을 증가시킬 수 있다. 이에 따라, 강유전성 메모리 장치(10)에 저장된 멀터 레벨 정보를 보다 신뢰성 있게 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3은 전계 효과 트랜지스터의 활성층의 재질에 따르는 채널 전류를 개략적으로 설명하는 모식도이다.
도 4는 본 개시의 일 실시예에 따르는 강유전성 메모리 장치에서 구현되는 멀티 레벨 저항을 개략적으로 나타내는 그래프이다.
도 5 내지 도 8은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 멀티 레벨 신호를 저장하는 방법을 개략적으로 나타내는 모식도이다.
도 9 내지 도 12는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 멀티 레벨 정보를 판독하는 방법을 개략적으로 나타내는 모식도이다.
도 13 내지 도 17은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 18 및 도 19는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3은 전계 효과 트랜지스터의 활성층의 재질에 따르는 채널 전류를 개략적으로 설명하는 모식도이다.
도 4는 본 개시의 일 실시예에 따르는 강유전성 메모리 장치에서 구현되는 멀티 레벨 저항을 개략적으로 나타내는 그래프이다.
도 5 내지 도 8은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 멀티 레벨 신호를 저장하는 방법을 개략적으로 나타내는 모식도이다.
도 9 내지 도 12는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 멀티 레벨 정보를 판독하는 방법을 개략적으로 나타내는 모식도이다.
도 13 내지 도 17은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 18 및 도 19는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, 강유전성 메모리 장치의 프로그래밍 동작 또는 소거 동작은, 강유전성 물질층 내의 잔류 분극의 배향을 변경시키는 동작을 의미할 수 있다. 상기 잔류 분극의 배향이 변경됨으로써, 상기 강유전성 메모리 장치의 읽기 동작 시에, 소스 전극층과 드레인 전극층 사이의 채널 영역에서 측정되는 전기 저항이 변화할 수 있다.
본 개시의 일 측면에 따르는 강유전성 메모리 장치는 인듐-갈륨-아연 산화물층 및 상기 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층을 구비하는 트랜지스터 형태를 가질 수 있다. 일 예로서, 상기 인듐-갈륨-아연 산화물층은 c-축 정렬된 결정 구조를 가지는 반도체 물질일 수 있다. 또한, 상기 인듐-갈륨-아연 산화물층은 박막 트랜지스터의 활성층으로 적용될 수 있을 만큼 충분한 전하 이동도를 가질 수 있으며, 후술하는 바와 같이, 종래의 도핑된 실리콘 반도체와 대비하여, 상대적으로 매우 낮은 누설 전류를 가질 수 있다.
본 개시의 실시 예는, 상기 인듐-갈륨-아연 산화물층 및 상기 강유전성 물질층을 이용하여, 멀티 레벨의 정보를 신뢰성 있게 구현할 수 있는 강유전성 메모리 장치를 제공한다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 강유전성 메모리 장치(10)는 기판(101), 인듐-갈륨-아연 산화물(In-Ga-Zn 산화물, IGZO)층(120), 및 게이트 구조물(11)을 포함한다. 게이트 구조물(11)은 게이트 유전층(135), 강유전성 물질층(145) 및 게이트 전극층(155)을 포함할 수 있다. 강유전성 메모리 장치(10)는 게이트 구조물(11)의 양단에 배치되는 소스 전극층(160) 및 드레인 전극층(170)을 포함할 수 있다. 또한, 강유전성 메모리 장치(10)는 기판(101)과 인듐-갈륨-아연 산화물층(120) 사이에 배치되는 층간 절연층(110)을 더 포함할 수 있다. 강유전성 메모리 장치(10)는 게이트 구조물(11)을 이용하여 소스 전극층(160) 및 드레인 전극층(170) 사이의 채널 저항을 제어하는 트랜지스터 형태의 구조를 가질 수 있다.
도 1을 참조하면, 기판(101)은 반도체 물질, 절연 물질, 또는 전도성 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판, SOI(silicon-on-insulator) 기판일 수 있다. 기판(101)은 다른 예로서, 사파이어 기판, 쿼츠 기판 또는 유리 기판일 수 있다. 기판(101)은 또다른 예로서, 도핑된 반도체 기판, 또는 전도체 기판일 수 있다.
인듐-갈륨-아연 산화물층(120)은 기판 (101) 상부에 배치될 수 있다. 일 예로서, 인륨-갈륨-아연 산화물층(120)은 c-축 정렬된 결정 구조를 가질 수 있다. 일 실시예에서, 인듐-갈륨-아연 산화물층(120)은 DC 또는 AC 스퍼터링 법에 의해 결정질로 증착될 수 있다. 일 예로서, 인듐-갈륨-아연 산화물층(120)은 단일 금속산화물 타겟을 이용하는 스퍼터링법 또는, 복수의 금속 타겟을 이용하는 반응성 스퍼터링법으로 증착될 수 있다. 다른 실시 예에서, 인듐-갈륨-아연 산화물층(120)은 화학기상증착법 또는 원자층 증착법에 의해 결정질, 부분적 결정질 또는 비정질의 박막으로 증착될 수 있다. 결정화도가 충분하지 않은 경우, 인듐-갈륨-아연 산화물층(120)의 결정화를 위해 추가적인 열처리를 수행할 수 있다.
인듐-갈륨-아연 산화물층(120)은, 강유전성 메모리 장치(10)의 활성층(active layer)으로 적용될 수 있다. 강유전성 물질층(145)의 잔류 분극 배향에 의해, 게이트 구조물(11) 하부의 인듐-갈륨-아연 산화물층(120)에는 전하가 유도될 수 있다. 상기 전하가 유도된 인듐-갈륨-아연 산화물층(120)의 영역은 강유전성 메모리 장치(10)의 채널 영역으로 기능할 수 있다. 이때, 상기 유도된 전하의 밀도에 따라, 상기 채널 영역의 전기적 저항이 변화할 수 있다.
한편, 전계 효과 박막 트랜지스터에 적용될 때, 인듐-갈륨-아연 산화물층(120)은 종래의 실리콘 활성층과 대비하여, 실질적으로 동일 수준의 턴온 전류 및 상기 실리콘 활성층에 비해 매우 낮은 수준의 턴오프 전류를 구현할 수 있다. 이에 따라, 인듐-갈륨-아연 산화물층(120)은 채널 영역에서 구현할 수 있는 채널 저항의 분포 범위를 증가시킬 수 있다.
본 개시의 실시예에서는, 상기 채널 저항의 분포 범위를 증가시킴으로써, 상기 채널 영역 내에서 식별되는 채널 저항 상태의 개수를 증가시킬 수 있다. 또, 종래와 동일한 개수의 채널 저항 상태를 구현하는 경우, 서로 다른 채널 저항 상태들을 식별할 수 있는 센싱 마진을 증가시킬 수 있다. 이에 따라, 강유전성 메모리 장치(10)에서 보다 신뢰성 있는 멀티 레벨 정보를 구현할 수 있다.
층간 절연층(110)은 기판(101)과 인듐-갈륨-아연 산화물층(120) 사이에 배치될 수 있다. 층간 절연층(110)은 절연성 물질을 포함할 수 있다. 일 예로서, 층간 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄산화물 등을 포함할 수 있다. 층간 절연층(110)은 비정질 구조를 가질 수 있다.
층간 절연층(110)은 기판(101)이 반도체 또는 전도체를 포함하는 경우, 인듐-갈륨-아연 산화물층(120)과 기판(101) 사이에서 전하 전도를 차단하는 역할을 수행할 수 있다. 그 결과, 기판(101) 방향으로의 누설 전류를 억제하여, 채널 전도 특성을 향상시킬 수 있다. 몇몇 실시예들에 있어서, 기판(101)이 절연 물질로 이루어지는 경우, 층간 절연층(110)은 생략될 수 있다.
게이트 구조물(11)은 게이트 유전층(135), 강유전성 물질층(145) 및 게이트 전극층(155)을 포함한다. 게이트 유전층(135)은 인듐-갈륨-아연 산화물층(120) 상에 배치될 수 있다. 게이트 유전층(135)은 인듐-갈륨-아연 산화물층(120)과 강유전성 물질층(145) 사이에 배치되어, 인듐-갈륨-아연 산화물층(120)과 강유전성 물질층(145) 사이에서 전하가 전도하는 것을 억제하는 역할을 수행할 수 있다.
게이트 유전층(135)은 일 예로서, 실리콘산화물, 실리콘질화물, 또는 실리콘 산질화물을 포함할 수 있다. 게이트 유전층(135)은 일 예로서, 약 10Å 내지 50Å의 두께를 가질 수 있다.
강유전성 물질층(145)은 게이트 유전층(135) 상에 배치될 수 있다. 강유전성 물질층(145)는 내부에 잔류 분극을 가질 수 있다. 상기 잔류 분극은 게이트 유전층(135)과 인접한 인듐-갈륨-아연 산화물층(120) 내에 전하를 유도할 수 있다. 상기 잔류 분극이 배향되는 정도(degree)는, 강유전성 물질층(145)이 가지는 히스테리시스 곡선을 따라 게이트 전극층(155)에 인가되는 바이어스의 극성 및 크기에 의해 제어될 수 있다.
강유전성 물질층(145)은 일 예로서, 하프늄 또는 지르코늄의 산화물, 또는 페로브스카이트계 물질을 포함할 수 있다. 강유전성 물질층(145)은 일 예로서, HfO2, ZrO2, Hf0 . 5Zr0 . 5O2, PbZrxTi1 - xO3(0<x<1, PZT), Ba(Sr,Ti)O3 (BST), Bi4 -xLaxTi3O12(0<x<1, BLT), SrBi2Ta2O9(SBT), Pb5Ge5O11(PGO), SrBi2Nb2O9(SBN), YMnO3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 강유전성 물질층(145)는 도핑된 HfO2, 도핑된 ZrO2, 도핑된 Hf0.5Zr0.5O2 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이때, 강유전성 물질층(145)는, 도펀트로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 강유전성 물질층(145)이 HfO2, ZrO2, Hf0 . 5Zr0 . 5O2 또는 이들의 둘 이상의 조합을 포함할 경우, 강유전성 물질층(145)는 약 5 nm 이상 약 20 nm 이하의 두께를 가질 수 있다. 다른 실시 예에 있어서, 강유전성 물질층(145)이 페로브스카이트계 물질을 포함하는 경우, 강유전성 물질층(145)는 약 30 nm 이상 약 100 nm 이하의 두께를 가질 수 있다.
본 실시 예에서, 프로그래밍 동작 또는 소거 동작 시에 게이트 전극층(155)에 인가되는 바이어스의 극성 및 크기를 제어하여, 상기 강유전성 물질층(145) 내에서 잔류 분극이 배향되는 정도(degree)를 조절할 수 있다. 상기 잔류 분극의 배향 정도에 대응되는 멀티 레벨의 신호 정보가 비휘발적으로 저장될 수 있다. 한편, 인듐-갈륨-아연 산화물층(120)의 채널 영역에는 상기 잔류 분극의 배향 정도에 대응하여 서로 다른 양의 전하가 유도될 수 있다. 그 결과, 상기 강유전성 메모리 장치의 읽기 동작 시에, 인듐-갈륨-아연 산화물층(120)의 채널 영역에는 서로 차별되는 복수의 채널 저항이 구현될 수 있다.
게이트 전극층(155)은 강유전성 물질층(145) 상에 배치될 수 있다. 게이트 전극층(155)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 1을 다시 참조하면, 게이트 구조물(110)의 양단에 소스 전극층(160) 및 드레인 전극층(170)이 배치될 수 있다. 소스 전극층(160) 및 드레인 전극층(170)은 강유전성 물질층(145) 하부의 상기 채널 영역을 기준으로 서로 반대 방향의 인듐-갈륨-아연 산화물층(120) 상에 배치될 수 있다.
구체적으로, 소스 전극층(160) 및 드레인 전극층(170)은 인듐-갈륨-아연 산화물층(120)의 리세스된 영역 내에서 서로 마주보도록 배치될 수 있다. 소스 전극층(160) 및 드레인 전극층(170)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 카바이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에 따르는 강유전성 메모리 장치는, 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층을 구비할 수 있다. 게이트 전극층에 인가되는 기록 전압의 크기에 따라, 상기 강유전성 물질층 내에 복수의 잔류 분극 배향 상태가 구현될 수 있다. 상기 잔류 분극의 배향 상태에 대응되는 멀티 레벨의 신호 정보가 비휘발적으로 저장될 수 있다. 한편, 상기 강유전성 메모리 장치의 읽기 동작 시에, 상기 강유전성 물질층에 저장된 잔류 분극 배향 상태에 대응하여, 상기 인듐-갈륨-아연 산화물층의 채널 영역에 서로 다른 밀도의 전하가 유도될 수 있다. 그리고, 상기 유도된 전하 밀도에 따라 상기 채널 영역에 서로 다른 복수의 채널 저항이 구현될 수 있다.
한편, 상기 인듐-갈륨-아연 산화물층은 종래의 실리콘 활성층과 실질적으로 동일 수준의 턴온 전류를 구비할 때, 상기 실리콘 활성층에 비해 매우 낮은 수준의 턴오프 전류를 구현할 수 있다. 이에 따라, 상기 인듐-갈륨-아연 산화물층이 상기 채널 영역에서 구현할 수 있는 채널 저항의 분포 범위를 증가시킬 수 있다.
본 개시의 실시 예에서는, 상기 채널 영역에서 구현할 수 있는 채널 저항의 분포 범위를 증가시킴으로써, 상기 증가된 채널 저항의 분포 범위에 대응되는 잔류 분극 배향 상태를 증가시킬 수 있다. 또한, 상기 증가된 채널 저항의 분포 범위를 이용하여, 각각의 잔류 분극 배향 상태에 대응되는 서로 다른 채널 저항을 서로 식별할 수 있는 센싱 마진을 증가시킬 수 있다. 이에 따라, 보다 신뢰성 있는 멀티 레벨 정보를 구현하는 강유전성 메모리 장치를 제공할 수 있다.
도 2는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 강유전성 메모리 장치(20)는, 소스 전극층(260) 및 드레인 전극층(270)이 인듐-갈륨-아연 산화물층(120) 상에 배치되는 구성을 제외하고는 도 1과 관련하여 상술한 강유전성 메모리 장치(10)과 그 구성이 실질적으로 동일하다.
본 실시 예에서, 게이트 전극층(155)과 소스 전극층(260) 또는 게이트 전극층(155)과 드레인 전극층(270) 사이의 전기적 단락을 방지하기 위해, 소스 전극층(260) 및 드레인 전극층(270)의 상면이 강유전성 물질층(145)와 게이트 전극층(155)의 계면보다 하부에 배치되도록 할 수 있다.
도 3은 전계 효과 트랜지스터의 활성층의 재질에 따르는 채널 전류를 개략적으로 설명하는 모식도이다. 상기 전계 효과 트랜지스터는 전기적 스위치로 기능하는 종래의 트랜지스터 소자일 수 있다. 도 3의 제1 그래프(310)는 상기 트랜지스터의 활성층으로서 c축 정렬된결정질 인듐-갈륨-아연 산화물층(C-axis aligned crystalline In-Ga-Zn oxide, CAAC-IGZO)을 적용하는 경우의 온-오프 전류를 나타내며, 제2 그래프(310)는 상기 트랜지스터의 활성층으로서 단결정 실리콘층을 적용하는 경우의 온-오프 전류를 나타낸다.
일 예로서, S Yamazaki 등의 논문 Japanese Journal of Applied Physics 54, 04ED18(2014)에 따르면, c축 정렬된 결정질 인듐-갈륨-아연 산화물(C-axis aligned crystalline In-Ga-Zn oxide, CAAC-IGZO)을 전계효과트랜지스터의 활성층으로 적용하는 경우, 85℃에서 10-22 A/μm 미만의 턴오프 전류가 측정되었으며, 상온에서는 약 10-24 A/μm 이하의 턴오프 전류를 가지는 것으로 예측하고 있다. 종래의 실리콘 활성층의 턴오프 전류는, 통상 10-14 A/μm 정도로 알려져 있는데, c축 정렬된 결정질 인듐-갈륨-아연 산화물층을 활성층으로 적용하는 경우의 턴오프 전류는 상기 실리콘 활성층의 턴오프 전류 보다 약 1010 배 낮은 값에 해당된다.
또한, 상기 논문에서는, c축 정렬된 결정질 인듐-갈륨-아연 산화물층을 전계효과트랜지스터의 활성층으로 적용하는 경우, 약 10-3 A/μm 의 턴온 전류가 측정되는 것으로 보고하고 있다. 이러한 상기 논문의 기술은 본 개시의 실시예의 일 구성으로 포함(incorporated)될 수 있다.
도 3을 참조하면, 전계 효과 트랜지스터의 채널을 따라 흐르는 전류를 측정하는 경우, 제1 그래프(310)은 제1 턴오프 전류(Ioff -310) 및 제1 턴온 전류(Ion-310)를 가지며, 제2 그래프(320)은 제2 턴오프 전류(Ioff -320) 및 제2 턴온 전류(Ion-320)를 가질 수 있다. 제1 그래프(310) 및 제2 그래프(310)에서, 실질적으로 동일한 수준의 턴온 전류(Ion)를 가지는 것으로 가정할 때, 제1 그래프(310) 및 제2 그래프(320)는, 각각의 턴오프 전류에 따라, 각각 제1 채널 전류 범위(D310) 및 제2 채널 전류 범위(D320)을 가질 수 있다. 이때, 제1 채널 전류 범위(D310)는 제1 턴온 전류(Ion-310) 및 제1 턴오프 전류(Ioff - 310)의 차이를 의미하며, 제2 채널 전류 범위(D320)은 제2 턴온 전류(Ion-320)와 제2 턴오프 전류(Ioff - 320)의 차이를 의미할 수 있다.
일 예로서, 제1 채널 전류 범위(D310)는 제2 채널 전류 범위(D320)와 대비하여, 약 1010배 큰 채널 전류의 분포 범위를 가질 수 있다. 따라서, c축 정렬된 결정질 인듐-갈륨-아연 산화물층을 본 개시의 강유전성 메모리 장치의 활성층으로 적용하는 경우, 제1 턴오프 전류(Ioff - 310)와 제1 턴온 전류(Ion-310) 사이의 채널 전류 분포 범위 사이에, 서로 식별되도록 구현되는 전류 레벨의 개수를 상대적으로 증가시킬 수 있다.
도 4는 본 개시의 일 실시예에 따르는 강유전성 메모리 장치에서 구현되는 멀티 레벨 저항 상태를 개략적으로 나타내는 그래프이다. 도 4를 참조하면, 상기 강유전성 메모리 장치는, 턴오프 전류 및 턴온 전류 사이에서, 소정의 채널 저항 상태의 분포 범위(R310)를 구현할 수 있다. 일 실시 예에 있어서, 채널 저항 상태의 분포 범위(R310)는 도 3과 관련하여 도시한 제1 채널 전류의 분포 범위(D310)에 의해 도출될 수 있다.
도 4를 참조하면, 상기 강유전성 메모리 장치는 읽기 동작 시에 제1 내지 제4 채널 저항 상태(R1, R2, R3, R4)를 구현할 수 있다. 제1 내지 제4 채널 저항 상태(R1, R2, R3, R4)은 각각 제1 내지 제4 밴드폭(B1, B2, B3, B4)를 가질 수 있다. 제1 내지 제4 채널 저항 상태(R1, R2, R3, R4)는 인접하는 채널 저항 상태와의 사이에서, 각각 제1 내지 제3 밴드 간격(M1, M2, M3)를 구비할 수 있다. 다만, 도시된 채널 저항 상태의 개수, 밴드폭, 및 채널 저항 상태 간 밴드 간격은 설명의 편의를 위해 개략적으로 단순화하여 도시한 것이므로, 반드시 이에 한정되는 것은 아니다.
본 개시의 실시 예에서는, 종래의 실리콘 반도체층보다 채널 전류의 분포 범위 또는 채널 저항 상태의 분포 범위를 증가시킬 수 있는 인듐-갈륨-아연 산화물층을 활성층으로 적용한다. 이에 따라, 채널 저항 상태의 분포 범위(R310) 내에서 서로 식별되는 채널 저항 상태의 개수를 보다 증가시킬 수 있다. 즉, 상기 증가된 개수의 채널 저항 상태에 대응되는 잔류 분극 배향 상태를 구현함으로써, 강유전성 메모리 장치에 기록할 수 있는 멀티 레벨 신호 정보의 수를 증가시킬 수 있다.
또, 종래와 동일한 개수의 채널 저항을 구현하는 경우, 상기 채널 저항들 사이의 밴드 간격이 증가하도록 상기 복수의 채널 저항을 배치할 수 있다. 그 결과, 강유전성 물질층에 저장된 복수의 잔류 분극 배향 상태에 대응되는 복수의 채널 저항을 서로 식별할 수 있는 센싱 마진이 증가할 수 있다. 이에 따라, 강유전성 메모리 장치(10)에서 보다 신뢰성 있는 멀티 레벨 정보가 구현될 수 있다.
도 5 내지 도 8은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 멀티 레벨 정보를 저장하는 방법을 개략적으로 나타내는 모식도이다. 일 실시 예에서, 도 5 내지 도 8의 강유전체 메모리 장치는 도 4의 제1 내지 제4 채널 저항(R1, R2, R3, R4)에 각각 대응되는 제1 내지 제4 잔류 분극 상태(S1, S2, S3, S4)를 가지는 멀티 레벨 신호를 저장할 수 있다. 또한, 도 5 내지 도 8의 강유전체 메모리 장치는 도 1과 관련하여 상술한 실시예의 강유전체 메모리 장치(10)일 수 있다. 도면에서는 하부 방향으로 배향된 분극을 Pdown으로 도시하고 있으며, 상부 방향으로 배향된 분극을 Pup으로 도시하고 있다.
도 5를 참조하면, 강유전성 메모리 장치(10)의 게이트 전극층(155)에 소거 전압(V0)이 인가될 수 있다. 소거 전압(V0)은 기판(120) 또는 소스 전극층(160)의 전위와 대비하여, 게이트 전극층(155)이 음의 전위를 가지도록 인가될 수 있다. 소거 전압(V0)은 강유전성 물질층(145) 내부의 분극(polarization)을 전체적으로 상부 방향으로 배향시킬 수 있다. 이에 따라, 제1 잔류 분극 배향 상태(S1)가 제1 레벨 정보로서, 강유전성 메모리 장치(10)에 비휘발적으로 저장될 수 있다.
도 6을 참조하면, 강유전체 메모리 장치(10)의 게이트 전극층(155)에 제1 프로그래밍 전압이 인가될 수 있다. 제1 프로그래밍 전압(V1)은 기판(120) 또는 소스 전극층(160)의 전위와 대비하여, 게이트 전극층(155)이 양의 전위를 가지도록 인가될 수 있다. 제1 프로그래밍 전압(V1)은 강유전성 물질층(145) 내부의 분극(polarization)의 배향을 하부 방향으로 전환시킬 수 있다. 이에 따라, 제2 잔류 분극 배향 상태(S2)가 제2 레벨 정보로서, 강유전성 메모리 장치(10)에 비휘발적으로 저장될 수 있다.
도 7을 참조하면, 강유전체 메모리 장치(10)의 게이트 전극층(155)에 제2 프로그래밍 전압(V2)이 인가될 수 있다. 상기 제2 프로그래밍 전압(V2)은 기판(120) 또는 소스 전극층(160)의 전위와 대비하여, 게이트 전극층(155)이 양의 전위를 가지도록 인가될 수 있다. 제2 프로그래밍 전압(V2)은 강유전성 물질층(145) 내부의 분극(polarization)의 배향을 하부 방향으로 전환시킬 수 있다. 제2 프로그래밍 전압(V2)의 크기는 도 6의 상기 제1 프로그래밍 전압(V1)의 크기보다 클 수 있다. 이에 따라, 강유전성 물질층(145) 내부의 분극이 아래 방향으로 배향되는 정도(degree)는 상기 제1 프로그래밍 전압(V1)이 인가되는 경우의 배향 정도보다 클 수 있다. 도면에서는 대부분의 분극이 하부 방향으로 배향되고 있으며, 일부의 분극은 상부 방향으로 배향되고 있다. 이에 따라, 제3 잔류 분극 배향 상태(S3)가 제3 레벨 정보로서, 강유전성 메모리 장치(10)에 비휘발적으로 저장될 수 있다.
도 8을 참조하면, 강유전성 메모리 장치(10)의 게이트 전극층(155)에 제3 프로그래밍 전압(V3)이 인가될 수 있다. 상기 제3 프로그래밍 전압(V3)은 기판(120) 또는 소스 전극층(160)의 전위와 대비하여, 게이트 전극층(155)이 양의 전위를 가지도록 인가될 수 있다. 제3 프로그래밍 전압(V3)은, 강유전성 물질층(145) 내부의 분극(polarization)을 전체적으로 하부 방향으로 배향시킬 수 있다. 이에 따라, 제4 잔류 분극 배향 상태(S4)가 제4 레벨 정보로서, 강유전성 메모리 장치(10)에 비휘발적으로 저장될 수 있다.
도 9 내지 도 12는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 멀티 레벨 정보를 판독하는 방법을 개략적으로 나타내는 모식도이다. 일 실시 예에서, 도 9 내지 도 12에서 강유전체 메모리 장치는 도 5 내지 도 8에서 강유전성 메모리 장치가 저장한 제1 내지 제4 잔류 분극 상태(S1, S2, S3, S4)에 대응되는 제1 내지 제4 채널 저항(R1, R2, R3, R4)을 각각 구현할 수 있다. 상기 제1 내지 제4 채널 저항(R1, R2, R3, R4)은 도 4에 도시되는 제1 내지 제4 채널 저항(R1, R2, R3, R4)일 수 있다.
도 9 내지 도 12를 참조하면, 게이트 전극층(155)에 읽기 전압(VR)이 인가되고, 소스 전극층(160) 및 드레인 전극층(170)에, 각각 소스 전압(VS) 및 드레인 전압(VD)가 인가됨으로써, 강유전성 메모리 장치의 읽기 동작이 수행될 수 있다. 일 예로서, 읽기 전압(VR) 및 드레인 전압(VD)의 크기는 소스 전압(VS)의 크기보다 클 수 있다.
도 9를 참조하면, 전체적으로 상부 방향으로 배향된 분극에 의해 게이트 유전층(135) 하부의 인듐-갈륨-아연 산화물층(120)에 위치하는 채널 영역에 전자가 공핍(deplete)될 수 있다. 상기 채널 영역에 전자가 공핍(deplete)됨으로써, 상기 채널 영역에 제1 채널 저항(R1) 상태가 구현될 수 있다. 제1 채널 저항 상태(R1)는 상기 채널 영역에서 구현되는 가장 높은 저항 상태일 수 있다. 일 예로서, 제1 채널 저항 상태(R1)는 턴오프 상태에서 소스 전극층(160)과 드레인 전극층(170) 사이에 누설 전류가 발생할 때의 저항 상태일 수 있다.도 10을 참조하면, 게이트 전극층(155)에 읽기 전압(VR)이 인가될 때, 도 9와 대비할 때 하부 방향으로 배향된 분극에 의해 인듐-갈륨-아연 산화물층(120)의 채널 영역에 전자가 유도될 수 있다. 상기 유도된 전자에 의해, 소스 전극층(160) 및 드레인 전극층(170) 사이에 제1 두께(t1)을 가지는 채널층(122)이 형성될 수 있다. 이에 따라, 제1 채널 저항 상태(R1)와 대비하여 상대적으로 낮은 저항을 가지는 제2 채널 저항 상태(R2)가 구현될 수 있다.
도 11을 참조하면, 게이트 전극층(155)에 읽기 전압(VR)이 인가될 때, 도 10와 대비할 때, 강유전성 물질층(145) 내에 하부 방향으로 배향된 분극 비율이 커짐에 따라, 인듐-갈륨-아연 산화물층(120)의 채널 영역에 유도되는 전자(105)의 량이 증가할 수 있다. 상기 증가된 유도 전자에 의해, 소스 전극층(160) 및 드레인 전극층(170) 사이에 보다 증가된 제2 두께(t2)을 가지는 채널층(122)이 형성될 수 있다. 이에 따라, 제2 채널 저항 상태(R2)와 대비하여 상대적으로 낮은 저항을 가지는 제3 채널 저항 상태(R3)가 구현될 수 있다.
도 12를 참조하면, 게이트 전극층(155)에 읽기 전압(VR)이 인가될 때, 도 11과 대비할 때, 분극 배향이 전체적으로 아래 방향으로 형성됨에 따라, 인듐-갈륨-아연 산화물층(120)의 채널 영역에 유도되는 전자(105)의 량이 보다 증가할 수 있다. 상기 증가된 유도 전자에 의해, 소스 전극층(160) 및 드레인 전극층(170) 사이에 보다 증가된 제3 두께(t3)을 가지는 채널층(122)이 형성될 수 있다. 이에 따라, 제3 채널 저항 상태(R3)와 대비하여 상대적으로 낮은 저항을 가지는 제4 채널 저항 상태(R4)가 구현될 수 있다. 제4 채널 저항 상태(R4)는 상기 채널 영역에서 구현되는 가장 낮은 저항 상태일 수 있다.
상술한 바와 같이, 본 실시 예에서는 실리콘층에 비해 상대적으로 넓은 채널 저항 범위를 가지는 인듐-갈륨-아연 산화물층을 활성층으로 적용할 수 있다. 강유전성 물질층에 저장된 잔류 분극 배향 정도에 따라 서로 다른 밀도의 전하가 상기 활성층 내 채널 영역에 유도됨으로써, 강유전성 메모리 장치는 멀티 레벨 정보를 신뢰성 있게 구현할 수 있다.
도 13 내지 도 17은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 13을 참조하면, 기판(101)을 제공한다. 기판(101)은 반도체 물질, 절연 물질, 또는 전도성 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판, SOI(silicon-on-insulator) 기판일 수 있다. 기판(101)은 다른 예로서, 사파이어 기판, 쿼츠 기판 또는 유리 기판일 수 있다. 기판(101)은 또다른 예로서, 도핑된 반도체 기판, 또는 전도체 기판일 수 있다.
기판(101) 상에 층간 절연층(110)을 형성한다. 층간 절연층(110)은 절연성 물질을 포함할 수 있다. 일 예로서, 층간 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄산화물 등을 포함할 수 있다. 층간 절연층(110)은 비정질 구조를 가질 수 있다. 층간 절연층(110)은 일 예로서, 화학기상증착법, 열산화법 등을 적용하여 형성할 수 있다. 몇몇 실시 예들에 있어서, 기판(101)이 절연 기판인 경우, 층간 절연층(110)은 생략될 수 있다.
도 14를 참조하면, 층간 절연층(110) 상에 인듐-갈륨-아연 산화물층(120)을 형성한다. 인듐-갈륨-아연 산화물층(120)은 인륨-갈륨-아연 산화물층(120)은 c-축 정렬된 결정 구조를 가질 수 있다.
일 실시예에서, 인듐-갈륨-아연 산화물층(120)은 DC 또는 AC 스퍼터링 법에 의해 결정질로 형성될 수 있다. 일 예로서, 인듐-갈륨-아연 산화물층(120)은 단일 금속산화물 타겟을 이용하는 스퍼터링법 또는, 복수의 금속 타겟을 이용하는 반응성 스퍼터링법으로 형성될 수 있다. 적용할 수 있다. 다른 실시 예에서, 인듐-갈륨-아연 산화물층(120)은 다른 예로서, 화학기상증착법 또는 원자층 증착법에 의해 결정질 또는 비정질로 형성될 수 있다. 이후에, 인듐-갈륨-아연 산화물층(120)의 결정화를 위해 추가적인 열처리를 수행할 수 있다. 상기 열처리는 산소 분위기 또는 비활성 가스 분위기에서 진행될 수 있다.
도 15를 참조하면, 인듐-갈륨-아연 산화물층(120) 상에 게이트 유전막(130), 강유전성 물질막(140), 및 게이트 전극막(150)을 순차적으로 형성한다.
게이트 유전막(130)은 일 예로서, 실리콘산화물, 실리콘질화물, 또는 실리콘 산질화물을 포함할 수 있다. 게이트 유전막(130)은 일 예로서, 약 10Å 내지 50Å의 두께를 가질 수 있다. 게이트 유전막(130)은 일 예로서, 화학기상증착법, 원자층 증착법 등을 적용하여 형성할 수 있다.
강유전성 물질막(140)은 일 예로서, 하프늄 또는 지르코늄의 산화물, 또는 페로브스카이트계 물질을 포함할 수 있다. 강유전성 물질막(140)은 화학기상증착법 또는 원자층 증착법 등을 적용하여 형성할 수 있다.
일 실시 예에서, 강유전성 물질막(140)은 HfO2, ZrO2, Hf0 . 5Zr0 . 5O2 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이때, 강유전성 물질층(145)는, 도펀트로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 둘 이상의 조합을 포함할 수 있다. 강유전성 물질막(140)은 약 5 nm 이상 약 20 nm 이하의 두께를 가질 수 있다.
다른 실시 예에 있어서, 강유전성 물질막(140)은 PbZrxTi1 - xO3(0<x<1, PZT), Ba(Sr,Ti)O3 (BST), Bi4 - xLaxTi3O12 (0<x<1, BLT), SrBi2Ta2O9(SBT), Pb5Ge5O11(PGO), SrBi2Nb2O9(SBN), YMnO3 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이때, 강유전성 물질막(140)은 약 30 nm 이상 약 100 nm 이하의 두께를 가질 수 있다.
게이트 전극막(150)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극막(150)은 일 예로서, 화학기상증착법, 원자층증착법, 스퍼터링 등의 방법을 적용하여 형성할 수 있다.
도 16을 참조하면, 게이트 전극막(150), 강유전성 물질막(140) 및 게이트 유전막(130)을 패터닝하여, 게이트 구조물(11)을 형성한다. 상기 패터닝 후에, 게이트 구조물(11)은 게이트 유전층(135), 강유전성 물질층(145) 및 게이트 전극층(155)을 포함할 수 있다.
한편, 상기 패터닝 공정을 진행할 때, 또는 상기 패터닝 공정을 진행한 이후에, 인듐-갈륨-아연 산화물층(120)을 선택적으로 리세스하여 트렌치(1000)를 형성한다. 트렌치(1000)는 게이트 구조물(11)의 양단에 형성될 수 있다. 트렌치(1000)의 깊이는 인듐-갈륨-아연 산화층(120)의 두께의 1/10 내지 1/2의 크기로 형성될 수 있다.
도 17을 참조하면, 트렌치(1000) 내부를 전도성 물질로 채워서 소스 전극층(160) 및 드레인 전극층(170)을 형성한다. 상기 전도성 물질은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 카바이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
이어서, 소스 전극층(160) 및 드레인 전극층(170)의 표면이 인듐-갈륨-아연 산화층(120)의 표면과 실질적으로 동일한 평면 상에 위치하도록 상기 전도성 물질을 평탄화하는 공정을 추가적으로 진행할 수 있다. 상기 평탄화 공정으로, 일 예로서, 에치백 공정이 적용될 수 있다. 그 결과, 소스 전극층(160) 및 드레인 전극층(170)의 두께는 인듐-갈륨-아연 산화물층(120)의 두께의 1/10 내지 1/2의 크기를 가질 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 제조할 수 있다.
도 18 및 도 19는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 18를 참조하면, 강유전성 메모리 장치의 중간 구조물을 제공한다. 상기 중간 구조물은 도 13 내지 도 15과 관련하여 상술한 실시예의 공정을 진행한 후에, 게이트 전극막(150), 강유전성 물질막(140) 및 게이트 유전막(130)을 패터닝하여, 인듐-갈륨-아연 산화물층(120) 상에 게이트 구조물(11)을 형성함으로써, 제공될 수 있다.
도 19를 참조하면, 게이트 구조물(11)의 양단에서, 인듐-갈륨-아연 산화물층(120) 상에 전도성 물질의 패턴층을 형성한다. 소스 전극층(260) 및 드레인 전극층(270)은 상기 전도성 물질의 패턴층으로 형성될 수 있다.
본 실시 예에서, 게이트 전극층(155)과 소스 전극층(260) 또는 게이트 전극층(155)과 드레인 전극층(270) 사이의 전기적 단락을 방지하기 위해, 소스 전극층(260) 및 드레인 전극층(270)의 상면이 강유전성 물질층(145)와 게이트 전극층(155)의 계면 보다 하부에 배치되도록 할 수 있다. 따라서, 소스 전극층(260) 및 드레인 전극층(270)의 두께는, 게이트 유전층(135) 및 강유전성 물질층(145)의 두께 합보다 작은 크기를 가지도록 형성될 수 있다.
상술한 공정을 진행함으로써, 본 실시예에 따르는 강유전성 메모리 장치를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 20: 강유전성 메모리 장치,
101: 기판, 110: 층간 절연층,
120: 인듐-갈륨-아연 산화물층,
130: 게이트 유전막, 135: 게이트 유전층,
140: 강유전성 물질막, 145: 강유전성 물질층,
150: 게이트 전극막, 155: 게이트 전극층,
160 260: 소스 전극층, 170 270: 드레인 전극층.
101: 기판, 110: 층간 절연층,
120: 인듐-갈륨-아연 산화물층,
130: 게이트 유전막, 135: 게이트 유전층,
140: 강유전성 물질막, 145: 강유전성 물질층,
150: 게이트 전극막, 155: 게이트 전극층,
160 260: 소스 전극층, 170 270: 드레인 전극층.
Claims (20)
- 기판;
상기 기판 상에 배치되는 인듐-갈륨-아연 산화물층;
상기 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층; 및
상기 강유전성 물질층 상에 배치되는 게이트 전극층을 포함하는
강유전성 메모리 장치.
- 제1 항에 있어서,
상기 인듐-갈륨-아연 산화물층은 c-축 정렬된 결정 구조를 가지는
강유전성 메모리 장치.
- 제1 항에 있어서,
상기 인듐-갈륨-아연 산화물층과 상기 강유전성 물질층 사이에 배치되는 게이트 유전층을 더 포함하는
강유전성 메모리 장치.
- 제3 항에 있어서,
상기 게이트 유전층은 실리콘산화물, 실리콘질화물 및 실리콘산질화물 중 적어도 하나를 포함하는
강유전성 메모리 장치.
- 제1 항에 있어서,
상기 강유전성 물질층은
HfO2, ZrO2, Hf0 . 5Zr0 . 5O2, PbZrxTi1 - xO3(0<x<1, PZT), Ba(Sr,Ti)O3 (BST), Bi4 -xLaxTi3O12(0<x<1, BLT), SrBi2Ta2O9(SBT), Pb5Ge5O11(PGO), SrBi2Nb2O9(SBN) 및 YMnO3 중 적어도 하나를 포함하는
강유전성 메모리 장치.
- 제1 항에 있어서,
상기 강유전성 물질층은
HfO2, ZrO2, 및 Hf0 . 5Zr0 . 5O2 중 적어도 하나를 포함하고,
탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄 및 란타넘 중에서 선택된 적어도 하나를 도펀트로서 포함하는
강유전성 메모리 장치.
- 제1 항에 있어서,
상기 게이트 전극층은
텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
강유전성 메모리 장치.
- 제1 항에 있어서,
상기 게이트 전극층의 양단에 배치되는 소스 전극층 및 드레인 전극층을 더 포함하는
강유전성 메모리 장치.
- 제8 항에 있어서,
상기 소스 전극층 및 드레인 전극층은
금속, 전도성 금속 질화물, 전도성 금속 실리사이드 및 전도성 금속 카바이드 중에서 선택되는 적어도 하나를 포함하는
강유전성 메모리 장치.
- 제8 항에 있어서,
상기 게이트 전극층의 하부의 상기 인듐-갈륨-아연 산화물층 내에 배치되는 채널 영역을 더 포함하는
강유전성 메모리 장치.
- 기판;
상기 기판 상에 배치되는 c축 정렬된 결정질 인듐-갈륨-아연 산화물층;
상기 인듐-갈륨-아연 산화물층 상에 배치되는 절연층;
상기 절연층 상에 배치되는 강유전성 물질층; 및
상기 강유전성 물질층 상에 배치되는 게이트 전극층을 포함하되,
상기 강유전성 물질층은 HfO2, ZrO2, 및 Hf0 . 5Zr0 . 5O2 중 적어도 하나를 포함하고,
상기 강유전성 물질층 내에 복수의 잔류 분극 배향 상태가 비휘발적으로 저장되는 강유전성 메모리 장치.
- 제11 항에 있어서,
상기 강유전성 물질층은
탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄 및 란타넘 중에서 선택된 적어도 하나를 도펀트로서 포함하는
강유전성 메모리 장치.
- 제11 항에 있어서,
상기 게이트 전극층은
텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
강유전성 메모리 장치.
- 제11 항에 있어서,
상기 절연층은 실리콘산화물, 실리콘질화물 및 실리콘산질화물 중 적어도 하나를 포함하는
강유전성 메모리 장치.
- 제11 항에 있어서,
상기 게이트 전극층의 양단에 배치되는 소스 전극층 및 드레인 전극층을 더 포함하는
강유전성 메모리 장치.
- 제15 항에 있어서,
상기 게이트 전극층의 하부의 상기 인듐-갈륨-아연 산화물층 내에 위치하는 채널 영역을 더 포함하는
강유전성 메모리 장치.
- 제16 항에 있어서,
읽기 동작 시에, 상기 강유전성 물질층 내 잔류 분극의 배향 정도에 대응하여, 상기 채널 영역에는 서로 식별되는 복수의 채널 저항 상태가 구현되는
강유전성 메모리 장치.
- 기판;
상기 기판 상에 배치되는 c축 정렬된 결정질 인듐-갈륨-아연 산화물층;
상기 인듐-갈륨-아연 산화물층 상에 배치되는 강유전성 물질층;
상기 강유전성 물질층 상에 배치되는 게이트 전극층;
상기 강유전성 물질층 하부의 상기 인듐-갈륨-아연 산화물층 내에 위치하는 채널 영역; 및
상기 채널 영역을 기준으로 서로 반대 방향의 상기 인듐-갈륨-아연 산화물 층 상에 배치되는 소스 전극층 및 드레인 전극층을 포함하되,
상기 강유전성 물질층의 복수의 서로 구분되는 잔류 분극 상태에 대응하여, 상기 인듐-갈륨-아연 산화물층의 채널 영역에 서로 식별되는 복수의 채널 저항 상태가 구현되는
강유전성 메모리 장치.
- 제18 항에 있어서,
상기 강유전성 물질층은
HfO2, ZrO2, Hf0 . 5Zr0 . 5O2, PbZrxTi1 - xO3(0<x<1, PZT), Ba(Sr,Ti)O3 (BST), Bi4 -xLaxTi3O12(0<x<1, BLT), SrBi2Ta2O9(SBT), Pb5Ge5O11(PGO), SrBi2Nb2O9(SBN) 및 YMnO3 중 적어도 하나를 포함하는
강유전성 메모리 장치.
- 제19 항에 있어서,
상기 게이트 전극층은
텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
강유전성 메모리 장치.
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