KR20180105530A - 강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치 - Google Patents

강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치 Download PDF

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Abstract

일 실시 예에 있어서, 강유전성 메모리 소자는 기판 상에 배치되는 제1 전극층, 상기 제1 전극 상에 배치되는 제1 터널 장벽층, 상기 제1 터널 장벽층 상에 배치되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 터널 장벽층, 및 상기 제2 터널 장벽층 상에 배치되는 제3 전극층을 포함한다. 상기 제1 및 제2 터널 장벽층 중 어느 하나는 강유전성 물질을 포함한다.

Description

강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치{Ferroelectric Memory Device and Cross Point Array Apparatus using the same}
본 개시(disclosure)는 대체로(generally) 강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 구체적으로, 강유전성 물질은 두 개의 안정된 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 이러한 특징은 "0" 및 "1"의 정보를 비휘발적으로 저장하는데 이용될 수 있다.
한편, 상기 잔류 분극은 외부 전계의 인가에 의해 스위칭 가능하기 때문에, 상기 강유전성 물질을 비휘발성 메모리 장치에 적용하려는 연구가 활발하게 진행되고 있다. 일 적용예로서, 하나의 트랜지스터 및 하나의 캐패시터를 구비하는 셀 구조에서, 상기 캐패시터의 유전층으로서 상기 강유전성 물질을 적용하는 메모리 소자를 들 수 있다. 다른 적용예로서, 하나의 트랜지스터를 구비하는 셀 구조에서, 상기 트랜지스터의 게이트 유전층으로서 상기 강유전성 물질을 적용하는 메모리 소자를 들 수 있다.
본 개시의 일 실시 예는 강유전성 물질을 이용하여, 정보를 비휘발적으로 저장하는 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치의 구조를 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 소자가 제공된다. 상기 강유전성 메모리 소자는 기판 상에 배치되는 제1 전극층, 상기 제1 전극 상에 배치되는 제1 터널 장벽층, 상기 제1 터널 장벽층 상에 배치되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 터널 장벽층, 및 상기 제2 터널 장벽층 상에 배치되는 제3 전극층을 포함한다. 상기 제1 및 제2 터널 장벽층 중 어느 하나는 강유전성 물질을 포함한다.
본 개시의 다른 측면에 따르는 크로스 포인트 어레이 장치가 제공된다. 상기 크로스 포인트 어레이 장치는 제1 전도 라인 및 제2 전도 라인이 교차하는 영역에 배치되어, 제1 터널 장벽층, 중간 전극층, 및 제2 터널 장벽층을 구비하는 필라 구조물을 포함한다. 상기 제1 및 제2 터널 장벽층 중 어느 하나는 강유전성 물질을 포함한다. 상기 강유전성 물질의 잔류 분극 배향에 따라, 상기 필라 구조물 내에 서로 다른 논리 신호 정보를 비휘발적으로 저장한다.
상술한 본 개시의 실시 예에 따르면, 기판 상에 서로 이격하여 적층되는 제1 및 제2 터널 장벽층을 구비하는 강유전성 메모리 소자가 제공된다. 상기 제1 및 제2 터널 장벽층 중 어느 하나는 잔류 분극을 가지는 강유전성 물질을 포함할 수 있다.
한편, 본 개시의 실시 예에 따르면, 상기 강유전성 메모리 소자에 프로그래밍 전압 또는 소거 전압을 인가하여 상기 강유전성 물질의 잔류 분극의 배향을 제어함으로써, 제1 논리 신호 정보 및 제2 논리 신호 정보를 상기 강유전성 메모리 소자 내에 비휘발적으로 저장할 수 있다.
이때, 상기 제1 논리 신호 정보 또는 제2 논리 신호 정보가 저장된 상기 강유전성 메모리 소자에 판독 전압을 인가하고, 상기 강유전성 메모리 소자의 제1 및 제2 터널 장벽층을 통과하여 발생하는 터널링 전류를 측정함으로써, 상기 제1 논리 신호 정보 또는 제2 논리 신호 정보를 판독할 수 있다. 본 실시 예에서는, 상기 제1 및 제2 터널 장벽층 중 다른 하나를 이용하여, 상기 제1 및 제2 논리 신호 정보의 판독시에 상기 터널링 전류를 차단하거나 또는 상기 터널링 전류를 증폭시킴으로써, 상기 제1 및 제2 논리 신호 정보 간의 센싱 마진을 효과적으로 증가시킬 수 있다.
일 예로서, 상기 강유전성 물질을 포함하는 터널 장벽층이 제1 터널 장벽층이고, 상기 제1 터널 장벽층을 통과하는 터널링 전류가 누설 전류 수준의 작은 전류인 경우, 상기 제2 터널 장벽층은, 상기 낮은 전류를 발생시키는 전자가 상기 제2 터널 장벽층을 통하여 전도하는 것을 차단하는 역할을 수행할 수 있다. 반면에, 상기 강유전성 물질을 포함하는 터널 장벽층이 제1 터널 장벽층이고, 제1 터널 장벽층을 통과하는 터널링 전류가 상대적으로 큰 동작 전류인 경우, 상기 제2 터널 장벽층은 상기 동작 전류를 발생시키는 전자가 상기 제2 터널 장벽층을 통과하면서 충격 이온화(impact ionization)하도록 하여, 상기 제2 터널 장벽층을 터널링하는 전자의 밀도를 증가시킬 수 있다. 그 결과, 강유전성 메모리 소자 내의 동작 터널링 전류의 크기를 증가시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 강유전성 구조물을 개략적으로 나타내는 도면이다.
도 3은 본 개시의 다른 실시 예에 따르는 강유전성 구조물을 개략적으로 나타내는 도면이다.
도 4는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 순서도이다.
도 5 내지 도 8은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 9는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, 강유전성 메모리 소자의 프로그래밍 동작 또는 소거 동작은, 강유전성 물질 내의 잔류 분극의 배향을 변경시키는 동작을 의미할 수 있다. 상기 잔류 분극의 배향이 변경될 때, 상기 강유전성 물질을 구비하는 터널 장벽층과 접하는 일 전극층 내에 전자 축적 영역 및 전자 공핍 영역이 서로 교대로 형성될 수 있다.
본 명세서에서, 강유전성 메모리 장치의 판독 동작은, 상기 잔류 분극의 배향을 변경하지 않는 크기의 전압을 상기 강유전성 메모리 소자에 인가하고, 상기 강유전성 메모리 소자로부터 측정되는 터널링 전류를 판독하는 동작을 의미할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 강유전성 메모리 장치(10)는 기판(101) 상에 순차적으로 배치되는 제1 전극층(110), 제1 터널 장벽층(120), 제2 전극층(130), 제2 터널 장벽층(140) 및 제3 전극층(150)을 포함한다. 일 실시 예에서, 제1 터널 장벽층(120)은 강유전성 물질을 포함하며, 제2 터널 장벽층(120)은 비-강유전성(non-ferroelectric) 금속 산화물을 포함할 수 있다.
도 1을 참조하면, 기판(101)은 반도체 기판, 절연 기판, 또는 전도성 기판일 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판, SOI(silicon-on-insulator) 기판일 수 있다. 기판(101)은 다른 예로서, 사파이어 기판, 쿼츠 기판 또는 유리 기판일 수 있다. 기판(101)은 또다른 예로서, 도핑된 반도체 기판, 또는 전도체 기판일 수 있다.
기판(101) 상에 제1 전극층(110)이 배치될 수 있다. 제1 전극층(110)은, 통상의 금속 보다는 전도성 캐리어의 밀도가 낮은 물질을 포함할 수 있다. 제1 전극층(110)은 일 예로서, 도핑된 실리콘, 루테늄산화물(RuO2), 이리듐산화물(IrO2), 니오듐-도핑된 스트론튬타이타늄산화물(Ni-doped SrTiO3, Nb:STO), 란탄스트론튬망간산화물(La0.7Sr0.3MnO3), 란탄칼슘망산산화물(La0 . 5Ca0 . 5MnO3) 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 전극층(110)은 일 예로서, 화학기상증착법, 원자층증착법, 스퍼터링법 등에 의해 형성될 수 있다.
제1 전극층(110)은, 강유전성 물질을 포함하는 제1 터널 장벽층(120)과 접할 수 있다. 이때, 상기 강유전성 물질이 가지는 잔류 분극에 의해, 제1 터널 장벽층(120)과 제1 전극층(110)의 계면으로부터 제1 전극층(110)의 내부 영역으로 전자의 축적 영역 또는 전자의 공핍 영역이 형성될 수 있다.
제1 전극층(110) 상에 제1 터널 장벽층(120)이 배치될 수 있다. 제1 터널 장벽층(120)은 잔류 분극을 가지는 강유전성 물질을 포함할 수 있다. 상기 강유전성 물질은 일 예로서, 하프늄산화물, 지르코늄산화물, 또는 페로브스카이트계 물질을 포함할 수 있다. 상기 강유전성 물질은 일 예로서, HfO2, ZrO2, Hf0 . 5Zr0 . 5O2, PbZrxTi1-xO3(0<x<1, PZT), Ba(Sr,Ti)O3 (BST), Bi4 - xLaxTi3O12 (0<x<1, BLT), SrBi2Ta2O9(SBT), Pb5Ge5O11(PGO), SrBi2Nb2O9(SBN), YMnO3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 제1 터널 장벽층(120)은 도핑된 하프늄산화물, 도핑된 지르코늄산화물, 도핑된 하프늄지르코늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이때, 제1 터널 장벽층(120)은, 도펀트로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 제1 터널 장벽층(120)은 화학기상증착법, 원자층증착법 등을 적용하여 형성할 수 있다. 일 실시 예에 있어서, 제1 터널 장벽층(120)은 약 5 nm 이상 약 20 nm 이하의 두께를 가질 수 있다. 제1 터널 장벽층(120)의 내부에 형성되는 잔류 분극은, 제1 전극층(110)과의 계면으로부터 제1 전극층(110)의 내부 영역에, 전자를 유도하여, 전자의 축적 영역 또는 전자의 공핍 영역을 형성시킬 수 있다.
제1 터널 장벽층(120) 상에 제2 전극층(130)이 배치될 수 있다. 제2 전극층(130)은 일 예로서, 금속 또는 전도성 금속 질화물을 포함할 수 있다. 제2 전도층(130)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
본 실시 예에서, 제1 터널 장벽층(120) 내부의 일 잔류 분극 배향에 의해 제2 전극층(130)의 내부에 홀이 유도될 때, 제2 전극층(130)은 상기 유도되는 홀을 재결합시켜 상쇄할 수 있을 정도의 큰 전자 밀도를 가질 수 있다. 또한, 제1 터널 장벽층(120) 내부의 다른 잔류 분극 배향에 의해 제2 전극층(130)의 내부에 전자가 유도될 때, 제2 전극층(130)은 상기 유도되는 전자보다 충분히 큰 전자 밀도를 가질 수 있다. 이에 따라, 제1 터널 장벽층(120)과 접하는 제2 전극층(130)의 내부에서는 유도 전자의 축적 영역 또는 공핍 영역이 형성되지 않을 수 있다.
일 실시 예에 있어서, 제2 전극층(130)은 화학기상증착법, 원자층증착법, 스퍼터링법 등을 적용하여 형성할 수 있다.
제2 전극층(130) 상에 제2 터널 장벽층(140)이 배치될 수 있다. 제2 터널 장벽층(140)은 비-강유전성(non-ferroelectric) 금속 산화물을 포함할 수 있다. 상기 비-강유전성 금속 산화물은 일 예로서, 탄탈륨산화물(Ta2O5), 타이타늄산화물(TiO2), 알루미늄산화물(Al2O3), 아연산화물(ZnO) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 강유전성 메모리 장치의 판독 동작 시에, 제1 터널 장벽층(120)을 통과한 후에 제2 터널 장벽층(140)으로 유입되는 터널링 전자가 누설 전류 수준의 작은 전자 밀도를 가지는 경우, 제2 터널 장벽층(140)은 상기 작은 밀도의 터널링 전자가 제2 터널 장벽층(140)을 통과하여 전도하는 것을 차단할 수 있다. 반면에, 제1 터널 장벽층(120)을 통과한 후에 제2 터널 장벽층(140)으로 유입되는 터널링 전자가 상대적으로 큰 전자 밀도를 가지는 경우, 제2 터널 장벽층(140)은 상기 큰 밀도의 터널링 전자가 제2 터널 장벽층(140)을 통과하면서 충격 이온화(impact ionization)되도록 하여, 터널링 전자의 밀도를 추가적으로 증가시킬 수 있다. 그 결과, 강유전성 메모리 소자 내의 동작 터널링 전류의 크기가 증가될 수 있다.
일 실시 예에 있어서, 제2 터널 장벽층(140)은 화학기상증착법, 원자층증착법 등을 적용하여 형성할 수 있다. 제2 터널 장벽층(140)은 약 2 nm 내지 10 nm의 두께를 가질 수 있다.
제2 터널 장벽층(140) 상에 제3 전극층(150)이 배치될 수 있다. 제3 전극층(150)은 일 예로서, 금속 또는 전도성 금속 질화물을 포함할 수 있다. 제3 전도층(150)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
몇몇 다른 실시예들에 있어서, 기판(101)이 절연 기판이 아닌 경우, 기판(101)과 제1 전극층(110) 사이에 절연층(미도시)이 배치될 수 있다. 상기 절연층은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 또는 알루미늄 산화물을 포함할 수 있다.
몇몇 다른 실시예들에 있어서, 상술한 것과는 달리, 제1 터널 장벽층(120)이 비-강유전성 금속 산화물을 포함하고, 제2 터널 장벽층(140)이 강유전성 물질을 포함할 수 있다. 이 경우, 상기 강유전성 물질이 가지는 잔류 분극에 의해, 제2 터널 장벽층(140)과 제3 전극층(150)의 계면으로부터 제3 전극층(150)의 내부 영역으로 전자의 축적 영역 또는 전자의 공핍 영역이 형성될 수 있다. 이때, 제3 전극층(150)은, 통상의 금속 보다는 전도성 캐리어의 밀도가 낮은 물질을 포함할 수 있다. 일 예로서, 도핑된 실리콘, 루테늄산화물(RuO2), 이리듐산화물(IrO2), 니오듐-도핑된 스트론튬타이타늄산화물(Ni-doped SrTiO3, Nb:STO), 란탄스트론튬망간산화물(La0.7Sr0.3MnO3), 란탄칼슘망산산화물(La0 . 5Ca0 . 5MnO3) 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이 경우, 제1 전극층(110)은 비-강유전성 금속 산화물을 포함하는 제1 터널 장벽층(120)과 접하도록 배치될 수 있다. 제1 전극층(110)은 일 예로서, 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 프로그래밍 동작을 개략적으로 나타내는 도면이다. 도 3은 본 개시의 일 실시 예에 따르는 프로그래밍 동작의 결과, 강유전성 메모리 소자에 제1 논리 신호 정보가 저장된 상태를 개략적으로 나타내는 도면이다. 도 2 및 도 3에 도시되는 강유전성 메모리 소자는 도 1과 관련하여 상술한 실시예의 강유전성 메모리 소자(10)와 실질적으로 동일하다. 설명의 편의상 기판(101)의 도시는 생략된다.
도 2를 참조하면, 상기 프로그래밍 동작은 강유전성 메모리 소자의 제1 전극층(110)과 제3 전극층(150) 사이에 소정의 프로그래밍 전압을 인가함으로써, 진행될 수 있다. 이때, 제3 전극층(150)에 상대적으로 양의 바이어스가 인가되거나, 또는 제1 전극층(110)에 상대적으로 음의 바이어스가 인가될 수 있다.
도 2에 도시된 바와 같이, 상기 프로그래밍 전압은 제1 터널 장벽층(120) 내의 분극(P1) 배향을 제1 전극층(110) 방향으로 형성할 수 있다. 또한, 상기 프로그래밍 전압은 제1 전극층(110)의 전도대 에너지 준위(Ec -110), 제2 전극층(130)의 페르미 에너지 준위(Ef -130) 및 제3 전극층(150)의 페르미 에너지 준위(Ec - 130)의 순으로 전자의 에너지 준위가 낮아지도록 에너지 밴드 다이어그램을 변화시킬 수 있다. 이에 따라, 제1 전극층(110)으로부터, 제1 터널 장벽층(120), 제2 전극층(130), 및 제2 터널 장벽층(140)을 경유하여, 제3 전극층(150)에 이르는 전자의 터널링을 발생시킬 수 있다. 일 예로서, 도 2에 도시되는 것과 같이, 상기 프로그래밍 전압에 의해, 제1 터널 장벽층(120) 및 제2 터널 장벽층(140)의 전도대(Ec-120, Ec-140)가 휘고, 상기 전자가 터널링 경로가 감소된 제1 터널 장벽층(120) 및 제2 터널 장벽층(140)을 통과함으로써, 전자의 F-N 터널링(Fe1)이 발생할 수 있다.
그 결과, 도 3에 도시되는 바와 같이, 상기 프로그래밍 전압이 제거된 후에, 제1 터널 장벽층(120) 내부에 제1 전극층(110) 방향으로 배향된 잔류 분극(P1)이 분포할 수 있다. 상기 잔류 분극(P1)은 제1 터널 장벽층(120) 및 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부 영역에 전자를 유도할 수 있다. 제1 전극층(110) 내부에 유도된 전자는 상기 계면에 인접한 제1 전극층(110)의 내부에 전자의 축적 영역을 형성할 수 있다. 도 3에 도시되는 바와 같이, 상기 전자의 축적 영역으로 인하여, 제1 전극층(110)의 전도대의 에너지 준위(Ec - 110)는 제1 터널 장벽층(120) 및 제1 전극층(110)의 계면에 인접한 영역에서, 제1 전극층(110)의 페르미 에너지 준위(Ef-110)보다 낮아질 수 있다.
상기 프로그래밍 전압이 제거된 후에, 제1 터널 장벽층(120) 내부에 제1 전극층(110) 방향으로 잔류 분극이 배향되고, 제1 전극층(110) 내부에 전자의 축적 영역이 형성될 수 있다. 이러한 상태에 대응되는 정보를 제1 논리 신호 정보로서, 비휘발적으로 저장할 수 있다.
한편, 상기 제1 논리 신호 정보가 저장된 상태에서, 상기 강유전성 메모리 소자에 판독 전압이 인가될 수 있다. 상기 판독 전압은 상기 프로그래밍 전압과 동일한 극성을 가지는 전압일 수 있다. 또한, 상기 판독 전압은 제1 터널 장벽층(120) 내부에 형성된 잔류 분극의 배향을 변경시키지 않을 수 있다. 상기 판독 전압은 상기 프로그래밍 전압보다 크기가 작을 수 있다.
상기 판독 전압이 인가되는 경우, 제1 전극층(110)으로부터 제3 전극층(150) 방향으로 전자의 터널링이 발생한다. 제1 전극층(110) 내부의 전자 축적 영역에 분포하는 상대적으로 높은 전자 밀도는 제1 터널 접합층(120)을 통과하는 터널링의 효율을 증가시킬 수 있다. 제1 터널 접합층(120)을 통과한 상대적으로 높은 밀도의 터널링 전자는 제2 터널 접합층(140) 내부에서 충격 이온화를 통해 터널링 전류의 크기가 추가적으로 증가될 수 있다. 상대적으로 큰 크기의 터널링 전류가 측정되는 경우, 상기 강유전성 메모리 장치가 저장한 정보가 상기 제1 논리 신호 정보로서 판독될 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 소거 동작을 개략적으로 나타내는 도면이다. 도 5은 본 개시의 일 실시 예에 따르는 소거 동작의 결과, 강유전성 메모리 소자에 제2 논리 신호 정보가 저장된 상태를 개략적으로 나타내는 도면이다. 도 4 및 도 5에 도시되는 강유전성 메모리 소자는 도 1과 관련하여 상술한 실시예의 강유전성 메모리 소자(10)와 실질적으로 동일하다. 설명의 편의상 기판(101)의 도시는 생략된다.
도 4를 참조하면, 상기 소거 동작은 강유전성 메모리 소자의 제1 전극층(110)과 제3 전극층(150) 사이에 소정의 소거 전압을 인가함으로써, 진행될 수 있다. 이때, 제3 전극층(150)에 상대적으로 음의 바이어스가 인가되거나, 또는 제1 전극층(110)에 상대적으로 양의 바이어스가 인가될 수 있다.
도 4에 도시된 바와 같이, 상기 소거 전압은 제1 터널 장벽층(120) 내의 분극(P2) 배향을 제2 전극층(130) 방향으로 형성할 수 있다. 또한, 상기 소거 전압은 제3 전극층(150)의 페르미 에너지 준위(Ef -150), 제2 전극층(130)의 페르미 에너지 준위(Ef-130), 및 제1 전극층(110)의 전도대 에너지 준위(Ec - 110)의 순으로 전자의 에너지 준위가 낮아지도록 에너지 밴드 다이어그램을 변화시킬 수 있다. 이에 따라, 제3 전극층(150)으로부터, 제2 터널 장벽층(140), 제2 전극층(130), 및 제1 터널 장벽층(120)을 경유하여, 제1 전극층(110)에 이르는 전자의 터널링을 발생시킬 수 있다. 일 예로서, 도 4에 도시되는 것과 같이, 상기 소거 전압에 의해, 제1 터널 장벽층(120) 및 제2 터널 장벽층(140)의 전도대(Ec-120, Ec-140)가 휘고, 상기 전자가 터널링 경로가 감소된 제1 터널 장벽층(120) 및 제2 터널 장벽층(140)을 통과함으로써, 전자의 F-N 터널링(Fe2)이 발생할 수 있다.
그 결과, 도 5에 도시되는 바와 같이, 상기 소거 전압이 제거된 후에, 제1 터널 장벽층(120) 내부에 잔류 분극(P2)이 제2 전극층(130) 방향으로 배향될 수 있다. 상기 잔류 분극(P2)은 제1 터널 장벽층(120) 및 제1 전극층(110)의 계면에 인접한 제1 전극층(110) 내부에 홀을 유도할 수 있다. 제1 전극층(110) 내부에 유도된 홀은 상기 계면에 인접한 제1 전극층(110)의 내부에 홀의 축적 영역을 형성할 수 있다.
도 5에 도시되는 바와 같이, 상기 홀의 축적 영역으로 인하여, 제1 전극층(110)의 전도대의 에너지 준위(Ec - 110)는 제1 터널 장벽층(120) 및 제1 전극층(110)의 계면에 인접한 영역에서, 전자의 공핍 영역이 형성될 수 있다. 이에 따라, 상기 전자의 공핍 영역이 형성되는 영역에서, 전도대의 에너지 준위(Ec - 110)는 페르미 에너지 준위(Ef - 110)의 상부에 위치하되, 페르미 에너지 준위(Ef - 110)와의 차이가 상기 계면으로 접근할수록 증가하는 경향을 나타낼 수 있다.
상기 소거 전압이 제거된 후에, 제1 터널 장벽층(120) 내부에 제2 전극층(130) 방향으로 잔류 분극(P2)이 배향되고, 제1 전극층(110) 내부에 전자의 공핍 영역이 형성될 수 있다. 이러한 상태에 대응되는 정보를 제2 논리 신호 정보로서, 비휘발적으로 저장할 수 있다.
한편, 상기 제2 논리 신호 정보가 저장된 상태에서, 상기 강유전성 메모리 소자에 상기 프로그래밍 전압보다 작은 절대치의 크기를 가지는 상기 판독 전압이 인가될 수 있다. 상기 판독 전압은 상기 프로그래밍 전압과 동일한 극성을 가지는 전압일 수 있다. 또한, 상기 판독 전압은 제1 터널 장벽층(120) 내부에 형성된 잔류 분극(P2)의 배향을 변경시키지 않을 수 있다.
상기 판독 전압이 인가되는 경우, 제1 전극층(110)으로부터 제3 전극층(150) 방향으로 전자의 터널링이 발생한다. 제1 전극층(110) 내부의 전자 공핍 영역에 분포하는 상대적으로 작은 전자 밀도는 제1 터널 접합층(120)을 통과하는 터널링의 효율을 감소시킬 수 있다. 제1 터널 접합층(120)을 통과한 터널링 전자는 실질적으로 누설 전류 수준의 작은 전류 밀도를 가질 수 있다. 제2 터널 접합층(140)은 상기 터널링 전자가 제2 터널 장벽층(140)을 통하여 전도하는 것을 차단할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에 따르면, 기판 상에 서로 이격하여 적층되는 제1 및 제2 터널 장벽층을 구비하는 강유전성 메모리 소자가 제공된다. 상기 제1 및 제2 터널 장벽층 중 어느 하나는 잔류 분극을 가지는 강유전성 물질을 포함할 수 있다. 상기 잔류 분극의 배향에 따라, 상기 강유전성 물질을 구비하는 터널 장벽층과 접하는 전극층 내에는 전자의 축적 영역 또는 공핍 영역이 형성될 수 있다.
한편, 일 실시 예에 있어서, 상기 강유전성 메모리 소자에 프로그래밍 전압 또는 소거 전압을 인가함으로써, 상기 강유전성 물질의 잔류 분극의 배향을 제어할 수 있다. 그 결과, 상기 잔류 분극의 배향에 따라 상기 전자의 축적 영역 또는 공핍 영역이 각각 형성될 수 있다. 그리고, 상기 잔류 분극의 배향에 각각 대응되는 제1 논리 신호 정보 및 제2 논리 신호 정보가 상기 강유전성 메모리 소자 내에 비휘발적으로 저장될 수 있다.
이때, 상기 제1 논리 신호 정보 또는 제2 논리 신호 정보가 저장된 상기 강유전성 메모리 소자에 판독 전압을 인가하고, 상기 강유전성 메모리 소자의 제1 및 제2 터널 장벽층을 통과하여 발생하는 터널링 전류를 측정함으로써, 상기 제1 논리 신호 정보 또는 제2 논리 신호 정보를 판독할 수 있다. 본 실시 예에서는, 상기 제1 및 제2 터널 장벽층 중 다른 하나를 이용하여, 상기 제1 및 제2 논리 신호 정보의 판독시에 상기 터널링 전류를 차단하거나 또는 상기 터널링 전류를 증폭시킴으로써, 상기 제1 및 제2 논리 신호 정보 간의 센싱 마진을 효과적으로 증가시킬 수 있다.
도 6은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치를 개략적으로 나타내는 사시도이다. 도 7은 도 6의 크로스-포인트 어레이 장치의 부분 확대도이다.
도 6을 참조하면, 크로스-포인트 어레이 장치(1)는 x-방향으로 배열되는 제1 전도 라인(610), y-방향으로 배열되는 제2 전도 라인(620), 및 제1 및 제2 전도 라인(610, 620)이 교차되는 영역에서 z-방향을 따라 배치되는 필라 구조물(60)을 포함한다. 도면의 실시 예에서는, x-방향과 y-방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, x-방향과 y-방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(60)은 x-방향 및 y 방향을 따라 복수의 어레이를 구성할 수 있다.
도 7을 참조하면, 필라 구조물(60)은 제1 터널 장벽층(632), 중간 전극층(634) 및 제2 터널 장벽층(636)을 포함할 수 있다. 제1 터널 장벽층(632)은 제1 전도 라인(610)과 접하며, 제2 터널 장벽층(636)은 제2 전도 라인(620)과 접할 수 있다.
일 실시 예에 있어서, 제1 터널 장벽층(632)은 강유전성 물질을 포함할 수 있다. 제1 터널 장벽층(632)의 구성은 도 1 내지 도 5와 관련하여 상술한 실시예의 제1 터널 장벽층(120)의 구성과 실질적으로 동일할 수 있다. 제1 전도 라인(610)은 통상의 금속과 대비하여 전도성 캐리어의 밀도가 낮은 물질을 포함할 수 있다. 제1 전도 라인(610)은 상기 강유전성 물질의 잔류 분극 배향에 따라, 제1 터널 장벽층(632)과 접하는 계면 영역에서, 전자의 축적 영역 또는 공핍 영역을 가질 수 있다. 제1 전도 라인(610)은 일 예로서, 도핑된 실리콘, 루테늄산화물(RuO2), 이리듐산화물(IrO2), 니오듐-도핑된 스트론튬타이타늄산화물(Ni-doped SrTiO3, Nb:STO), 란탄스트론튬망간산화물(La0.7Sr0.3MnO3), 란탄칼슘망산산화물(La0 . 5Ca0 . 5MnO3), 또는 이들의 둘 이상의 조합을 포함할 수 있다.
중간 전극층(634)은 일 예로서, 금속 또는 전도성 금속 질화물을 포함할 수 있다. 중간 전극층(634)의 구성은 도 1 내지 도 5와 관련하여 상술한 실시예의 제2 전극층(130)의 구성과 실질적으로 동일할 수 있다. 이에 따라, 제1 터널 장벽층(632)과 접하는 중간 전극층(634)의 내부에서는 유도 전자의 축적 영역 또는 공핍 영역이 형성되지 않을 수 있다.
제2 터널 접합층(636)은 비-강유전성 금속 산화물을 포함할 수 있다. 제2 터널 접합층(636)의 구성은 도 1 내지 도 5와 관련하여 상술한 실시예의 제2 터널 장벽층(140)의 구성과 실질적으로 동일할 수 있다.
제2 전도 라인(620)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
본 실시 예에 있어서는, 필라 구조물(60)의 제1 터널 접합층(632) 내부의 잔류 분극 배향에 따라, 제1 전도 라인(610) 내부에 유도 전자의 축적 영역 또는 공핍 영역이 형성되는 것을 이용하여, 논리 신호 정보를 저장하거나 판독할 수 있다.
또한, 본 실시 예에서는 비휘발적으로 저장된 논리 신호 정보의 판독을 각각의 메모리 셀에 대응되는 필라 구조물을 통해 전도하는 터널링 전류의 크기를 통해 진행할 수 있다. 이에 따라, 상기 논리 신호 정보의 판독 후에도 상기 논리 신호 정보가 상기 셀 내에 그대로 유지될 수 있다. 종래의 캐패시터 형태의 강유전성 메모리 장치에서, 셀에 저장된 논리 신호 정보를 판독할 때 셀에 저장된 잔류 분극을 반전시킴으로써, 셀에 저장된 논리 신호 정보가 지워지는 현상과 대비될 수 있다.
도 8은 본 개시의 다른 실시 예에 따르는 크로스-포인트 어레이 장치를 개략적으로 나타내는 사시도이다. 도 9는 도 8의 크로스-포인트 어레이 장치의 부분 확대도이다.
도 8을 참조하면, 크로스-포인트 어레이 장치(2)는 x-방향으로 배열되는 제1 전도 라인(810), y-방향으로 배열되는 제2 전도 라인(820), 및 제1 및 제2 전도 라인(810, 820)이 교차되는 영역에서 z-방향을 따라 배치되는 필라 구조물(80)을 포함한다. 도면의 실시 예에서는, x-방향과 y-방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, x-방향과 y-방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(80)은 x-방향 및 y 방향을 따라 복수의 어레이를 구성할 수 있다. 제1 전도 라인(810) 및 제2 전도 라인(820)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 9를 참조하면, 필라 구조물(80)은 제1 터널 접합 전극층(831), 제1 터널 장벽층(832), 중간 전극층(834), 제2 터널 장벽층(836) 및 제2 터널 접합 전극층(837)을 포함할 수 있다. 제1 터널 접합 전극층(831)은 제1 전도 라인(810)과 접하며, 제2 터널 접합 전극층(837)은 제2 전도 라인(820)과 접할 수 있다.
일 실시 예에 있어서, 제1 터널 장벽층(832)은 강유전성 물질을 포함할 수 있다. 제1 터널 장벽층(832)의 구성은 도 1 내지 도 5와 관련하여 상술한 실시예의 제1 터널 장벽층(120)의 구성과 실질적으로 동일할 수 있다.
제1 터널 접합 전극층(831)은 통상의 금속과 대비하여 전도성 캐리어의 밀도가 작은 물질을 포함할 수 있다. 제1 터널 접합 전극층(831)은 상기 강유전성 물질의 잔류 분극 배향에 따라, 제1 터널 장벽층(832)과 접하는 계면 영역에, 전자의 축적 영역 또는 공핍 영역을 가질 수 있다. 제1 터널 접합 전극층(831)은 일 예로서, 도핑된 실리콘, 루테늄산화물(RuO2), 이리듐산화물(IrO2), 니오듐-도핑된 스트론튬타이타늄산화물(Ni-doped SrTiO3, Nb:STO), 란탄스트론튬망간산화물(La0.7Sr0.3MnO3), 란탄칼슘망산산화물(La0 . 5Ca0 . 5MnO3), 또는 이들의 둘 이상의 조합을 포함할 수 있다.
중간 전극층(834)은 일 예로서, 금속 또는 전도성 금속 질화물을 포함할 수 있다. 중간 전극층(834)의 구성은 도 1 내지 도 5와 관련하여 상술한 실시예의 제2 전극층(130)의 구성과 실질적으로 동일할 수 있다. 이에 따라, 제1 터널 장벽층(832)과 접하는 중간 전극층(834)의 내부에서는 유도 전자의 축적 영역 또는 공핍 영역이 형성되지 않을 수 있다.
제2 터널 접합층(836)은 비-강유전성 금속 산화물을 포함할 수 있다. 제2 터널 접합층(836)의 구성은 도 1 내지 도 5와 관련하여 상술한 실시예의 제2 터널 장벽층(140)의 구성과 실질적으로 동일할 수 있다.
본 실시 예에 있어서는, 필라 구조물(60)의 제1 터널 접합층(632) 내부의 잔류 분극 배향에 따라, 제1 터널 접합 전극층(831) 내부에 유도 전자의 축적 영역 또는 공핍 영역이 형성되는 것을 이용하여, 논리 신호 정보를 저장하거나 판독할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 크로스 포인트 어레이 장치,
10: 강유전성 메모리 소자,
60 80: 필라 구조물,
101: 기판, 110: 제1 전극층, 120: 제1 터널 장벽층,
130: 제2 전극층, 140: 제2 터널 장벽층,
150: 제3 전극층,
610 810: 제1 전도 라인, 620 820: 제2 전도 라인,
632 832: 제1 터널 장벽층, 634 834: 중간 전극층, 636 836: 제2 터널 장벽층,
831: 제1 터널 접합 전극층, 837: 제2 터널 접합 전극층.

Claims (20)

  1. 기판 상에 배치되는 제1 전극층;
    상기 제1 전극 상에 배치되는 제1 터널 장벽층;
    상기 제1 터널 장벽층 상에 배치되는 제2 전극층;
    상기 제2 전극층 상에 배치되는 제2 터널 장벽층; 및
    상기 제2 터널 장벽층 상에 배치되는 제3 전극층을 포함하되,
    상기 제1 및 제2 터널 장벽층 중 어느 하나는 강유전성 물질을 포함하는
    강유전성 메모리 소자.
  2. 제1 항에 있어서,
    상기 강유전성 물질의 잔류 분극 배향에 따라, 서로 다른 논리 신호 정보가 비휘발적으로 저장되는
    강유전성 메모리 소자.
  3. 제2 항에 있어서,
    소정의 판독 전압이 인가될 때, 상기 강유전성 물질의 잔류 분극 배향에 따라, 서로 차별되는 터널링 전류가 생성되는
    강유전성 메모리 소자.
  4. 제1 항에 있어서,
    상기 강유전성 물질은
    HfO2, ZrO2, Hf0 . 5Zr0 . 5O2, PbZrxTi1 - xO3(0<x<1, PZT), Ba(Sr,Ti)O3 (BST), BaTiO3(BTO), Bi4 - xLaxTi3O12 (0<x<1, BLT), SrBi2Ta2O9(SBT), BiFeO3, Pb5Ge5O11(PGO), SrBi2Nb2O9(SBN) 및 YMnO3 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  5. 제1 항에 있어서,
    상기 강유전성 물질은
    도핑된 하프늄산화물, 도핑된 지르코늄산화물, 밑 도핑된 하프늄지르코늄산화물 중 적어도 하나를 포함하고,
    탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd) 및 란타넘(La) 중에서 선택된 적어도 하나를 도펀트로서 포함하는
    강유전성 메모리 소자.
  6. 제1 항에 있어서,
    상기 제1 및 제2 터널 장벽층 중 다른 하나는 비-강유전성(non-ferroelectric) 금속 산화물을 포함하는
    강유전성 메모리 소자.
  7. 제6 항에 있어서,
    상기 비-강유전성 금속 산화물은
    탄탈륨산화물(Ta2O5), 타이타늄산화물(TiO2), 알루미늄산화물(Al2O3), 및 아연산화물(ZnO) 중에선 선택되는 적어도 하나를 포함하는
    강유전성 메모리 소자.
  8. 제1 항에 있어서,
    상기 제1 및 제2 터널 장벽층 중 상기 강유전성 물질을 포함하는 어느 하나와 접하는 상기 제1 및 제3 전극층 중 어느 하나는, 상기 강유전성 물질의 잔류 분극 배향에 따라 전자의 축적 영역 또는 공핍 영역을 가지는
    강유전성 메모리 소자.
  9. 제8 항에 있어서,
    상기 제1 및 제3 전극층 중 어느 하나는
    도핑된 실리콘, 루테늄산화물(RuO2), 이리듐산화물(IrO2), 니오듐-도핑된 스트론튬타이타늄산화물(Ni-doped SrTiO3, Nb:STO), 란탄스트론튬망간산화물(La0.7Sr0.3MnO3), 및 란탄칼슘망산산화물(La0 . 5Ca0 . 5MnO3) 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 소자.
  10. 제8 항에 있어서,
    상기 제1 및 제3 전극층 중 다른 하나는
    텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물, 티타늄질화물, 및 탄탈륨질화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 소자.
  11. 제1 전도 라인 및 제2 전도 라인이 교차하는 영역에 배치되어, 제1 터널 장벽층, 중간 전극층, 및 제2 터널 장벽층을 구비하는 필라 구조물을 포함하고,
    상기 제1 및 제2 터널 장벽층 중 어느 하나는 강유전성 물질을 포함하되,
    상기 강유전성 물질의 잔류 분극 배향에 따라, 상기 필라 구조물 내에 서로 다른 논리 신호 정보를 비휘발적으로 저장하는
    크로스 포인트 어레이 장치.
  12. 제11 항에 있어서,
    소정의 판독 전압이 상기 필라 구조물에 인가될 때, 상기 강유전성 물질의 상기 잔류 분극 배향에 따라, 상기 필라 구조물에 서로 차별되는 터널링 전류를 생성하는
    크로스 포인트 어레이 장치.
  13. 제11 항에 있어서,
    상기 강유전성 물질은
    HfO2, ZrO2, Hf0 . 5Zr0 . 5O2, PbZrxTi1 - xO3(0<x<1, PZT), Ba(Sr,Ti)O3 (BST), BaTiO3(BTO), Bi4 - xLaxTi3O12 (0<x<1, BLT), SrBi2Ta2O9(SBT), BiFeO3, Pb5Ge5O11(PGO), SrBi2Nb2O9(SBN) 및 YMnO3 중 적어도 하나를 포함하는
    크로스 포인트 어레이 장치.
  14. 제11 항에 있어서,
    상기 제1 및 제2 터널 장벽층 중 다른 하나는 비-강유전성(non-ferroelectric) 금속 산화물을 포함하는
    크로스 포인트 어레이 장치.
  15. 제14 항에 있어서,
    상기 비-강유전성 금속 산화물은
    탄탈륨산화물(Ta2O5), 타이타늄산화물(TiO2), 알루미늄산화물(Al2O3), 및 아연산화물(ZnO) 중에선 선택되는 적어도 하나를 포함하는
    크로스 포인트 어레이 장치.
  16. 제11 항에 있어서,
    상기 제1 터널 장벽층은 상기 강유전성 물질을 포함하고,
    상기 제1 전도 라인 및 상기 제1 터널 장벽층은 접하며,
    상기 제1 전도 라인은 상기 강유전성 물질의 잔류 분극 배향에 따라, 전자의 축적 영역 또는 공핍 영역을 가지는
    크로스 포인트 어레이 장치.
  17. 제11 항에 있어서,
    상기 제1 전도 라인 및 상기 제1 터널 장벽층 사이에 배치되는 제1 터널 접합 전극층; 및
    상기 제2 전도 라인 및 상기 제2 터널 장벽층 사이에 배치되는 제2 터널 접합 전극층을 더 포함하는
    크로스 포인트 어레이 장치.
  18. 제17 항에 있어서,
    상기 제1 터널 장벽층은 상기 강유전성 물질을 포함하고,
    상기 제1 터널 접합 전극층 및 상기 제1 터널 장벽층은 접하며,
    상기 제1 터널 접합 전극층은 상기 강유전성 물질의 잔류 분극 배향에 따라, 전자의 축적 영역 또는 공핍 영역을 가지는
    크로스 포인트 어레이 장치.
  19. 제18 항에 있어서,
    상기 제1 터널 접합 전극층은
    도핑된 실리콘, 루테늄산화물(RuO2), 이리듐산화물(IrO2), 니오듐-도핑된 스트론튬타이타늄산화물(Ni-doped SrTiO3, Nb:STO), 란탄스트론튬망간산화물(La0.7Sr0.3MnO3), 및 란탄칼슘망산산화물(La0 . 5Ca0 . 5MnO3) 중에서 선택되는 적어도 하나를 포함하는
    크로스 포인트 어레이 장치.
  20. 제19 항에 있어서,
    상기 중간 전극층은
    텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물, 티타늄질화물, 및 탄탈륨질화물 중에서 선택되는 적어도 하나를 포함하는
    크로스 포인트 어레이 장치.
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