KR20210014017A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20210014017A
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voltage control
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semiconductor device
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이병훈
박종호
무사라트 핫산
김완돈
차승근
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삼성전자주식회사
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

반도체 소자가 제공된다. 이 반도체 소자는 기판, 상기 기판 내 또는 상의 채널, 상기 채널의 양단 상에 각각 위치하는 한 쌍의 소스/드레인, 및 상기 한 쌍의 소스/드레인 사이의 상기 채널 상의 게이트 구조체를 포함하고, 상기 게이트 구조체는 상기 채널 상에 차례로 적층된 계면 층, 강유전 층, 안정화 층, 산소 확산 배리어 층, 및 문턱 전압 제어 층을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 구체적으로는 강유전층을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
이론적으로 전계 효과 트랜지스터(field-effect transistor)의 문턱 전압 이하 스윙(subthreshold swing)의 최소값은 60mV/dec으로 알려져 있다. 그러나, 최근 이러한 이론적 한계를 극복하기 위해 음의 캐패시턴스(negative capacitance)를 제공할 수 있는 강유전 층을 게이트 절연 층으로서 포함하는 강유전 전계 효과 트랜지스터(ferroelectric field-effect transistor, FeFET)가 많은 관심을 끌고 있다. 강유전 물질이 강유전 성질을 가지기 위해서 강유전 물질은 특정 결정구조를 가지는 상(phase)을 가져야 한다. 따라서, 강유전 층을 증착한 후, 강유전 층 내에 특정 결정구조를 가지는 상이 형성되도록 강유전 층을 어닐링하는 단계가 수행될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 계면 층의 두께가 얇은 반도체 소자 및 그 제조 방법을 제공하는 것이다. 또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는 향상된 강유전 특성을 가지는 강유전 층을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판, 상기 기판 내 또는 상의 채널, 상기 채널의 양단 상에 각각 위치하는 한 쌍의 소스/드레인, 및 상기 한 쌍의 소스/드레인 사이의 상기 채널 상의 게이트 구조체를 포함하고, 상기 게이트 구조체는 상기 채널 상에 차례로 적층된 계면 층, 강유전 층, 안정화 층, 산소 확산 배리어 층, 및 문턱 전압 제어 층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판, 상기 기판의 상기 제1 영역 상의 제1 게이트 구조체를 포함하는 제1 트랜지스터, 및 상기 기판의 상기 제2 영역 상의 제2 게이트 구조체를 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 구조체는 상기 기판의 상기 제1 영역 상에 차례로 적층된 제1 계면 층, 제1 강유전 층, 제1 안정화 층, 및 제1 문턱 전압 제어 층을 포함하고, 상기 제2 게이트 구조체는 상기 기판의 상기 제2 영역 상에 차례로 적층된 제2 계면 층, 및 제2 강유전 층, 및 상기 제2 강유전 층 바로 위에 위치하는 제2 문턱 전압 제어 층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판, 상기 기판의 상기 제1 영역 상의 제1 게이트 구조체, 및 상기 기판의 상기 제2 영역 상의 제2 게이트 구조체를 포함하고, 상기 제1 게이트 구조체는 상기 기판의 상기 제1 영역 상에 차례로 적층된 제1 계면 층, 제1 강유전 층, 제1 안정화 층, 제1 산소 확산 배리어 층, 및 제1 문턱 전압 제어 층을 포함하고, 상기 제2 게이트 구조체는 상기 기판의 상기 제2 영역 상에 차례로 적층된 제2 계면 층, 제2 강유전 층, 및 제2 안정화 층, 및 상기 제2 안정화 층 바로 위에 위치하는 제2 문턱 전압 제어 층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은 기판 상에 차례로 적층된 계면 층 및 강유전 층을 형성하는 단계, 상기 강유전 층 상에 안정화 층을 형성하는 단계, 상기 안정화 층 상에 산소 확산 배리어 층을 형성하는 단계, 상기 산소 확산 배리어 층 상에 실리콘 층을 형성하는 단계, 및 상기 강유전 층을 어닐링하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은 기판의 제1 영역 및 제2 영역 상에 차례로 적층된 계면 층, 강유전 층, 안정화 층, 및 희생 층을 형성하는 단계, 상기 강유전 층을 어닐링하는 단계, 상기 희생 층을 제거하는 단계, 상기 기판의 상기 제2 영역 상의 상기 안정화 층의 부분을 제거하는 단계, 상기 기판의 상기 제1 영역 상의 상기 안정화 층 상에 제1 문턱 전압 제어 층을 형성하는 단계, 및 상기 기판의 상기 제2 영역 상의 상기 강유전 층의 부분 상에 제2 문턱 전압 제어 층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은 기판 내 또는 상에 채널을 형성하는 단계, 상기 채널 상에 차례로 적층된 계면 층, 강유전 층, 안정화 층, 산소 확산 배리어 층, 및 희생 층을 형성하는 단계, 상기 강유전 층을 어닐링하는 단계, 상기 희생 층을 제거하는 단계, 및 상기 산소 확산 배리어 층 상에 문턱 전압 제어 층을 형성하는 단계를 포함할 수 있다.
본 발명의 반도체 소자에 포함되는 안정화 층은 강유전 층을 어닐링 하는 동안 강유전 층 내에 강유전 상의 형성을 도울 수 있고, 어닐링 후 강유전 층 내의 강유전 상을 안정화시킴으로써 강유전 상이 사라지는 것을 방지할 수 있다. 따라서, 본 발명의 반도체 소자는 향상된 강유전 특성을 가지는 강유전 층을 포함할 수 있고, 따라서 작은 문턱 전압이하 스윙을 가질 수 있다. 또한, 본 발명의 반도체 소자에 포함되는 산소 배리어 층은 강유전 층을 어닐링 하는 동안 계면 층의 두께 증가를 방지할 수 있다. 또한, 본 발명의 반도체 소자 제조 방법에 따르면, 강유전 층을 어닐링하는 단계 동안 희생 층(예컨대 실리콘 층)은 계면 층의 두께 증가를 방지할 수 있다. 따라서, 본 발명의 반도체 소자는 얇은 계면 층을 포함할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 사시도이다.
도 2b 및 도 2c는 각각 도 2a의 BB' 선 및 CC' 선을 따른 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4a 내지 도 4e는 각각 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들을 나타낸 단면도들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 흐름도이다.
도 6a 내지 도 6e는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 도면들이다.
도 7a 내지 도 7h는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 도면들이다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 도면들이다.
도 9a 내지 도 9g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 도면들이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100)를 나타낸 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 기판(10), 및 기판(10) 상의 트랜지스터(TR)를 포함할 수 있다. 기판(10)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 기판(10)은 벌크 웨이퍼 또는 에피택시얼층일 수 있다.
트랜지스터(TR)는 채널(11), 한 쌍의 소스/드레인(12), 및 게이트 구조체(20)를 포함할 수 있다. 채널(11)은 기판(10) 내 또는 상에 형성될 수 있다. 일부 실시예에서, 채널(11)은 기판(10)으로부터 형성되어 기판(10)의 일부일 수 있다. 다른 실시예에서, 채널(11)은 기판(10) 상에 형성되어 기판(10)의 일부가 아닐 수 있다. 채널(11)은 기판(10)의 반도체 물질과 동일하거나 상이한 반도체 물질을 포함할 수 있다. 트랜지스터(TR)가 n형인 경우, 채널(11)은 p형 불순물이 도핑된 반도체 물질을 포함할 수 있으며, 트랜지스터(TR)가 p형 트랜지스터인 경우, 채널(11)은 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다.
한 쌍의 소스/드레인(12)은 채널(11)의 양 단에 각각 위치할 수 있다. 한 쌍의 소스/드레인(12)은 기판(10) 내 또는 상에 형성될 수 있다. 일부 실시예에서, 소스/드레인(12)은 기판(10)으로부터 형성되어 기판(10)의 일부일 수 있다. 다른 실시예에서, 소스/드레인(12)은 기판(10) 상에 형성되어 기판(10)의 일부가 아닐 수 있다. 소스/드레인(12)은 기판(10)의 반도체 물질과 동일하거나 상이한 반도체 물질을 포함할 수 있다. 트랜지스터(TR)가 n형인 경우, 소스/드레인(12)은 n형 불순물이 도핑된 반도체 물질을 포함할 수 있으며, 트랜지스터(TR)가 p형 트랜지스터인 경우, 소스/드레인(12)은 p형 불순물이 도핑된 반도체 물질을 포함할 수 있다.
게이트 구조체(20)는 채널(11) 상에 차례로 적층된 계면 층(21), 강유전 층(22), 및 안정화 층(23)을 포함할 수 있다. 일부 실시예에서, 계면 층(21)과 채널(11) 사이의 임의의 추가 층 없이 계면 층(21)은 채널(11) 바로 상에 위치할 수 있다. 계면 층(21)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 계면 층(21)의 두께는 약 1Å 내지 약 10Å일 수 있다. 계면 층(21)의 두께가 10Å보다 크면 등가 산화물 두께(equivalent oxide thickness, EOT)가 증가하여 반도체 소자(100)의 특성이 열화될 수 있다. 반면, 계면 층(21)의 두께가 1Å보다 작으면 누설 전류가 너무 클 수 있다.
강유전 층(22) 및 계면 층(21)은 트랜지스터(TR)의 게이트 구조체(20)의 게이트 절연 층으로서 역할할 수 있다. 일부 실시예에서, 강유전 층(22)과 계면 층(21) 사이의 임의의 추가 층 없이 강유전 층(22)은 계면 층(21) 바로 상에 위치할 수 있다. 강유전 층(22)은 강유전성을 나타낼 수 있다. 강유전 층(22)은 강유전 물질을 포함하는 층을 말한다. 강유전 물질은 특정 결정 구조를 가지는 상을 가지는 경우에만 강유전성(ferroelectricity)을 나타낼 수 있으며, 본 명세서에서 이러한 상은 강유전 상이라고 지칭된다. 강유전 층(22)은 HfO2, 도핑된 HfO2(예를 들어, Si-도핑된 HfO2, Al-도핑된 HfO2), ZrO2, 도핑된 ZrO2(예를 들어, Li-도핑된 ZrO2, Mg-도핑된 ZrO2), HfxZr1-xO2(0<x<1), ATiO3(A는 Ba, Sr, Ca, 또는 Pb), 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
일부 실시예에서, 안정화 층(23)은 안정화 층(23)과 강유전 층(22) 사이의 임의의 추가 층 없이 강유전 층(22) 바로 상에 형성될 수 있다. 안정화 층(23)은 강유전 층(22) 내의 강유전 상을 안정화시킬 수 있다. 예를 들어, 안정화 층(23)은 강유전 층(22)을 어닐링하는 단계 동안 강유전 층(22) 내에 강유전 상의 형성을 도울 수 있다. 또한, 예를 들어, 안정화 층(23)은 어닐링이 끝난 후 후속 공정(예를 들어, 고온 공정) 동안 강유전 층(22) 내의 강유전 상이 사라지는 것을 방지함으로써 강유전 층(22)이 강유전성을 잃는 것을 방지할 수 있다. 본 명세서에서 어떠한 현상을 방지한다는 것은 어떠한 현상을 완전히 제거하는 것뿐만 아니라 어떠한 현상을 적어도 부분적으로 완화시키는 것을 포함한다. 일부 실시예에서, 강유전 층(22)은 강유전 층(22)의 내부 응력에 영향을 미침으로써 강유전 상을 안정화시킬 수 있다. 예를 들어 강유전 층(22)은 강유전 층(22)이 큰 인장 응력 또는 큰 압축 응력 하에 처하게 함으로써 강유전 층(22) 내의 강유전 상을 안정화시킬 수 있다.
일부 실시예에서, 안정화 층(23)은 열 팽창 계수가 비교적 큰 물질을 포함할 수 있다. 안정화 층(23)은 예를 들어 TiN, MoN, Mo, Al2O3, AlN, W, WN, WCN, La, LaO, LaN, TiAlN, TiON 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 안정화 층(23)의 두께는 약 1Å 내지 약 30Å, 예컨대 약 5Å 내지 약 20Å일 수 있으나, 이에 제한되지 않는다. 안정화 층(23)이 MoN와 같은 비교적 큰 일함수를 가지는 물질을 포함하고 트랜지스터(TR)가 p형 트랜지스터인 경우 트랜지스터(TR)의 문턱 전압 제어가 용이할 수 있다. 반면, 안정화 층(23)이 비교적 작은 일함수를 가지는 물질을 포함하고 트랜지스터(TR)가 n형인 경우 트랜지스터(TR)의 문턱 전압 제어가 용이할 수 있다.
일부 실시예에서, 게이트 구조체(20)는 산소 확산 배리어 층(24)을 더 포함할 수 있다. 산소 확산 배리어 층(24)은 안정화 층(23) 상에 위치할 수 있다. 산소 확산 배리어 층(24)은 강유전 층(22)을 어닐링하는 동안 계면 층(21)의 두께가 증가하는 것을 방지하도록 계면 층(21) 내로의 산소 확산을 방지할 수 있다. 산소 확산 배리어 층(24)은 예를 들어 TiN, AlN, TaN, TiSiN, TiON, TiAlN, WCN, WN, W 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 산소 확산 배리어 층(24)의 두께는 약 1Å 내지 약 30Å, 예컨대 약 5Å내지 약 20Å일 수 있으나, 이에 제한되지 않는다.
일부 실시예에서, 게이트 구조체(20)는 문턱 전압 제어 층(25)을 더 포함할 수 있다. 문턱 전압 제어 층(25)은 산소 확산 배리어 층(24) 상에 위치할 수 있다. 문턱 전압 제어 층(25)은 트랜지스터(TR)의 문턱 전압을 제어할 수 있다. 일부 실시예에서, 문턱 전압 제어 층(25)은 안정화 층(23)과 상이한 물질을 포함할 수 있다. 트랜지스터(TR)가 p형인 경우, 문턱 전압 제어 층(25)은 비교적 일함수가 큰 물질을 포함할 수 있다. 예를 들어, 문턱 전압 제어 층(25)은 Ti, W, Mo, Al, Si, 이 원소들 중 적어도 하나와 적어도 하나의 다른 원소의 화합물, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 트랜지스터(TR)가 n형인 경우, 문턱 전압 제어 층(25)은 비교적 일함수가 작은 물질을 포함할 수 있다. 예를 들어, 문턱 전압 제어 층(25)은 Ti, Al, Ta, V, Nb, Si, 이 원소들과 적어도 하나의 다른 원소의 화합물, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 문턱 전압 제어 층(25)은 TiN를 포함할 수 있다. 문턱 전압 제어 층(25)의 두께는 약 10Å 내지 약 60Å일 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 트랜지스터(TR)의 문턱 전압은 문턱 전압 제어 층(25)뿐만 아니라 안정화 층(23), 및 산소 확산 배리어 층(24)에 의해 영향을 받을 수 있다. 일부 실시예에서, 안정화 층(23)을 구성하는 물질의 일함수는 문턱 전압 제어 층(25)을 구성하는 물질의 일함수보다 클 수 있다.
일부 실시예에서, 문턱 전압 제어 층(25)은 산소 확산 배리어 층(24) 상의 하부 문턱 전압 제어 층(25a) 및 하부 문턱 전압 제어 층(25a) 상의 상부 문턱 전압 제어 층(25b)을 포함할 수 있다. 일부 실시예에서, 하부 문턱 전압 제어 층(25a)을 구성하는 물질의 일함수는 상부 문턱 전압 제어 층(25b)을 구성하는 물질의 일함수보다 클 수 있다. 일부 실시예에서, 하부 문턱 전압 제어 층(25a)은 TiN를 포함하고, 상부 문턱 전압 제어 층(25b)은 TiAlC를 포함하나, 이에 제한되지 않는다. 일부 실시예에서, 안정화 층(23)을 구성하는 물질의 일함수는 상부 문턱 전압 제어 층(25b)을 구성하는 물질의 일함수보다 클 수 있다. 일부 실시예에서, 안정화 층(23)을 구성하는 물질의 일함수는 하부 문턱 전압 제어 층(25a)을 구성하는 물질의 일함수보다 클 수 있다.
일부 실시예에서, 게이트 구조체(20)는 상단 배리어 층(26)을 더 포함할 수 있다. 상단 배리어 층(26)은 문턱 전압 제어 층(25) 상에 위치할 수 있다. 상단 배리어 층(26)은 TiN, TaN, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 게이트 구조체(20)는 게이트 충진 층(27)을 더 포함할 수 있다. 게이트 충진 층(27)은 예를 들어 W을 포함할 수 있으나, 이에 제한되지 않는다.
일부 실시예에서, 반도체 소자(100)는 소자 분리 층(13)을 더 포함할 수 있다. 소자 분리 층(13)은 기판(10) 내 또는 상에 형성될 수 있다. 소자 분리 층(13)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 소자 분리 층(13)은 단일 층 또는 다중 층일 수 있다.
일부 실시예에서, 반도체 소자(100)는 게이트 구조체(20)의 양 측벽 상의 게이트 스페이서(30)를 더 포함할 수 있다. 게이트 스페이서(30)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다.
일부 실시예에서, 반도체 소자(100)는 층간 절연 층(40)을 더 포함할 수 있다. 층간 절연 층(40)은 기판(10)의 상면으로부터 게이트 구조체(20)의 상단의 높이까지의 공간을 채울 수 있다. 층간 절연 층(40)은 한 쌍의 소스/드레인(12), 소자 분리 막(13), 및 게이트 스페이서(30)의 측벽을 덮을 수 있다.
본 발명의 반도체 소자(100)는 안정화 층(23)을 포함함으로써 향상된 강유전 특성을 가지는 강유전 층(22)을 포함할 수 있다. 따라서 본 발명의 반도체 소자(100)의 트랜지스터(TR)는 비교적 작은 문턱 전압 이하 스윙을 가질 수 있다. 예를 들어, 반도체 소자(100)의 트랜지스터(TR)는 이론적 한계인 60mV/dec보다 작은 문턱 전압 이하 스윙을 가질 수 있다. 또한, 본 발명의 반도체 소자(100)는 산소 확산 배리어 층(24)을 포함함으로써 강유전 층(22)을 어닐링 하는 동안 계면 층(21)의 두께 증가를 방지할 수 있다. 따라서, 본 발명의 반도체 소자(100)의 트랜지스터(TR)의 게이트 구조체(20)의 게이트 절연 층의 등가 산화물 두께의 증가를 방지할 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 사시도이다. 도 2b 및 도 2c는 각각 도 2a의 BB' 선 및 CC' 선을 따른 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100b)를 나타낸 단면도들이다. 이하에서는 도 1에 도시된 반도체 소자(100)와 도 2a 내지 도 2c에 도시된 반도체 소자(100b)의 차이점이 설명된다.
도 2a 내지 도 2c를 참조하면, 트랜지스터(TR)는 핀(fin)형 전계 효과 트랜지스터(FinFET)일 수 있다. 즉, 트랜지스터(TR)의 채널(11)은 기판의 상면(10U)으로부터 돌출된 핀 형상을 가질 수 있다. 따라서 게이트 구조체(20)는 채널(11)의 상면 및 양 측면과 접할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 소자(100)와 도 3에 도시된 반도체 소자(100c)의 차이점이 설명된다.
도 3을 참조하면, 트랜지스터(TR)는 게이트 올 어라운드 전계 효과 트랜지스터(gate all-around field-effect transistor, GAAFET) 또는 멀티 브릿지 채널 전계 효과 트랜지스터(multi bridge channel field-effect transistor, MBCFET)일 수 있다. 채널(11)은 수직 방향으로 이격된 복수의 부분들(11a 내지 11d)을 포함할 수 있다. 채널(11)의 복수의 부분들(11b 내지 11d)은 나노 와이어 또는 나노 시트 형상을 가질 수 있다. 게이트 구조체(20)는 채널(11)의 최하단 부(11a)의 상면 및, 채널(11)의 나머지 부분들(11b 내지 11d) 각각의 상면, 하면, 및 양 측면(미도시)을 감쌀 수 있다. 계면 층(21), 강유전 층(22), 안정화 층(23), 산소 확산 배리어 층(24), 문턱 전압 제어 층(25), 상단 배리어 층(26), 및 게이트 충진 층(27)이 채널(11)의 최하단 부(11a)의 상면, 및 채널(11)의 나머지 부분들(11b 내지 11d) 각각의 상면, 하면, 및 양 측면(미도시) 상에 차례로 적층될 수 있다.
하나의 소스/드레인(12)은 채널(11)의 부분들(11a 내지 11d)의 단들에 공통적으로 접촉할 수 있다. 다른 하나의 소스/드레인(12)은 채널(11)의 부분들(11a 내지 11d) 각각의 반대 단들에 공통적으로 접촉할 수 있다.
채널(11)의 최상단 부분(11d)보다 높은 게이트 구조체(20)의 상부의 양 측벽에는 제1 게이트 스페이서(30a)가 위치할 수 있다. 채널(11)의 최상단 부분(11d)보다 낮은 게이트 구조체(20)의 하부의 양 측벽에는 제2 게이트 스페이서(30b)가 위치할 수 있다. 제1 게이트 스페이서(30a) 및 제2 게이트 스페이서(30b)는 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다.
도 4a 내지 도 4e는 각각 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들(200, 200b 내지 200e)을 나타낸 단면도들이다.
도 4a를 참조하면, 반도체 소자(200)는 기판(10), 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 기판(10)은 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 제1 트랜지스터(TR1)는 기판(10)의 제1 영역(R1) 상에 위치하고 제2 트랜지스터(TR2)는 기판(10)의 제2 영역(R2) 상에 위치할 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각은 도 1 내지 도 3에 도시된 트랜지스터들(TR) 중 하나일 수 있다. 일부 실시예에서, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 각각 p형 및 n형일 수 있다.
제1 트랜지스터(TR1)는 제1 채널(111), 한 쌍의 제1 소스/드레인(112), 및 제1 게이트 구조체(120)를 포함할 수 있다. 제2 트랜지스터(TR2)는 제2 채널(211), 제2 소스/드레인(212), 및 제2 게이트 구조체(220)를 포함할 수 있다.
제1 채널(111) 및 제2 채널(211) 각각은 도 1 내지 도 3을 참조하여 채널(11)에 대하여 설명한 바와 같다. 제1 채널(111) 및 제2 채널(211)은 동일하거나 상이한 반도체 물질을 포함할 수 있다. 제1 소스/드레인(112), 및 제2 소스/드레인(212) 각각은 도 1 내지 도 3을 참조하여 소스/드레인(12)에 대하여 설명한 바와 같다. 일부 실시예에서, 제1 소스/드레인(112)과 제2 소스/드레인(212)은 상이한 반도체 물질을 포함할 수 있다. 예를 들어, 제1 소스/드레인(112)은 실리콘-게르마늄을 포함하는 반면, 제2 소스/드레인(212)은 실리콘을 포함할 수 있다.
제1 게이트 구조체(120)는 제1 채널(111) 상에 차례로 적층된 제1 계면 층(121), 제1 강유전 층(122), 제1 안정화 층(123), 제1 산소 확산 배리어 층(124), 제1 문턱 전압 제어 층(125), 제1 상단 배리어 층(126), 및 제1 게이트 충진 층(127)을 포함할 수 있다. 일부 실시예에서, 제1 문턱 전압 제어 층(125), 제1 상단 배리어 층(126), 및 제1 게이트 충진 층(127) 중 적어도 하나는 생략될 수 있다.
제2 게이트 구조체(220)는 제2 채널(211) 상에 차례로 적층된 제2 계면 층(221), 제2 강유전 층(222), 제2 안정화 층(223), 제2 산소 확산 배리어 층(224), 제2 문턱 전압 제어 층(225), 제2 상단 배리어 층(226), 및 제2 게이트 충진 층(227)을 포함할 수 있다. 일부 실시예에서, 제2 문턱 전압 제어 층(225), 제2 상단 배리어 층(226), 및 제2 게이트 충진 층(227) 중 적어도 하나는 생략될 수 있다.
제1 계면 층(121) 및 제2 계면 층(221) 각각은 도 1 내지 도 3을 참조하여 설명한 계면 층(21)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 계면 층(121)과 제2 계면 층(221)은 동일한 물질을 포함할 수 있다. 일부 실시예에서, 제1 계면 층(121)과 제2 계면 층(221)은 실질적으로 동일한 두께를 가질 수 있다. 본 명세에서 제1 두께와 제2 두께가 실질적으로 동일하다는 것은 제1 두께와 제2 두께의 차이가 제1 두께 또는 제2 두께의 10% 이내인 것을 의미한다.
제1 강유전 층(122) 및 제2 강유전 층(222) 각각은 도 1 내지 도 3을 참조하여 설명한 강유전 층(22)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 강유전 층(122) 및 제2 강유전 층(222)은 동일한 물질을 포함할 수 있다. 일부 실시예에서, 제1 강유전 층(122)과 제2 강유전 층(222)은 실질적으로 동일한 두께를 가질 수 있다.
제1 안정화 층(123) 및 제2 안정화 층(223) 각각은 도 1 내지 도 3을 참조하여 설명한 안정화 층(23)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 안정화 층(123) 및 제2 안정화 층(223)은 동일한 물질을 포함할 수 있다. 상기 동일한 물질은 MoN일 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제1 안정화 층(123) 및 제2 안정화 층(223)은 실질적으로 동일한 두께를 가질 수 있다.
제1 산소 확산 배리어 층(124) 및 제2 산소 확산 배리어 층(224) 각각은 도 1 내지 도 3을 참조하여 설명한 산소 확산 배리어 층(24)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 산소 확산 배리어 층(124) 및 제2 산소 확산 배리어 층(224)은 동일한 물질을 포함할 수 있다. 일부 실시예에서, 제1 산소 확산 배리어 층(124) 및 제2 산소 확산 배리어 층(224)은 실질적으로 동일한 두께를 가질 수 있다.
제1 문턱 전압 제어 층(125) 및 제2 문턱 전압 제어 층(225) 각각은 도 1 내지 도 3을 참조하여 설명한 문턱 전압 제어 층(25)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 문턱 전압 제어 층(125)과 제2 문턱 전압 제어 층(225)은 상이한 물질을 포함할 수 있다.
일부 실시예에서, 제1 문턱 전압 제어 층(125)은 제1 하부 문턱 전압 제어 층(125a) 및 제1 상부 문턱 전압 제어 층(125b)을 포함할 수 있고, 제2 문턱 전압 제어 층(225)은 제2 하부 문턱 전압 제어 층(225a) 및 제2 상부 문턱 전압 제어 층(225b)을 포함할 수 있다. 일부 실시예에서, 제1 하부 문턱 전압 제어 층(125a)과 제2 하부 문턱 전압 제어 층(225a)은 동일한 물질을 포함하나 상이한 두께를 가질 수 있다. 상기 동일한 물질은 예를 들어 TiN일 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 하부 문턱 전압 제어 층(125a)의 두께는 제2 하부 문턱 전압 제어 층(225a)의 두께보다 클 수 있다. 일부 실시예에서, 제1 상부 문턱 전압 제어 층(125b)과 제2 상부 문턱 전압 제어 층(225b)은 동일한 물질을 포함할 수 있다. 상기 동일한 물질은 예를 들어 TiAlC일 수 있으나, 이에 제한되지 않는다. 제1 상부 문턱 전압 제어 층(125b)과 제2 상부 문턱 전압 제어 층(225b)은 동일하거나 상이한 두께를 가질 수 있다.
제1 상단 배리어 층(126) 및 제2 상단 배리어 층(226) 각각은 도 1 내지 도 3을 참조하여 설명한 상단 배리어 층(26)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 상단 배리어 층(126)과 제2 상단 배리어 층(226)은 동일한 물질을 포함할 수 있다. 상기 동일한 물질은 예를 들어 TiN일 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, 제1 상단 배리어 층(126)과 제2 상단 배리어 층(226)은 동일한 두께를 가질 수 있다.
제1 게이트 충진 층(127) 및 제2 게이트 충진 층(227) 각각은 도 1 내지 도 3을 참조하여 설명한 게이트 충진 층(27)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 게이트 충진 층(127)과 제2 게이트 충진 층(227)은 동일한 물질을 포함할 수 있다. 상기 동일한 물질은 W일 수 있으나, 이에 제한되지 않는다. 제1 게이트 충진 층(127)과 제2 게이트 충진 층(227)은 동일하거나 상이한 두께를 가질 수 있다.
반도체 소자(200)는 제1 게이트 구조체(120)의 측벽 상의 제1 게이트 스페이서(130) 및 제2 게이트 구조체(220)의 측벽 상의 제2 게이트 스페이서(230)를 더 포함할 수 있다. 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230) 각각은 도 1 내지 도 3을 참조하여 설명한 게이트 스페이서(30)에 대한 설명과 동일할 수 있다. 일부 실시예에서, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 동일한 물질을 포함할 수 있다.
소자 분리 층(13)은 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 전기적으로 분리할 수 있다. 층간 절연 층(40)은 기판(10)의 상면으로부터 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)의 상단의 높이까지의 공간을 채울 수 있다. 층간 절연 층(40)은 한 쌍의 제1 소스/드레인(112), 한 쌍의 제2 소스/드레인(212), 소자 분리 막(13), 제1 게이트 스페이서(130)의 측벽, 및 제2 게이트 스페이서(230)의 측벽을 덮을 수 있다.
도 4b를 참조하면, 제1 트랜지스터(TR1)는 제1 안정화 층(123) 및 제1 산소 확산 배리어 층(124) 둘 다를 포함하는 반면, 제2 트랜지스터(TR2)는 제2 안정화 층(223)은 포함하나 제2 산소 확산 배리어 층(224, 도 4a 참조)을 포함하지 않을 수 있다. 즉, 제2 문턱 전압 제어 층(225)은 제2 안정화 층(223) 바로 상에 위치할 수 있다. 제2 트랜지스터(TR2)의 문턱 전압 제어를 위해 제2 트랜지스터(TR2)는 제2 산소 확산 배리어 층(224, 도 4a 참조)을 포함하지 않을 수 있다. 예를 들어, 제1 트랜지스터(TR1)가 p형 트랜지스터이고, 제2 트랜지스터(TR2)가 n형 트랜지스터이고, 제2 산소 확산 배리어 층(224, 도 4a 참조)이 비교적 높은 일함수를 가지는 물질로 구성되는 경우, 문턱 전압 제어를 위해 제2 트랜지스터(TR2)는 제2 산소 확산 배리어 층(224, 도 4a 참조)을 포함하지 않을 수 있다.
도 4c를 참조하면, 제1 트랜지스터(TR1)는 제1 안정화 층(123) 및 제1 산소 확산 배리어 층(124) 둘 다를 포함하는 반면, 제2 트랜지스터(TR2)는 제2 안정화 층(223, 도 4a 참조) 및 제2 산소 확산 배리어 층(224, 도 4a 참조) 둘 다를 포함하지 않을 수 있다. 즉, 제2 문턱 전압 제어 층(225)은 제2 강유전 층(222) 바로 상에 위치할 수 있다. 제2 트랜지스터(TR2)의 문턱 전압 제어를 위해 제2 트랜지스터(TR2)는 제2 안정화 층(223, 도 4a 참조)을 포함하지 않을 수 있다. 예를 들어, 제1 트랜지스터(TR1)가 p형 트랜지스터이고, 제2 트랜지스터(TR2)가 n형 트랜지스터이고, 제2 안정화 층(223, 도 4a 참조)이 비교적 높은 일함수를 가지는 물질로 구성되는 경우, 문턱 전압 제어를 위해 제2 트랜지스터(TR2)는 제2 안정화 층(223, 도 4a 참조)을 포함하지 않을 수 있다.
도 4d를 참조하면, 제1 트랜지스터(TR1)는 제1 산소 확산 배리어 층(124, 도 4a 참조)을 포함하지 않고, 제2 트랜지스터(TR2)는 제2 산소 확산 배리어 층(224, 도 4a 참조)을 포함하지 않을 수 있다. 즉, 제1 문턱 전압 제어 층(125)은 제1 안정화 층(123) 바로 상에 위치할 수 있고, 제2 문턱 전압 제어 층(225)은 제2 안정화 층(223) 바로 상에 위치할 수 있다.
도 4e를 참조하면, 제1 트랜지스터(TR1)는 제1 안정화 층(123)을 포함하나 제1 산소 확산 배리어 층(124, 도 4a 참조)을 포함하지 않고, 제2 트랜지스터(TR2)는 제2 안정화 층(123, 도 4a) 및 제2 산소 확산 배리어 층(224, 도 4a 참조)을 포함하지 않을 수 있다. 즉, 제1 문턱 전압 제어 층(125)은 제1 안정화 층(12) 바로 상에 위치할 수 있고, 제2 문턱 전압 제어 층(225)은 제2 강유전 층(222) 바로 상에 위치할 수 있다. 예를 들어, 제1 트랜지스터(TR1)가 p형 트랜지스터이고, 제2 트랜지스터(TR2)가 n형 트랜지스터이고, 제2 안정화 층(223, 도 4a 참조)이 비교적 높은 일함수를 가지는 물질로 구성되는 경우, 문턱 전압 제어를 위해 제2 트랜지스터(TR2)는 제2 안정화 층(223, 도 4a 참조)을 포함하지 않을 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법(1000)을 나타낸 흐름도이다. 도 6a 내지 도 6e는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법(1000)을 나타낸 도면들이다.
도 5 및 도 6a를 참조하면, 기판(10) 상에 계면 층(21)이 형성될 수 있다. 형성된(as-formed) 계면 층(21)의 두께는 약 1Å 내지 약 8Å일 수 있다. 계면 층(21)은 예를 들어, 자연 산화(native oxidation), 열산화(thermal oxidation), 또는 원자 층 퇴적(atomic layer deposition, ALD)에 의해 형성될 수 있다(S1100). 일부 실시예에서, 계면 층(21)은 강유전 층(22)을 형성할 때(S1200) 강유전 층(22)과 함께 형성될 수 있다.
도 5 및 도 6b를 참조하면, 계면 층(21) 상에 강유전 층(22)이 형성될 수 있다(S1200). 강유전 층(22)은 예를 들어 원자 층 퇴적에 의해 형성될 수 있다. 증착된 강유전 층(22)은 강유전 상을 가지지 않거나 강유전 층(22)의 비교적 적은 부분만이 강유전 상을 가질 수 있다. 따라서 강유전성을 나타내지 않거나 비교적 약한 강유전성을 나타낼 수 있다.
도 5 및 도 6c를 참조하면, 강유전 층(22) 상에 안정화 층(23)이 형성될 수 있다(S1300). 안정화 층(23)은 예를 들어, 화학적 기상 퇴적(chemical vapor deposition, CVD), 물리적 기상 퇴적(physical vapor deposition, PVD), ALD, 또는 이들의 조합에 의해 형성될 수 있다.
도 5 및 도 6d를 참조하면, 안정화 층(23) 상에 산소 확산 배리어 층(24)이 형성될 수 있다(S1400). 산소 확산 배리어 층(24)은 예를 들어, CVD, PVD, ALD, 또는 이들의 조합에 의해 형성될 수 있다.
도 5 및 도 6e를 참조하면, 산소 확산 배리어 층(24) 상에 실리콘 층(50)이 형성될 수 있다(S1500). 실리콘 층(50)은 예를 들어, CVD, PVD, ALD, 또는 이들의 조합에 의해 형성될 수 있다.
이후, 강유전 층(22)이 어닐링될 수 있다. 예를 들어, 강유전 층(22)은 약 200℃ 내지 약 1000℃, 예컨대 약 200℃ 내지 약 500℃, 약 400℃ 내지 약 700℃, 또는 약 600℃ 내지 약 1000℃에서 어닐링될 수 있다. 강유전 층(22)은 Ar, N2, O2, 또는 이들의 조합을 포함하는 임의의 분위기 하에서 어닐링될 수 있다. 어닐링 동안 강유전 층(22) 내에는 강유전 상이 형성될 수 있다. 따라서, 어닐링 후 강유전 층(22)은 강유전성을 나타낼 수 있다. 또는, 어닐링 후 강유전 층(22)은 어닐링 전보다 강한 강유전성을 나타낼 수 있다. 안정화 층(23)은 어닐링 동안 강유전 층(22) 내에 강유전 상을 형성하는 것을 도울 수 있다. 또한 안정화 층(23)은 어닐링 후 강유전 층(22) 내의 강유전 상이 사라지는 것을 방지할 수 있다. 따라서 본 발명의 제조 방법(1000)에 따르면 향상된 강유전 성질을 가지는 강유전 층(22)을 형성할 수 있다.
또한, 산소 확산 배리어 층(24) 및 실리콘 층(50)은 어닐링 동안 산소가 계면 층(21) 내로 이동하여 계면 층(21)의 두께가 증가되는 것을 방지할 수 있다. 예를 들어, 어닐링 동안 계면 층(21)의 두께의 증가는 약 0Å 내지 약 3Å일 수 있다. 따라서 본 발명의 제조 방법(1000)에 다르면 어닐링 단계 동안 계면 층(21)의 두께의 증가가 방지될 수 있다.
일부 실시예에서, 어닐링 후 실리콘 층(50)을 제거하는 단계를 더 포함할 수 있다. 이 경우, 실리콘 층(50)은 희생 층으로도 불릴 수 있다. 일부 실시예에서, 희생 층은 실리콘 외에 산소 확산 배리어로서 기능할 수 있는 물질을 포함할 수 있다. 실리콘 층(50)은 습식 식각 또는 건식 식각에 의해 제거될 수 있다. 일부 실시예에서, 실리콘 층(50)을 제거한 후 산소 확산 배리어 층(24)을 제거하는 단계를 더 포함할 수 있다. 일부 실시예에서, 산소 확산 배리어 층(24)을 제거한 후 안정화 층(23)을 제거하는 단계를 더 포함할 수 있다. 일부 실시예에서, 산소 확산 배리어 층(24)을 형성하는 단계(S1400)는 생략될 수 있다.
도 7a 내지 도 7h는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 도면들이다.
도 7a를 참조하면, 기판(10) 내 또는 상에 채널(11) 및 소자 분리 층(13)이 형성될 수 있다. 채널(11)은 기판으로부터 형성되거나, 기판(10) 상에 성장된 에피택시얼(epitaxial) 층으로부터 형성될 수 있다.
도 7b를 참조하면, 채널(11) 상에 더미 게이트 구조체(60)가 형성될 수 있다. 일부 실시예에서, 더미 게이트 구조체(60)는 채널(11) 상에 적층된 더미 게이트 절연 층(61), 더미 게이트 전극 층(62), 및 더미 게이트 마스크(63)를 포함할 수 있다. 더미 게이트 절연 층(61)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는다. 더미 게이트 전극 층(62)은 예를 들어 실리콘을 포함할 수 있으나 이에 제한되지 않는다. 더미 게이트 마스크(63)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는다.
도 7c를 참조하면, 더미 게이트 구조체(60)의 양 측벽 상에 게이트 스페이서(30)가 형성될 수 있다. 구체적으로, 더미 게이트 구조체(60) 상에 게이트 스페이서 층을 형성하고, 이후 게이트 스페이서 층을 이방성 식각함으로써 게이트 스페이서(30)가 형성될 수 있다.
도 7d를 참조하면, 채널(11)의 양단에 소스/드레인(12)이 형성될 수 있다. 소스/드레인(12)은 기판(10) 내에 불순물을 주입함으로써 기판(10)으로부터 형성될 수 있다. 대안적으로, 소스/드레인(12)은 에피택시얼 공정에 의해 채널(11) 상에 형성될 수 있다.
도 7e를 참조하면, 기판(10)의 상면으로부터 더미 게이트 구조체(60)의 상단의 높이까지의 공간을 채우는 층간 절연 층(40)이 형성될 수 있다. 구체적으로, 소스/드레인(12), 소자 분리막(13) 및 더미 게이트 구조체(60) 상에 층간 절연 층(40)을 형성하고, 이후 더미 게이트 구조체(60)의 더미 게이트 전극 층(62)이 노출되도록 층간 절연 층(40)을 평탄화할 수 있다. 평탄화는 예를 들어 화학 기계적 연마(chemical mechanical polishing, CMP)를 포함할 수 있다.
도 7f를 참조하면, 더미 게이트 구조체(60)를 제거함으로써 게이트 스페이서(30)의 내측벽 및 채널(11)을 노출시키는 게이트 트렌치(GT)를 형성할 수 있다. 예를 들어, 습식 식각에 의해 더미 게이트 구조체(60)가 제거될 수 있다.
도 7g를 참조하면, 도 5 및 도 6a 내지 도 6e를 참조하여 설명한 반도체 소자 제조 방법(1000)의 단계들이 수행될 수 있다. 즉, 채널(11) 상에 계면 층(21), 강유전 층(22), 안정화 층(23), 산소 확산 배리어 층(24), 및 실리콘 층(50)을 차례로 형성하고, 강유전 층(22)을 어닐링할 수 있다. 다음으로, 실리콘 층(50)은 제거될 수 있다.
도 7h를 참조하면, 산소 확산 배리어 층(24) 상에 차례로 문턱 전압 제어 층(25), 상단 배리어 층(26), 및 게이트 충진 층(27)을 형성할 수 있다. 일부 실시예에서, 문턱 전압 제어 층(25)을 형성하는 단계는 산소 확산 배리어 층(24) 상에 하부 문턱 전압 제어 층(25a)을 형성하는 단계 및 하부 문턱 전압 제어 층(25a) 상에 상부 문턱 전압 제어 층(25b)을 형성하는 단계를 포함할 수 있다. 문턱 전압 제어 층(25), 상단 배리어 층(26), 및 게이트 충진 층(27)은 예를 들어 각각 CVD, PVD, ALD, 또는 이들의 조합에 의해 형성될 수 있다.
다음으로, 층간 절연 층(40)이 노출되도록 강유전 층(22), 안정화 층(23), 산소 확산 배리어 층(24), 문턱 전압 제어 층(25), 상단 배리어 층(26), 및 게이트 충진 층(27)이 평탄화될 수 있다. 이로써 도 1에 도시된 반도체 소자(100)가 제조될 수 있다. 일부 실시예에서, 도 7a에 도시된 단계에서 채널(11)은 핀 형상으로 형성될 수 있다. 이 경우, 도 2a 내지 도 2c에 도시된 반도체 소자(100b)가 제조될 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 도면들이다.
도 8a를 참조하면, 도 7a 내지 도 7h를 참조하여 설명한 방법에 따라 기판(10)의 제1 영역(R1) 상에 제1 채널(111), 한 쌍의 제1 소스/드레인(112), 제1 게이트 스페이서(130), 및 제1 게이트 트렌치(GT1)가 형성되고 기판(10)의 제2 영역(R2)에 제2 채널(211), 한 쌍의 제2 소스/드레인(212), 제2 게이트 스페이서(230), 및 제2 게이트 트렌치(GT2)가 형성되고, 기판(10)의 제1 영역(R1) 및 제2 영역(R2)상에 소자 분리 층(13) 및 층간 절연 층(40)이 형성될 수 있다.
다음으로, 기판(10)의 제1 영역(R1) 상에 제1 계면 층(121) 및 기판(10)의 제2 영역(R2) 상에 제2 계면 층(122)이 형성될 수 있다. 다음으로, 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 강유전 층(22), 안정화 층(23), 산소 확산 배리어 층(24), 및 실리콘 층(50)을 차례로 형성하고, 강유전 층(22)을 어닐링할 수 있다. 다음으로, 실리콘 층(50)은 제거될 수 있다.
도 8b를 참조하면, 기판(10)의 제1 영역(R1) 상에 제1 문턱 전압 제어 층(125)을 형성하고 기판(10)의 제2 영역(R2) 상에 제2 문턱 전압 제어 층(225)을 형성한다. 다음으로, 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 상단 배리어 층(26)이 형성되고, 이후 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 게이트 충진 층(27)을 형성할 수 있다.
층간 절연 층(40)이 노출되도록 강유전 층(22), 안정화 층(23), 산소 확산 배리어 층(24), 제1 문턱 전압 제어 층(125), 제2 문턱 전압 제어 층(225), 상단 배리어 층(26), 및 게이트 충진 층(27)을 평탄화할 수 있다. 이로써 도 4a에 도시된 반도체 소자(200)가 제조될 수 있다.
도 4a에 도시된 제 1 강유전 층(122) 및 제2 강유전 층(222) 둘 모두는 강유전 층(22)으로부터 형성될 수 있으므로 제 1 강유전 층(122) 및 제2 강유전 층(222)은 동일한 물질을 포함하고 실질적으로 동일한 두께를 가질 수 있다. 도 4a에 도시된 제1 안정화 층(123) 및 제2 안정화 층(223) 둘 모두는 안정화 층(23)으로부터 형성될 수 있으므로 제1 안정화 층(123) 및 제2 안정화 층(223)은 동일한 물질을 포함하고 실질적으로 동일한 두께를 가질 수 있다. 도 4b에 도시된 제1 산소 확산 배리어 층(124) 및 제2 산소 확산 배리어 층(224) 둘 모두는 산소 확산 배리어 층(24)으로부터 형성될 수 있으므로 제1 산소 확산 배리어 층(124) 및 제2 산소 확산 배리어 층(224)은 동일한 물질을 포함하고 실질적으로 동일한 두께를 가질 수 있다. 도 4b에 도시된 제1 상단 배리어 층(126) 및 제2 상단 배리어 층(226) 둘 모두는 상단 배리어 층(26)으로부터 형성될 수 있으므로 제1 상단 배리어 층(126) 및 제2 상단 배리어 층(226)은 동일한 물질을 포함하고 실질적으로 동일한 두께를 가질 수 있다. 도 4b에 도시된 제1 게이트 충진 층(127) 및 제2 게이트 충진 층(227) 둘 모두는 게이트 충진 층(27)으로부터 형성될 수 있으므로 제1 게이트 충진 층(127) 및 제2 게이트 충진 층(227)은 동일한 물질을 포함할 수 있다.
일부 실시예에서, 반도체 소자 제조 방법은 기판(10)의 제2 영역(R2) 상의 산소 확산 배리어 층(24)의 부분을 제거하는 단계를 더 포함할 수 있다. 이 경우, 도 4b에 도시된 반도체 소자(200b)가 제조 될 수 있다. 기판(10)의 제2 영역(R2) 상의 산소 확산 배리어 층(24)의 부분은 남기고 기판(10)의 제2 영역(R2) 상의 산소 확산 배리어 층(24)의 부분을 제거함으로써 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 문턱 전압 제어가 용이해질 수 있다.
일부 실시예에서, 반도체 소자 제조 방법은 기판(10)의 제2 영역(R2) 상의 산소 확산 배리어 층(24)의 부분을 제거하는 단계 및 기판(10)의 제2 영역(R2) 상의 안정화 층(23)의 부분을 제거하는 단계를 더 포함할 수 있다. 이 경우, 도 4c에 도시된 반도체 소자(200c)가 제조될 수 있다. 기판(10)의 제2 영역(R2) 상의 안정화 층(23)의 부분은 남기고 기판(10)의 제2 영역(R2) 상의 안정화 층(23)의 부분을 제거함으로써 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 문턱 전압 제어가 용이해질 수 있다.
일부 실시예에서, 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 산소 확산 배리어 층(24)을 형성하는 단계가 생략될 수 있다. 이 경우, 도 4d에 도시된 반도체 소자(200d)가 제조될 수 있다.
일부 실시예에서, 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 산소 확산 배리어 층(24)을 형성하는 단계가 생략되고, 반도체 소자 제조 방법은 기판(10)의 제2 영역(R2) 상의 안정화 층(23)의 부분을 제거하는 단계를 더 포함할 수 있다. 이 경우, 도 4e에 도시된 반도체 소자(200e)가 제조될 수 있다.
도 9a 내지 도 9g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 도면들이다.
도 9a를 참조하면, 기판(10) 상에 복수의 희생 층(70) 및 채널 층(11')이 교대로 적층될 수 있다. 도 9a에는 3개의 희생 층(70) 및 3개의 채널 층(11')이 형성된 것으로 도시되어 있으나, 희생 층(70)의 수 및 채널 층(11')의 수는 이에 제한되지 않는다. 희생 층(70) 및 채널 층(11')은 에피택시얼 성장에 의해 형성될 수 있다. 희생 층(70)은 채널 층(11')에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들어, 채널 층(11')이 실리콘으로 형성되는 경우, 희생 층(70)은 실리콘-게르마늄으로 형성될 수 있다. 채널 층(11')이 게르마늄 또는 실리콘-게르마늄으로 형성되는 경우, 희생 층(70)은 실리콘으로 형성될 수 있다.
도 9b를 참조하면, 최상단 채널 층(11') 상에 더미 게이트 구조체(60)가 형성될 수 있다. 더미 게이트 구조체(60)는 채널 층(11') 상에 차례로 적층된 더미 게이트 절연 층(61), 더미 게이트 전극 층(62), 및 더미 게이트 마스크(63)를 포함할 수 있다. 더미 게이트 마스크(63)를 식각 마스크로 사용하여 더미 게이트 절연 층(61) 및 더미 게이트 전극 층(62)을 식각함으로써 더미 게이트 구조체(60)를 형성할 수 있다.
이후, 더미 게이트 구조체(60)의 측벽 상에 제1 게이트 스페이서(30a)가 형성될 수 있다. 예컨대, 더미 게이트 구조체(60) 및 최상단 채널 층(11') 상에 제1 게이트 스페이서 층을 형성하고, 이후 제1 게이트 스페이서 층을 이방성 식각함으로써 제1 게이트 스페이서(31)가 형성될 수 있다.
도 9c를 참조하면, 더미 게이트 구조체(60) 및 제1 게이트 스페이서(31)를 식각 마스크로 사용하여 복수의 희생 층(70) 및 복수의 채널 층(11' 도 9b 참조)을 식각할 수 있다. 이로써 채널(11)이 형성될 수 있다. 채널(11)은 복수의 채널 층(11' 도 9b 참조)로부터 각각 형성된 복수의 부분들(11b 내지 11d)을 포함할 수 있다. 또한, 채널(11)은 기판으로부터 형성된 최하단 부분(11a)을 포함할 수 있다. 채널(11)의 복수의 부분들(11b 내지 11d)은 희생층(70)에 의해 서로 수직 방향으로 이격될 수 있다.
도 9d를 참조하면, 희생 층들(70)의 측벽부를 제거함으로써 리세스(R)를 형성할 수 있다. 예컨대, 리세스(R)를 형성하기 위해 습식 식각이 사용될 수 있다. 리세스(R)는 최상단 채널 부분(11d)의 하면, 중간 채널 부분들(11b,11c)의 상면 및 하면, 최하단 채널 부분(11a)의 상면, 및 희생 층(70)의 측벽을 노출시킬 수 있다.
다음으로, 리세스(R)를 채우는 제2 게이트 스페이서(30b)가 형성될 수 있다. 예를 들어, 기판(10) 상에 제2 게이트 스페이서 층을 형성하고, 이후 제2 게이트 스페이서층을 이방성 식각함으로써 제2 게이트 스페이서(30b)가 형성될 수 있다.
도 9e를 참조하면, 기판(10) 상에 한 쌍의 소스/드레인(12)이 형성될 수 있다. 소스/드레인(12)은 에피택시얼 성장 공정에 의해 형성될 수 있다. 한 소스/드레인(12)은 채널(11)의 복수의 부분들(11a 내지 11d)의 단들과 공통적으로 접촉하도록 형성될 수 있다. 다른 소스/드레인(12)은 채널(11)의 복수의 부분들(11a 내지 11d)의 반대 단들과 공통적으로 접촉하도록 형성될 수 있다.
도 9f를 참조하면, 기판(10), 한 쌍의 소스/드레인(12), 및 더미 게이트 구조체(60) 상에 층간 절연 층(40)이 형성될 수 있다. 이후, 더미 게이트 전극 층(62)이 노출되도록 층간 절연 층(40)이 평탄화 될 수 있다. 평탄화에 의해 더미 게이트 마스크(63)도 제거될 수 있다. 평탄화는 예를 들어 CMP 공정을 포함할 수 있다.
도 9g를 참조하면, 더미 게이트 전극 층(60) 및 희생층들(70, 도 9f 참조)이 제거될 수 있다. 예를 들어, 습식 식각이 사용될 수 있다. 이로써 제1 게이트 스페이서(30a)의 내측벽, 제2 게이트 스페이서(30b)의 내측벽, 채널의 최하단 부분(11a)의 상면, 및 채널의 나머지 부분들(11a 내지 11d)의 상면 및 하면을 노출 시키는 게이트 트렌치(GT)가 형성될 수 있다.
도 3을 참조하면, 게이트 트렌치(GT) 내에 게이트 구조체(20)가 형성될 수 있다. 먼저 도 5 및 도 6a 내지 도 6e를 참조하여 설명한 반도체 소자 제조 방법(1000)에 따라 채널의 각각의 부분들(11a 내지 11d) 상에 계면 층(21), 강유전 층(22), 안정화 층(23), 산소 확산 배리어 층(24), 및 실리콘 층(50, 도 6e 참조)을 형성한다. 다음으로, 강유전 층(22)을 어닐링한다. 이후, 실리콘 층(50, 도 6e 참조)을 제거하고, 산소 확산 배리어 층(24) 상에 문턱 전압 제어 층(25), 상단 배리어 층(26), 및 게이트 충진 층(27)을 차례로 형성할 수 있다. 이로써 도 3에 도시된 반도체 소자(100c)가 제조될 수 있다.
상기 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판, 11, 111, 211: 채널, 12, 112, 212: 소스/드레인, 13: 소자 분리 구조, 20, 120, 220: 게이트 구조체, 21, 121, 221: 계면 층, 22, 122, 222: 강유전 층, 23, 123, 223: 안정화 층, 24, 124, 224: 산소 확산 배리어 층, 25, 125, 225: 문턱 전압 제어 층, 25a, 125a, 225a: 하부 문턱 전압 제어 층, 25b, 125b, 225b: 상부 문턱 전압 제어 층, 26, 126, 226: 상단 배리어 층, 27, 127, 227: 게이트 충진 층, 30, 130, 230: 게이트 스페이서, 40: 층간 절연 층, 50: 실리콘 층(희생 층)

Claims (20)

  1. 기판;
    상기 기판 내 또는 상의 채널;
    상기 채널의 양단 상에 각각 위치하는 한 쌍의 소스/드레인; 및
    상기 한 쌍의 소스/드레인 사이의 상기 채널 상의 게이트 구조체를 포함하고,
    상기 게이트 구조체는 상기 채널 상에 차례로 적층된 계면 층, 강유전 층, 안정화 층, 산소 확산 배리어 층, 및 문턱 전압 제어 층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 계면 층의 두께는 1Å 내지 10Å인 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 안정화 층은 상기 문턱 전압 제어 층과 상이한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 안정화 층을 구성하는 물질의 일함수는 상기 문턱 전압 제어 층을 구성하는 물질의 일함수보다 큰 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 안정화 층은 TiN, MoN, Mo, Al2O3, AlN, W, WN, WCN, La, LaO, LaN, TiAlN, TiON 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 안정화 층은 MoN을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 산소 확산 배리어 층은 TiN, AlN, TaN, TiSiN, TiON, TiAlN, WCN, WN, W 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 게이트 구조체는 상기 문턱 전압 제어 층 상의 상단 배리어 층 및 상기 상단 배리어 층 상의 게이트 충진 층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 채널은 상기 기판의 상면으로부터 돌출된 핀(fin) 형상을 가지는 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 채널은 상기 기판의 상면에 수직한 방향으로 서로 이격된 복수의 부분을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제1 영역 및 제2 영역을 가지는 기판;
    상기 기판의 상기 제1 영역 상의 제1 게이트 구조체를 포함하는 제1 트랜지스터; 및
    상기 기판의 상기 제2 영역 상의 제2 게이트 구조체를 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 게이트 구조체는 상기 기판의 상기 제1 영역 상에 차례로 적층된 제1 계면 층, 제1 강유전 층, 제1 안정화 층, 및 제1 문턱 전압 제어 층을 포함하고,
    상기 제2 게이트 구조체는 상기 기판의 상기 제2 영역 상에 차례로 적층된 제2 계면 층, 제2 강유전 층, 및 상기 제2 강유전 층 바로 위에 위치하는 제2 문턱 전압 제어 층을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 문턱 전압 제어 층은 상기 제1 안정화 층 상의 제1 하부 문턱 전압 제어 층, 및 상기 제1 하부 문턱 전압 제어 층 상의 제1 상부 문턱 전압 제어 층을 포함하고,
    상기 제2 문턱 전압 제어 층은 상기 제2 강유전 층 상의 제2 하부 문턱 전압 제어 층, 및 상기 제2 하부 문턱 전압 제어 층 상의 제2 상부 문턱 전압 제어 층을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12 항에 있어서,
    상기 제1 안정화 층을 구성하는 물질의 일함수는 상기 제1 상부 문턱 전압 제어 층을 구성하는 물질의 일함수보다 큰 것을 특징으로 하는 반도체 소자.
  14. 제12 항에 있어서,
    상기 제1 안정화 층을 구성하는 물질의 일함수는 상기 제1 하부 문턱 전압 제어 층을 구성하는 물질의 일함수보다 큰 것을 특징으로 하는 반도체 소자.
  15. 제12 항에 있어서,
    상기 제1 하부 문턱 전압 제어 층은 상기 제2 하부 문턱 전압 제어 층과 동일한 물질을 포함하고, 상기 제1 하부 문턱 전압 제어 층의 두께는 상기 제2 하부 문턱 전압 제어 층의 두께와 상이한 것을 특징으로 하는 반도체 소자.
  16. 제11 항에 있어서,
    상기 제1 트랜지스터는 p형이고 상기 제2 트랜지스터는 n형인 것을 특징으로 하는 반도체 소자.
  17. 제11 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 안정화 층과 상기 제1 문턱 전압 제어 층 사이의 제1 산소 확산 배리어 층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제1 영역 및 제2 영역을 가지는 기판;
    상기 기판의 상기 제1 영역 상의 제1 게이트 구조체; 및
    상기 기판의 상기 제2 영역 상의 제2 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는 상기 기판의 상기 제1 영역 상에 차례로 적층된 제1 계면 층, 제1 강유전 층, 제1 안정화 층, 제1 산소 확산 배리어 층, 및 제1 문턱 전압 제어 층을 포함하고,
    상기 제2 게이트 구조체는 상기 기판의 상기 제2 영역 상에 차례로 적층된 제2 계면 층, 제2 강유전 층, 제2 안정화 층, 및 상기 제2 안정화 층 바로 위에 위치하는 제2 문턱 전압 제어 층을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 제1 안정화 층의 두께는 상기 제2 안정화 층의 두께와 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  20. 제18 항에 있어서,
    상기 제1 안정화 층과 상기 제2 안정화 층은 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
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