KR100761180B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

나노 도트를 균일하게 형성함으로써, 고신뢰의 나노 도트 메모리를 제공한다. 또한, 터널 절연막에 실리콘 산화막 대체 재료를 채용함으로써, 고속, 고신뢰의 나노 도트 메모리를 제공한다. 실리콘 혹은 게르마늄 기판, 바람직하게는 실리콘 혹은 게르마늄의 (111) 기판 위에 HfO2, ZrO2 혹은 CeO2의 고유전률 절연막을 에피택셜 성장시킨 터널 절연막과, 상기 터널 절연막 상에 형성된 CoSi2 혹은 NiSi2의 실리사이드 나노 도트를 갖는 것을 특징으로 한다.
P형 Si 기판, 소스·드레인 확산층, 고유전률 터널 절연막, 실리사이드 나노 도트, 층간 절연막, 컨트롤 게이트, 컨택트 플러그, 컨택트층, 배리어 메탈, 배선층, 소자 분리층, 사이드월

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 2는 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 3은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 4는 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 5는 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 6은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 7은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 8은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 9는 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 10은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 11은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 12는 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 13은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 14는 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 15는 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 16은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 17은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 18은 제1 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 제조 방법의 설명도.
도 19는 제2 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 20은 제2 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 21은 제2 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 22는 제2 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
도 23은 제2 실시예에서의 실리사이드 도트 메모리의 메모리 셀의 단면도.
<도면의 주요 부분에 대한 간단한 설명>
1: P형 Si 기판
2, 3: 소스·드레인 확산층
4: 고유전률 터널 절연막
5: 실리사이드 나노 도트
6, 12, 23, 24, 25, 27: 층간 절연막
7: 컨트롤 게이트
8, 9: 컨택트 플러그
10, 11: 컨택트층
13, 14, 17, 18, 35, 37: 배리어 메탈
15, 16, 36: 배선층
19, 20: 소자 분리층
21, 22: 사이드월
26: 고유전률 절연막
28: 컨트롤 게이트용 전극막
29, 30: 이온 주입 손상 저감용 절연막
31, 32: 얕은 소스·드레인 영역
33, 34: 컨택트 홀
50: 고유전률 층간 절연막
[비특허 문헌1] S. Tiwari et al.: IEEE International Electron Devices Meeting pp 521 - 524 (1995)
[비특허 문헌2] R. W. G. Wyckoff: CRYSTAL STRUCTURES, Second Edition, Vol.1, John Wiley & Sons, Inc.
본 발명은, 불휘발성 반도체 메모리에 관한 것이다.
플래시 메모리, EEPROM 등의 반도체 메모리는 불휘발, 전기적 재기입 가능하기 때문에, 프로그램용, 데이터용 메모리로서, 디지털 가전, 차량 탑재 컨트롤러 등에 널리 이용되고 있다. 이들 반도체 불휘발성 메모리의 종래 제품에서는 고속화, 대용량화에는 소자의 미세화가 필요하지만, 데이터 유지 특성을 유지하기 위해서는 특히 터널 절연막에 이용되는 실리콘 산화막의 미세화에 한계가 있는 것이 알려져 있다. 또한, 재기입 시에 핫 캐리어를 터널 절연막을 통하여 플로팅 게이트에 주입하기 때문에 터널 절연막의 열화가 발생하여, 현재 상황에서는 터널 절연막의 미세화는 한계에 달하고 있다.
상기 문제를 해결하기 위해서 각종 신 방식의 불휘발성 메모리의 연구 개발이 행하여지고 있고, 그 중의 하나로, 플로팅 게이트의 다결정 실리콘막 대신에 다결정 실리콘을 도트 형상으로 형성하는 실리콘 나노 도트 메모리가 있다. 이 실리 콘 나노 도트 메모리는 이산적인 도트에 전자를 저장하기 때문에, 재기입에 의해 터널 산화막 내에 리크 패스가 생기더라도 일부의 도트에 축적된 전자가 빠질 뿐 이기 때문에 고신뢰인 것이 기대된다. 또한, 일부의 도트에 선택적으로 전자를 기입함으로써, 기입 영역의 차이에 의한 임계치 전압의 차이를 이용하여, 하나의 메모리 셀에 복수의 비트 정보를 기억시키는 것도 기대되고 있다(비특허 문헌 1).
그러나, 실리콘 나노 도트 메모리는 도트의 불균일성에 수반하는 소자 특성 변동의 문제가 발생하기 때문에, 균일한 도트 형성이 요구된다. 또한, 재기입 내성이 향상되어도, 실리콘 산화막을 터널 절연막에 이용하는 이상은, 데이터 유지 특성을 유지하기 위한 터널 절연막 두께의 미세화 한계 극복이 본질적인 해결은 되고 있지 않다.
본 발명의 목적은, 나노 도트 메모리에서 나노 도트를 균일하게 형성하여, 고신뢰화를 도모하는 것이다. 또한, 터널 절연막에 실리콘 산화막 대체 재료를 채용함으로써, 디바이스의 고속, 고신뢰화를 도모하는 것이다.
발명자는 나노 도트 메모리에서의 재료 구성을 재검토하여, Hf02, Zr02 혹은 Ce02의 고유전률 절연 재료와 CoSi2 혹은 NiSi2의 실리사이드는 결정 구조가 동일한(CaF2 구조)이며, 격자 상수가 수% 상이할 뿐인 것에 주목(격자 상수: a = 0.512nm(Hf02), 0.507nm(Xr02), 0.541nm(CeO2), 0.536nm(CoSi2), 0.540nm(NiSi2), ( 비특허 문헌 2), 상기 고유전률 재료를 터널 절연막에, 상기 실리사이드를 메모리용 나노 도트에 채용함으로써 나노 도트의 균일화, 디바이스의 고속화를 도모할 수 있는 것을 발견하였다. 보다 구체적으로는 우선, 실리콘 혹은 게르마늄 기판 위에 상기 고유전률 절연막을 에피택셜 성장시켜, 터널 절연막을 형성한다. 이때, 기판은 (111) 기판인 것이 바람직하다. 이에 따라, 결정성이 좋은 고유전률 절연막이 형성되며, 또한 상기 고유전률 절연막의 최밀면이 표면에 나타나고, 그 위에 동일한 결정 구조로 격자 상수가 수% 상이한 상기 실리사이드를 CVD(Chemical Vapor Deposition)에 의해 형성함으로써, 균일한 실리사이드가 아일런드 형상으로 형성되는 것이 가능하게 된다. 또한, 고유전률 터널 절연막의 채용에 의해, 산화 실리콘을 터널 절연막에 이용했을 때에 비하여 디바이스의 고속화, 터널 절연막의 후막화를 도모할 수 있게 된다.
이하, 본 발명의 실시 형태를 도 1로부터 도 23을 이용하여 상세히 설명한다.
(실시예 1)
도 1은 본 실시예에서의 나노 도트 메모리의 메모리 셀의 단면도이다. P형실리콘 기판(1)에, 소스·드레인 확산층(2, 3)이 형성되며, 상기 실리콘 기판 위에는 Hf02, Zr02 혹은 Ce02로 이루어지는 고유전률 절연막(4)이 에피택셜 성장에 의해 제막되어 있다. 상기 실리콘 기판은 게르마늄 기판이라도 된다. 이 경우, 게르마늄은 실리콘보다도 모빌리티가 크기 때문에, 디바이스의 고속성에서 우수하다. 또 한, 상기 실리콘, 혹은 게르마늄 기판은, (111) 기판인 것이 바람직하다. 이에 따라, 결정성이 좋은 고유전률 절연막이 형성된다. 상기 고유전률 절연막 위에는 CoSi2 혹은 NiSi2의 실리사이드(5)가 도트 위에 형성되어 있고, 상기한 실리사이드 도트 위에는 SiO2 등으로 이루어지는 층간 절연막(6), 상기 층간 절연막 위에는 컨트롤 게이트(7)가 제막되어 있다. 상기 컨트롤 게이트(7)는, 예를 들면 다결정 실리콘막, 금속 박막, 금속 실리사이드막 혹은 이들의 적층 구조이다. 특히, 상기 게이트 절연막과의 계면에서의 상호 확산을 억제하며, 또한 고속화를 위해 게이트 전극의 저저항화를 생각하면, 상기 게이트 절연막 위에 밀착성이 좋은 TiN, TaN 등의 얇은 배리어 메탈을 이용하고, 그 위에 W, Mo, Ta, Ti 등의 금속 박막을 이용하는 구조가 바람직하다. 이 경우, 저저항성을 중시하는 경우에는 W, Mo를 이용한다. 이 양자의 경우 또한, W는 고융점에서 열적 안정성에서 우수하고, Mo는 막의 평탄성에서 우수하다. 또한, 배리어 메탈과의 밀착성을 중시하는 경우에는 TiN 위에 Ti를 이용한 구조, 혹은 TaN 위에 Ta를 이용한 구조를 이용한다.
또한, 상기 소스·드레인 확산층(2, 3)에는 W, Al, poly-Si(다결정 실리콘) 등으로 이루어지는 컨택트 플러그(8, 9)가 접속되어 있다. 단, 상기 컨택트 플러그는 실리콘 기판 계면과의 밀착성, 계면에서의 상호 확산, 박리 방지를 위해, 컨택트 영역 계면에 컨택트층(10, 11) 및, 상기 컨택트층 상부 및 층간 절연층(12)의 계면에 배리어 메탈(13, 14)을 형성한 후, 상기 컨택트 플러그가 형성되는 것이 바람직하다. 상기 컨택트층(10, 11)의 구성 재료는 코발트 실리사이드(CoSi2), 티탄 실리사이드(TiSi2) 등이며, 상기 배리어 메탈(13, 14)의 구성 재료는 TiN, TaN 등이다. 상기 컨택트 플러그(8, 9)는 Al, Cu 등을 구성 재료로 하는 배선층(15, 16)에 접속되어 있는데, 상기 배선층(15, 16)은 계면에서의 상호 확산, 박리 방지를 위해, 상하에 TiN, TaN 등으로 이루어지는 배리어 메탈(17, 18)을 갖는 것이 바람직하다.
또한, 본 실시예에서의 나노 도트 메모리의 메모리 셀은, 도 2에 도시한 바와 같이 STI(Shal1ow Trench Isolation), LOCOS(Local Oxidation of Silicon) 등으로 형성한 SiO2 등으로 이루어지는 소자 분리층(19, 20)을 갖고 있더라도 된다. 이 경우, 셀 사이의 절연 분리가 행하여져 있기 때문에, 고집적화가 가능하게 된다. 혹은, 도 3에 도시한 바와 같이 SiN, SiO2 등으로 이루어지는 사이드월(21, 22)을 갖더라도 된다. 이 경우, 소스·드레인 확산층(2, 3) 형성 시의 절연막의 이온 주입 손상을 저감하며, 이온 주입의 불순물이 채널 방향으로 확산하여, 단채널 효과가 발생하는 것을 억제할 수 있다. 혹은, 도 4에 도시한 바와 같이 트랜지스터 위의 SiN으로 이루어지는 층간 절연막(23)과 소자 분리층(19, 20) 위의 SiN으로 이루어지는 층간 절연막(24, 25)의 패턴을 이용하여 자기 정합적으로 컨택트 플러그(8, 9)를 형성해도 된다. 이 경우, 리소그래피를 위한 마스크 맞춤이 다소 어긋나더라도, 컨택트 홀의 위치가 정확하게 유지되는 이점이 있다. 혹은 도 5에 도시한 바와 같이 인접하는 메모리 셀에서 소스·드레인 확산층(2, 3)을 공통화시켜도 된다. 이 경우, 단위 면적당의 셀 수가 증가하기 때문에, 고집적화가 가능하게 된다. 또 한, 소스·드레인 확산층의 공통화에 의해 구조가 간단해져, 제조 코스트를 저감할 수 있다.
본 실시예의 실리사이드 도트 메모리는, 실리콘 혹은 게르마늄 기판, 바람직하게는 실리콘 혹은 게르마늄의 (111) 기판 위에 HfO2, Zr02 혹은 Ce02로 이루어지는 고유전률 절연막을 에피택셜 성장에 의해 제막함으로써, 결정성이 좋은 고유전률 터널 절연막이 형성되며, 또한 상기 고유전률 터널 절연막의 최밀면이 표면에 나타날 수 있게 된다. 또한, 최밀면이 표면에 나타난 상기 고유전률 터널 절연막 위에, 결정 구조가 동일하고 격자 상수가 수% 상이한 CoSi2 혹은 NiSi2의 실리사이드를 CVD에 의해 형성함으로써, 균일한 실리사이드가 아일런드 형상으로 형성되는 것이 가능하게 된다. 균일한 나노 도트가 형성됨으로써, 소자 특성 변동이 적은 고신뢰, 고수율의 나노 도트 메모리가 제조된다. 또한, 결정성이 좋은 고유전률 터널 절연막을 채용함으로써, 종래의 실리콘 산화막보다도 막 두께를 두껍게 하더라도, 실리콘 산화막 환산 막 두께(EOT)를 감소시켜, 양호한 데이터 유지 특성을 유지하면서, 트랜지스터의 동작 속도를 향상시키는 것이 가능하게 된다.
다음에, 본 실시예의 실리사이드 도트의 메모리 셀의 제조 방법에 대하여 설명한다. 여기서는, 도 3의 구조의 실리사이드 도트의 제조 방법을 서술한다. 우선, P형 실리콘, 혹은 게르마늄 기판(1) 위에 STI 혹은 LOCOS에 의해 소자 분리층(19, 20)을 형성한다(도 6). 다음에, CVD 혹은 ALD(Atomic Layer Deposition)에 의해 HfO2, ZrO2 혹은 CeO2로 이루어지는 고유전률 절연막을 에피텍셜 성장시켜 제 막한다(도 7). 이때, 상기 실리콘, 혹은 게르마늄 기판은, (111) 기판인 것이 바람직하다. 이에 따라, 결정성이 좋은 고유전률 절연막이 형성된다. 다음에, CVD 혹은 ALD에 의해, CoSi2 혹은 NiSi2의 실리사이드 나노 도트(5)를 형성한다(도 8). 이때, 실리사이드 나노 도트끼리가 연결되지 않도록, 도트의 직경은 20nm 이하로 하는 것이 바람직하다. 그 후, 실리사이드 나노 도트끼리, 및 실리사이드 나노 도트와 상기 실리사이드 나노 도트 상부의 전극을 전기적으로 절연하기 위해서, CVD 혹은 ALD에 의해, SiO2로 이루어지는 층간 절연막(27)을 퇴적한다(도 9). 이에 따라, 도트 내부에 축적된 전하의 도트 사이, 게이트 방향 혹은 기판 방향으로의 이동은 현저히 억제된다. 그 후, 컨트롤 게이트로서 이용하는 P 혹은 B의 불순물을 포함한 다결정 실리콘막, 금속 박막, 금속 실리사이드막 혹은 이것들의 적층막(28)을 CVD법 등에 의해 형성한다(도 10).
다음에, 포토레지스트막을 마스크에 이용하고, 에칭에 의해 적층막을 메모리 셀 구조로 가공한다(도 11). 그 후, CVD 혹은 열 산화에 의해 막 두께 2nm 정도의 SiO2 혹은 SiN막(29, 30)을 형성하며, 그 후, As 또는 P의 이온 주입에 의해, 얕은 소스·드레인 영역(31, 32)을 형성한다. 이 공정은, 소스·드레인 확산층과 채널 부분을 연결하는 익스텐션 영역을 형성하기 위한 것이다. 상기 SiO2 혹은 SiN막의 형성의 목적은, 이온 주입에 의한 기판에의 손상의 완화이다(도 12). 다음에, 막 두께 200nm 정도의 SiO2, 혹은 SiN막을 스퍼터 혹은 CVD에 의해 퇴적 후, 에칭을 행 하고, 사이드월(21, 22)을 형성한다(도 13). 그 후, As 또는 P의 이온 주입에 의해, 소스·드레인 확산층(2, 3)을 형성한다(도 14).
다음에, 층간 절연층(12)을 CVD, 혹은 스퍼터에 의해 퇴적한 후, 에칭에 의해 소스·드레인 확산층(2, 3)에 달하도록 컨택트 홀(33, 34)을 형성한다(도 15). 그 후, 컨택트 홀 개구부에, Co, Ti 등을 스퍼터 등으로 퇴적시키고, 열 처리를 행함으로써 Si와 접하고 있는 부분에 CoSi2, TiSi2 등으로 이루어지는 컨택트층(10, 11)을 형성한다. 그 후, 층간 절연층과 접하고 있는 부분의 Co, Ti 등을 제거하고, TiN, TaN 등으로 이루어지는 배리어 메탈(13, 14)을 스퍼터에 의해 형성한 후, 컨택트 플러그(8, 9)를 스퍼터에 의해 형성, CMP에 의해 평탄화를 행하면, 도 16과 같이 된다. 다음에, TiN, TaN 등으로 이루어지는 배리어 메탈(35), Al, Cu 등으로 이루어지는 배선층(36), TiN, TaN 등으로 이루어지는 배리어 메탈(37)을 스퍼터에 의해 퇴적하며(도 17), CMP에 의한 평탄화 후, 에칭에 의해 도 18과 같이 가공함으로써, 배선층(15, 16)이 형성된다. 그 후, 층간 절연층을 추가로 퇴적함으로써, 도 3에 도시하는 실리사이드 도트 메모리의 메모리 셀이 형성된다. 또한, 도 3에는 배선층을 1층만 명기하고 있지만, 배선층이 상부에 추가로 1층 혹은 복수층 있어, 배선 층간이 W, Cu, Al 등으로 이루어지는 비아 플러그로 접속되어 있더라도 된다. 또한, 상기 제조 방법은 P형 기판을 이용했지만, N형 기판을 이용한 경우에도 응용할 수 있다.
이상에 의해, 결정성이 좋은 고유전률 터널 절연막과 균일한 실리사이드 나 노 도트를 갖는, 고신뢰, 고수율의 나노 도트 메모리가 제조된다.
(실시예 2)
도 19는 본 실시예에서의 나노 도트 메모리의 메모리 셀의 단면도이다. 본 실시예에서는, P형 실리콘 혹은 게르마늄 기판(1)에, 소스·드레인 확산층(2, 3)이 형성되며, 상기 실리콘 혹은 게르마늄 기판 위에는 HfO2, ZrO2 혹은 Ce02으로 이루어지는 고유전률 절연막(4)이 에피택셜 성장에 의해 제막되어 있다. 또한, 상기 실리콘, 혹은 게르마늄 기판은, (111) 기판인 것이 바람직하다. 이에 따라, 결정성이 좋은 고유전률 절연막이 형성된다. 상기 고유전률 절연막 위에는 CoSi2 혹은 NiSi2의 실리사이드(5)가 도트 위에 형성되어 있고, 상기한 실리사이드 도트 위에는 HfO2, ZrO2 혹은 CeO2로 이루어지는 고유전률 층간 절연막(50), 상기 고유전률 층간 절연막 위에는 컨트롤 게이트(7)가 제막되어 있다. (실시예 1)의 메모리 셀(도 1)의 층간 절연막(6)이 고유전률 층간 절연막(50)으로 치환된 구조이며, 상기 고유전률 층간 절연막은 에피택셜 성장에 의해 제막된다. 이에 따라, 상기 실리사이드 도트 위에도 결정성이 좋은 고유전률 층간 절연막을 채용함으로써, 종래의 실리콘 산화막보다도 막 두께를 두껍게 하더라도, 실리콘 산화막 환산 막 두께(EOT)를 감소시켜, 양호한 데이터 유지 특성을 유지하면서, 트랜지스터의 동작 속도를 더욱 향상시키는 것이 가능하게 된다. 또한, 본 실시예에서의 나노 도트 메모리의 메모리 셀은, 도 20에 도시한 바와 같이 STI, LOCOS 등으로 형성한 SiO2 등으로 이루어 지는 소자 분리층(19, 20)을 갖고 있더라도 된다. 이 경우, 셀 사이의 절연 분리가 행하여져 있기 때문에, 고집적화가 가능하게 된다. 혹은, 도 21에 도시한 바와 같이 SiN, SiO2 등으로 이루어지는 사이드월(21, 22)을 갖더라도 된다. 이 경우, 소스·드레인 확산층(2, 3) 형성 시의 절연막의 이온 주입 손상을 저감하며, 이온 주입의 불순물이 채널 방향으로 확산하여, 단채널 효과가 발생하는 것을 억제할 수 있다. 혹은, 도 22에 도시한 바와 같이 트랜지스터 위의 SiN으로 이루어지는 층간 절연막(23)과 소자 분리층(19, 20) 위의 SiN으로 이루어지는 층간 절연막(24, 25)의 패턴을 이용하여 자기 정합적으로 컨택트 플러그(8, 9)를 형성해도 된다. 이 경우, 리소그래피를 위한 마스크 맞춤이 다소 어긋나더라도, 컨택트 홀의 위치가 정확하게 유지되는 이점이 있다. 혹은 도 23에 도시한 바와 같이 인접하는 메모리 셀에서 소스·드레인 확산층(2, 3)을 공통화시켜도 된다. 이 경우, 단위 면적당의 셀 수가 증가하기 때문에, 고집적화가 가능하게 된다. 또한, 소스·드레인 확산층의 공통화에 의해 구조가 간단해지고, 제조 코스트를 저감할 수 있다.
(산업 상의 이용 가능성)
본 발명은, 불휘발성 메모리에 적용할 수 있다.
본 발명에 따르면, 나노 도트 메모리에서, 실리콘 혹은 게르마늄 기판, 바람직하게는 실리콘 혹은 게르마늄의 (111) 기판 위에 HfO2, ZrO2 혹은 CeO2의 고유전률 절연막을 이용하여, 상기 고유전률 절연막 위에 CoSi2 혹은 NiSi2의 실리사이드 도트를 형성함으로써, 균일한 실리사이드 도트가 형성되어, 소자 특성 변동이 적은 고신뢰의 디바이스가 제작된다. 또한, 결정성이 좋은 고유전률 절연막의 채용에 의해, 디바이스의 고속화가 가능하게 된다.

Claims (12)

  1. 기판이 실리콘 혹은 게르마늄 기판이며, 상기 기판 위의 터널 절연막이 HfO2, Zr02 혹은 Ce02의 고유전률 절연 재료에 의해 구성되며, 상기 터널 절연막 위의 전하 축적부가 나노 도트 형상으로 되어 있으며, 상기 나노 도트가 CoSi2 혹은 NiSi2의 실리사이드에 의해 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 기판이 실리콘 혹은 게르마늄의 (111) 기판인 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 실리콘 혹은 게르마늄 기판을 준비하는 공정과,
    상기 기판 위에 Hf02, Zr02 혹은 CeO2의 에피택셜 성장에 의해 터널 절연막을 형성하는 공정과,
    상기 터널 절연막 위에 CVD 혹은 ALD에 의해 CoSi2 혹은 NiSi2의 실리사이드에 의해 구성되는 나노 도트를 형성하는 공정
    을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  4. 제3항에 있어서,
    상기 기판으로서, (111) 기판을 준비하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  5. 제3항에 있어서,
    상기 나노 도트를 직경 20nm 이하로 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  6. 제4항에 있어서,
    상기 나노 도트를 직경 20nm 이하로 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  7. 기판이 실리콘 혹은 게르마늄 기판이며, 상기 기판 위의 터널 절연막이 HfO2, ZrO2 혹은 CeO2의 고유전률 절연 재료에 의해 구성되며, 상기 터널 절연막 위의 전하 축적부가 나노 도트 형상으로 되어 있으며, 상기 나노 도트가 CoSi2 혹은 NiSi2의 실리사이드에 의해 구성되며, 상기 나노 도트 위의 컨트롤 게이트와의 층간 절연막이 HfO2, Zr02 혹은 Ce02의 고유전률 절연 재료에 의해 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제7항에 있어서,
    상기 기판이 (111) 기판인 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 실리콘 혹은 게르마늄 기판을 준비하는 공정과,
    상기 기판 위에 Hf02, Zr02 혹은 CeO2의 에피택셜 성장에 의해 제막되는 터널 절연막을 형성하는 공정과,
    상기 터널 절연막 위에 CVD 혹은 ALD에 의해 CoSi2 혹은 NiSi2의 실리사이드에 의해 구성되는 나노 도트를 형성하는 공정과,
    상기 나노 도트 위에 Hf02, Zr02 혹은 Ce02을 에피택셜 성장시킴으로써 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 위에 컨트롤 게이트를 형성하는 공정
    을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  10. 제9항에 있어서,
    상기 기판으로서, (111) 기판을 준비하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  11. 제9항에 있어서,
    상기 나노 도트를 직경 20nm 이하로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  12. 제10항에 있어서,
    상기 나노 도트를 직경 20nm 이하로 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
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