JP2007227694A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2007227694A JP2007227694A JP2006047710A JP2006047710A JP2007227694A JP 2007227694 A JP2007227694 A JP 2007227694A JP 2006047710 A JP2006047710 A JP 2006047710A JP 2006047710 A JP2006047710 A JP 2006047710A JP 2007227694 A JP2007227694 A JP 2007227694A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- containing layer
- insulating film
- gate insulating
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title description 22
- 239000002184 metal Substances 0.000 claims abstract description 159
- 239000012535 impurity Substances 0.000 claims description 55
- 230000015572 biosynthetic process Effects 0.000 claims description 26
- 239000000758 substrate Substances 0.000 abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 23
- 229920005591 polysilicon Polymers 0.000 abstract description 23
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 230000000452 restraining effect Effects 0.000 abstract 1
- 239000000243 solution Substances 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 29
- 229910052710 silicon Inorganic materials 0.000 description 29
- 239000010703 silicon Substances 0.000 description 29
- 229910021417 amorphous silicon Inorganic materials 0.000 description 28
- 150000002500 ions Chemical class 0.000 description 27
- 238000000034 method Methods 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- -1 phosphorus ions Chemical class 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 230000000149 penetrating effect Effects 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、シリコン基板1にチャネル領域3を挟むように形成された一対のソース/ドレイン領域4と、チャネル領域3上にゲート絶縁膜5を介して形成されたゲート電極6とを備えている。そして、ゲート電極6は、金属含有層7と、金属含有層7上に形成された金属含有層9と、金属含有層7と金属含有層9との間に形成されたポリシリコン層8とを含む。
【選択図】図1
【解決手段】この半導体装置は、シリコン基板1にチャネル領域3を挟むように形成された一対のソース/ドレイン領域4と、チャネル領域3上にゲート絶縁膜5を介して形成されたゲート電極6とを備えている。そして、ゲート電極6は、金属含有層7と、金属含有層7上に形成された金属含有層9と、金属含有層7と金属含有層9との間に形成されたポリシリコン層8とを含む。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、ゲート電極を備えた半導体装置およびその製造方法に関する。
従来、ゲート電極を備えた半導体装置として、MOSトランジスタが知られている(たとえば、特許文献1参照)。上記特許文献1には、シリコン基板(チャネル領域)上に、ゲート絶縁膜を介してポリシリコン層からなるゲート電極が形成されたMOSトランジスタが開示されている。上記特許文献1に開示された従来のMOSトランジスタでは、MOSトランジスタの製造工程において、ゲート電極の上方側からゲート電極(ポリシリコン層)に不純物をイオン注入することによって、ソース/ドレイン領域が形成されるとともに、ゲート電極に導電性が付与される。
しかしながら、上記特許文献1に開示された従来のMOSトランジスタでは、ソース/ドレイン領域の形成およびゲート電極に導電性を付与するためのイオン注入工程の際に、十分に低いエネルギでイオン注入を行わないと、不純物イオンがゲート電極下に位置するゲート絶縁膜を突き抜けてシリコン基板(チャネル領域)にまで達する場合がある。このため、ゲート絶縁膜が損傷することによりリーク電流が発生するとともに、ゲート絶縁膜とシリコン基板との界面に界面準位が形成されることにより電子やホールの移動度が低下するという不都合が生じる。その結果、MOSトランジスタ(半導体装置)の電気的特性が低下するという問題点がある。さらに、チャネル領域の不純物濃度が変化することによりしきい値電圧が意図しない値に変動するという問題点が生じる。
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置を提供することである。
この発明のもう1つの目的は、イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置の製造方法を提供することである。
上記目的を達成するために、この発明の第1の局面による半導体装置は、半導体領域の主表面にチャネル領域を挟むように形成された一対のソース/ドレイン領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備えている。そして、ゲート電極は、第1金属含有層と、第1金属含有層上に形成された第2金属含有層と、第1金属含有層と第2金属含有層との間に形成された中間層とを含む。
この第1の局面による半導体装置では、上記のように、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極を、第1金属含有層と、第1金属含有層上に形成された第2金属含有層とを含むように構成することによって、半導体装置の製造工程において、ソース/ドレイン領域の形成時などに、ゲート電極の上方側からゲート電極に不純物をイオン注入する場合に、不純物イオンのゲート絶縁膜側への進行を第2金属含有層により妨げることができる。さらに、不純物イオンが第2金属含有層を通過した場合には、その不純物イオンのゲート絶縁膜側への進行を第1金属含有層により妨げることができる。このため、イオン注入時にゲート絶縁膜まで達する不純物イオンの量を少なくすることができるので、不純物イオンがゲート絶縁膜を突き抜けるのを抑制することができる。これにより、ゲート絶縁膜が損傷するのを抑制することができるので、ゲート絶縁膜を介してリーク電流が流れるのを抑制することができる。また、ゲート絶縁膜と半導体領域(チャネル領域)との界面に界面準位が形成されるのを抑制することができるので、チャネル領域における電子移動度が低下するのを抑制することができる。その結果、イオン注入を行うことに起因する半導体装置の電気的特性の低下を抑制することができる。また、ゲート絶縁膜を突き抜けた不純物イオンが半導体領域(チャネル領域)にまで達するのを抑制することができるので、チャネル領域の不純物濃度が変化することに起因して、半導体装置(トランジスタ)のしきい値電圧が意図しない値に変動するのを抑制することができる。
上記第1の局面による半導体装置において、好ましくは、第1金属含有層は、ゲート絶縁膜の表面を部分的に覆うように形成されている。このように構成すれば、第1金属含有層がゲート絶縁膜の全面を覆うように形成される場合に比べて、第1金属含有層とゲート絶縁膜および半導体領域(チャネル領域)との間に働く応力を小さくすることができる。これにより、第1金属含有層とゲート絶縁膜および半導体領域(チャネル領域)との間に働く応力が大きくなることに起因して、チャネル領域における電子移動度が低下するのを抑制することができる。
この場合、好ましくは、第2金属含有層は、中間層の表面を部分的に覆うように形成されており、第1金属含有層の形成領域と第2金属含有層の形成領域とは、平面的に見て、ゲート絶縁膜の表面に対して平行な方向に互いにずれている。このように構成すれば、半導体装置の製造工程において、ゲート電極(中間層)に導電性を付与するためにゲート電極の上方側から中間層に不純物をイオン注入する場合に、容易に、第2金属含有層の形成領域以外の領域を介して、中間層にまで不純物イオンを拡散させることができる。この場合、第1金属含有層の形成領域と第2金属含有層の形成領域とを、平面的に見て、ゲート絶縁膜の表面に対して平行な方向に互いにずらすことによって、第2金属含有層の形成領域以外の領域を不純物イオンが通過したとしても、第2金属含有層の形成領域からゲート絶縁膜の表面に対して平行な方向にずれた領域に形成された第1金属含有層により、不純物イオンのゲート絶縁膜側への進行を容易に妨げることができる。
上記第1の局面による半導体装置において、好ましくは、ゲート電極は、第2金属含有層上に形成された半導体層をさらに含み、第1金属含有層および第2金属含有層は、ゲート電極のゲート絶縁膜との界面近傍に配置されている。このように構成すれば、半導体層を含むゲート電極において、第1金属含有層のみをゲート電極のゲート絶縁膜との界面近傍に配置する場合に比べて、ゲート電極のゲート絶縁膜との界面近傍の実効的な金属密度を大きくすることができるので、半導体層を含むゲート電極の空乏化を抑制することができる。
この発明の第2の局面による半導体装置の製造方法は、半導体領域の主表面上に、ゲート絶縁膜を介して、第1金属含有層と、中間層と、第2金属含有層とを順次形成することにより、ゲート電極を形成する工程と、ゲート電極の上方側から不純物をイオン注入する工程とを備えている。
この第2の局面による半導体装置の製造方法では、上記のように、半導体領域の主表面上にゲート絶縁膜を介してゲート電極を形成する際に、第1金属含有層と、中間層と、第2金属含有層とを順次形成することによって、ゲート電極の上方側から不純物をイオン注入する際に、不純物イオンのゲート絶縁膜側への進行を第2金属含有層により妨げることができる。さらに、不純物イオンが第2金属含有層を通過した場合には、その不純物イオンのゲート絶縁膜側への進行を第1金属含有層により妨げることができる。このため、ゲート絶縁膜にまで達する不純物イオンの量を少なくすることができるので、不純物イオンがゲート絶縁膜を突き抜けるのを抑制することができる。これにより、ゲート絶縁膜が損傷するのを抑制することができるので、ゲート絶縁膜を介してリーク電流が流れるのを抑制することができる。また、ゲート絶縁膜と半導体領域(チャネル領域)との界面に界面準位が形成されるのを抑制することができるので、チャネル領域における電子移動度が低下するのを抑制することができる。その結果、イオン注入を行うことに起因する半導体装置の電気的特性の低下を抑制することができる。また、ゲート絶縁膜を突き抜けた不純物イオンが半導体領域(チャネル領域)にまで達するのを抑制することができるので、チャネル領域の不純物濃度が変化することに起因して、半導体装置(トランジスタ)のしきい値電圧が意図しない値に変動するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
図1は、本発明の一実施形態によるnチャネルMOSトランジスタの構造を示した断面図である。まず、図1を参照して、本実施形態によるnチャネルMOSトランジスタの構造について説明する。
本実施形態では、図1に示すように、p型のシリコン基板1の所定領域に、SiO2膜からなる素子分離膜2が形成されている。この素子分離膜2は、本実施形態のnチャネルMOSトランジスタと、そのnチャネルMOSトランジスタ以外の他の半導体素子(図示せず)とを分離するために設けられている。また、シリコン基板1には、p型のチャネル領域3を挟むように、一対のn型のソース/ドレイン領域4が形成されている。このソース/ドレイン領域4は、n型高濃度不純物領域4aと、n型高濃度不純物領域4aよりも低い不純物濃度を有するn型低濃度不純物領域4bとを含んでいる。なお、シリコン基板1は、本発明の「半導体領域」の一例である。
また、チャネル領域3上には、約6nm以下の厚みを有するSiO2膜からなるゲート絶縁膜5を介して、ゲート電極6が形成されている。そして、チャネル領域3およびソース/ドレイン領域4と、ゲート絶縁膜5と、ゲート電極6とによって、nチャネルMOSトランジスタが構成されている。
ここで、本実施形態では、ゲート電極6は、TaNを含む金属含有層7および9と、n+型のポリシリコン層8、10および11とを含んでいる。また、本実施形態のゲート電極6は、金属含有層7および9が、ゲート電極6のゲート絶縁膜5との界面近傍に配置されるように構成されている。なお、金属含有層7および9は、それぞれ、本発明の「第1金属含有層」および「第2金属含有層」の一例であり、ポリシリコン層8は、本発明の「中間層」の一例である。また、ポリシリコン層10および11は、本発明の「半導体層」の一例である。
本実施形態のゲート電極6の具体的な構造としては、金属含有層7は、ゲート絶縁膜5上に約2.5nm以下の小さい平均膜厚(成膜時)で形成されているとともに、ゲート絶縁膜5の表面を部分的に覆うようにドット状に形成されている。また、ポリシリコン層8は、金属含有層7上に約10nmの厚みで形成されているとともに、金属含有層7の隣接するドット間の領域を介してゲート絶縁膜5の表面に接触するように形成されている。
また、金属含有層9は、ポリシリコン層8上に約2.5nm以下の小さい平均膜厚(成膜時)で形成されているとともに、ポリシリコン層8の表面を部分的に覆うようにドット状に形成されている。なお、本実施形態では、下側の金属含有層7の形成領域(ドットが位置する領域)と上側の金属含有層9の形成領域(ドットが位置する領域)とは、平面的に見て、ゲート絶縁膜5の表面に対して平行な方向に互いにずれている。また、ポリシリコン層10は、金属含有層9上に約10nmの厚みで形成されているとともに、金属含有層9の隣接するドット間の領域を介してポリシリコン層8の表面に接触するように形成されている。また、ポリシリコン層11は、ポリシリコン層10上に約100nmの厚みで形成されている。
また、ソース/ドレイン領域4のn型低濃度不純物領域4b上には、ゲート絶縁膜5およびゲート電極6の側面を覆うように、SiO2膜からなるサイドウォール膜12が形成されている。
本実施形態では、上記のように、チャネル領域3上にゲート絶縁膜5を介して形成されるゲート電極6を、金属含有層7と、金属含有層7上に形成された金属含有層9とを含むように構成することによって、nチャネルMOSトランジスタの製造工程において、ソース/ドレイン領域4の形成のため、および、ゲート電極6のポリシリコン層8、10および11に導電性を付与するために、ゲート電極6の上方側からゲート電極6に不純物をイオン注入する場合に、不純物イオンのゲート絶縁膜5側への進行を上側の金属含有層9により妨げることができる。さらに、不純物イオンが金属含有層9を通過した場合には、その不純物イオンのゲート絶縁膜5側への進行を下側の金属含有層7により妨げることができる。このため、ゲート絶縁膜5にまで達する不純物イオンの量を少なくすることができるので、不純物イオンがゲート絶縁膜5を突き抜けるのを抑制することができる。これにより、ゲート絶縁膜5が損傷するのを抑制することができるので、ゲート絶縁膜5を介してリーク電流が流れるのを抑制することができる。また、ゲート絶縁膜5とシリコン基板1との界面に界面準位が形成されるのを抑制することができるので、チャネル領域3における電子移動度が低下するのを抑制することができる。その結果、イオン注入を行うことに起因するnチャネルMOSトランジスタの電気的特性の低下を抑制することができる。また、ゲート絶縁膜5を突き抜けた不純物イオンがシリコン基板1にまで達するのを抑制することができるので、チャネル領域3の不純物濃度が変化することに起因して、nチャネルMOSトランジスタのしきい値電圧が意図しない値に変動するのを抑制することができる。
また、本実施形態では、上記のように、下側の金属含有層7を、ゲート絶縁膜5の表面を部分的に覆うようにドット状に形成することによって、金属含有層7がゲート絶縁膜5の全面を覆うように形成される場合に比べて、金属含有層7とゲート絶縁膜5およびシリコン基板1との間に働く応力を小さくすることができる。これにより、金属含有層7とゲート絶縁膜5およびシリコン基板1との間に働く応力が大きくなることに起因して、チャネル領域3における電子移動度が低下するのを抑制することができる。
また、本実施形態では、上記のように、上側の金属含有層9を、ポリシリコン層8の表面を部分的に覆うようにドット状に形成することによって、nチャネルMOSトランジスタの製造工程において、ゲート電極6(ポリシリコン層8)に導電性を付与するためにゲート電極6の上方側からポリシリコン層8に不純物をイオン注入する場合に、容易に、金属含有層9の隣接するドット間の領域を介して、ポリシリコン層8にまで不純物イオンを拡散させることができる。この場合、下側の金属含有層7の形成領域(ドットが位置する領域)と上側の金属含有層9の形成領域(ドットが位置する領域)とを、平面的に見て、ゲート絶縁膜5の表面に対して平行な方向に互いにずらすことによって、上側の金属含有層9のドット間の領域を不純物イオンが通過したとしても、上側の金属含有層9の形成領域からゲート絶縁膜5の表面に対して平行な方向にずれた領域に形成された下側の金属含有層7により、不純物イオンのゲート絶縁膜5側への進行を容易に妨げることができる。
また、本実施形態では、上記のように、金属含有層7および9を、ゲート電極6のゲート絶縁膜5との界面近傍に配置することによって、ポリシリコン層のみをゲート電極6のゲート絶縁膜5との界面近傍に配置する場合に比べて、ゲート電極6のゲート絶縁膜5との界面近傍の金属密度を大きくすることができるので、ゲート電極6の空乏化を抑制することができる。
図2〜図8は、本発明の一実施形態によるnチャネルMOSトランジスタの製造プロセスを説明するための断面図である。次に、図1〜図8を参照して、本実施形態によるnチャネルMOSトランジスタの製造プロセスについて説明する。
まず、図2に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、p型のシリコン基板1の素子分離膜2が形成される領域を除去する。この後、CVD(Chemical Vapor Deposition)法を用いて、上記したシリコン基板1の除去された領域に、SiO2膜からなる素子分離膜2を埋め込む。
次に、CVD法を用いて、全面上に、約6nm以下の厚みを有するSiO2膜からなるゲート絶縁膜5を形成する。この後、本実施形態では、CVD法を用いて、ゲート絶縁膜5上に、TaNを含む金属含有層7を約2.5nm以下の小さい平均膜厚(成膜時)で形成する。この際、金属含有層7は、その平均膜厚(約2.5nm以下)が小さいため、層状には堆積されない。このため、金属含有層7は、ゲート絶縁膜5上に部分的に形成されると考えられる。
次に、図3に示すように、CVD法を用いて、金属含有層7上に、約10nmの厚みを有するアモルファスシリコン層8aを形成する。ここで、ゲート絶縁膜5上に部分的に形成された金属含有層7は、上記したアモルファスシリコン層8aを形成するためのCVD工程や、後述する不純物を電気的に活性化させるための熱処理工程や、その他の工程において与えられる熱によって、ドット状に凝集すると考えられる。したがって、金属含有層7上のアモルファスシリコン層8aは、金属含有層7の隣接するドット間の領域を介してゲート絶縁膜5の表面に接触するように形成される。
次に、本実施形態では、図4に示すように、CVD法を用いて、アモルファスシリコン層8a上に、TaNを含む金属含有層9を約2.5nm以下の小さい平均膜厚(成膜時)で形成する。この際、金属含有層9は、その平均膜厚(約2.5nm以下)が小さいため、上記した金属含有層7の形成時と同様、アモルファスシリコン層8a上に部分的に形成されると考えられる。続いて、CVD法を用いて、金属含有層9上に、約10nmの厚みを有するアモルファスシリコン層10aを形成する。この際、上記したアモルファスシリコン層8aの形成時と同様、金属含有層9がドット状に凝集すると考えられるので、金属含有層9上のアモルファスシリコン層10aは、金属含有層9の隣接するドット間の領域を介してアモルファスシリコン層8aの表面に接触するように形成される。また、上側の金属含有層9の形成領域(ドットが位置する領域)は、平面的に見て、下側の金属含有層7の形成領域(ドットが位置する領域)からゲート絶縁膜5の表面に対して平行な方向にずれると考えられる。また、アモルファスシリコン層8aとアモルファスシリコン層10aとの間には、TEM(透過型電子顕微鏡)により観察することが可能な界面が形成される。
次に、図5に示すように、CVD法を用いて、アモルファスシリコン層10a上に、約100nmの厚みを有するアモルファスシリコン層11aを形成する。なお、アモルファスシリコン層10aとアモルファスシリコン層11aとの間には、TEMにより観察することが可能な界面が形成される。この後、フォトリソグラフィ技術を用いて、アモルファスシリコン層11a上の所定領域に、レジスト13を形成する。
次に、図6に示すように、RIE(Reactive Ion Etching)法を用いて、レジスト13をマスクとして、アモルファスシリコン層11a、アモルファスシリコン層10a、金属含有層9、アモルファスシリコン層8a、金属含有層7およびゲート絶縁膜5をエッチングする。この後、レジスト13を除去する。
次に、図7に示すように、CVD法を用いて、全面を覆うように、約10nmの厚みを有するSiO2膜14を形成する。このSiO2膜14は、後述するイオン注入工程において、ゲート絶縁膜5のエッジ部近傍のダメージを抑制する機能を有する。この後、シリコン基板1の上面側からn型の不純物であるリン(P)を低濃度でイオン注入する。これにより、シリコン基板1に、p型のチャネル領域(ゲート絶縁膜5の下方の領域)3を挟むように、一対のn型低濃度不純物領域4bが形成される。また、アモルファスシリコン層11a、10aおよび8aに、リンイオンが導入される。
この際、本実施形態では、金属含有層9がポリシリコン層8の表面を部分的に覆うようにドット状に形成されているので、金属含有層9の隣接するドット間の領域を介して、アモルファスシリコン層8aにリンイオンを導入することができる。また、下側の金属含有層7の形成領域(ドットが位置する領域)と上側の金属含有層9の形成領域(ドットが位置する領域)とが、平面的に見て、ゲート絶縁膜5の表面に対して平行な方向に互いにずれているので、ゲート絶縁膜5側に進行するリンイオンが上側の金属含有層9の隣接するドット間の領域を通過したとしても、そのリンイオンのゲート絶縁膜5側への進行を下側の金属含有層7により妨げることができる。これにより、ゲート絶縁膜5にまで達するリンイオンの量を少なくすることができるので、リンイオンがゲート絶縁膜5を突き抜けるのを抑制することができる。
次に、図8に示すように、CVD法を用いて、全面を覆うようにSiO2膜(図示せず)を形成した後、エッチバックを行うことによって、アモルファスシリコン層11a、アモルファスシリコン層10a、金属含有層9、アモルファスシリコン層8a、金属含有層7およびゲート絶縁膜5の側面を覆うように、SiO2膜からなるサイドウォール膜12を形成する。この後、シリコン基板1の上面側からn型の不純物であるリン(P)を高濃度でイオン注入する。これにより、シリコン基板1に、p型のチャネル領域3を挟むように、n型高濃度不純物領域4aとn型低濃度不純物領域4bとをそれぞれ含む一対のソース/ドレイン領域4が形成される。また、アモルファスシリコン層11a、10aおよび8aに、リンイオンが導入される。この際、本実施形態では、図7に示したイオン注入工程と同様、ゲート絶縁膜5にまで達するリンイオンの量を少なくすることができるので、リンイオンがゲート絶縁膜5を突き抜けるのを抑制することができる。
次に、RTA(Rapid Thermal Annealing)法による熱処理(約950℃、約20秒間)を行うことによって、ソース/ドレイン領域4、アモルファスシリコン層8a、10aおよび11aに導入した不純物を電気的に活性化させる。また、この熱処理により、アモルファスシリコン層8a、10aおよび11aを結晶化させる。これにより、図1に示したように、TaNを含む金属含有層7および9と、n+型のポリシリコン層8、10および11とを含むゲート電極6が形成される。このようにして、本実施形態によるnチャネルMOSトランジスタが形成される。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、nチャネルMOSトランジスタに本発明を適用する例を説明したが、本発明はこれに限らず、pチャネルMOSトランジスタや、nチャネルMOSトランジスタとpチャネルMOSトランジスタとを含むCMOSにも適用可能である。なお、CMOSに本発明を適用する場合には、nチャネルMOSトランジスタおよびpチャネルMOSトランジスタのいずれか一方のゲート電極にのみ複数の金属含有層を設けてもよいし、nチャネルMOSトランジスタおよびpチャネルMOSトランジスタの両方のゲート電極に複数の金属含有層を設けてもよい。
また、上記実施形態では、2層の金属含有層を含むゲート電極について説明したが、本発明はこれに限らず、ゲート電極に3層以上の金属含有層を設けてもよい。
また、上記実施形態では、金属含有層を、ゲート電極のゲート絶縁膜との界面近傍に設けたが、本発明はこれに限らず、金属含有層を、ゲート電極のゲート絶縁膜との界面近傍以外の領域に設けてもよい。
また、上記実施形態では、金属含有層を、ゲート絶縁膜の表面を部分的に覆うようにドット状に形成したが、本発明はこれに限らず、金属含有層を、ドット状以外の形状でゲート絶縁膜の表面を部分的に覆うように形成してもよい。
また、上記実施形態では、ゲート絶縁膜の表面を部分的に覆うようにドット状の金属含有層を形成したが、本発明はこれに限らず、ゲート絶縁膜の全面を覆うように形成された金属含有層に、金属濃度が約50%以上のメタルリッチシリサイド粒を分布させてもよいし、シリコンリッチシリサイドおよびシリコン粒を分布させてもよい。
また、上記実施形態では、CVD法を用いて金属含有層を形成した後に、アモルファスシリコン層を形成するためのCVD工程や、不純物を電気的に活性化させるための熱処理工程や、その他の工程において与えられる熱を利用して、金属含有層をドット状に凝集させたが、本発明はこれに限らず、金属含有層を形成するためのCVD工程の際に形成条件を制御することにより、金属含有層をドット状に形成してもよい。また、CVD法を用いて金属含有層を形成した後に引き続いて熱処理を行うことにより、金属含有層をドット状に形成してもよい。
また、上記実施形態では、TaNを含む金属含有層を用いたが、本発明はこれに限らず、TaN以外の材料を含む金属含有層を用いてもよい。たとえば、TiSiおよびTaSiなどの金属シリサイドや、金属単体およびTiNなどの金属窒化物などを含む金属含有層を用いてもよい。
また、上記実施形態では、SiO2膜からなるゲート絶縁膜を用いたが、本発明はこれに限らず、SiO2膜以外の膜からなるゲート絶縁膜を用いてもよい。SiO2膜以外の膜としては、たとえば、HfOX膜、ZrO2膜、HfAlO膜、SiN膜、SiON膜、HfSiO膜およびHfNO膜などがある。
また、上記実施形態では、シリコン基板を用いたが、本発明はこれに限らず、シリコン基板以外の半導体基板を用いてもよい。たとえば、絶縁基板上にシリコン層が形成されたSOI(Silicon on Insulator)基板などを用いてもよい。
また、上記実施形態では、ゲート電極のゲート絶縁膜との界面に配置される下側の金属含有層(第1金属含有層)として、TaNを含む金属含有層を用いたが、本発明はこれに限らず、ゲート電極のゲート絶縁膜との界面に配置される下側の金属含有層(第1金属含有層)として、金属濃度が約50%以上の金属シリサイド粒を少なくとも含む金属含有層を用いてもよい。このように構成すれば、ゲート絶縁膜として高誘電率(High−k)膜を用いる場合に、ゲート電極とゲート絶縁膜との界面で起こるゲート電極のフェルミレベルのピニングを抑制することができるので、MOSトランジスタのしきい値電圧の調節を容易に行うことができる。また、ゲート電極に含まれる金属含有層が金属シリサイド粒であるため、MOSトランジスタの製造工程において不純物をイオン注入してゲート電極のドーピングを行う場合に、ゲート電極の構成材料(シリコンリッチシリサイド、シリコン粒、粒状シリサイドおよび粒状シリコン)のグレインバウンダリを介しての不純物の拡散を効率的に行うことができる。このため、ゲート電極の不純物濃度の制御を容易に行うことができる。
また、上記実施形態では、上側の金属含有層(第2金属含有層)として、TaNを含む金属含有層を用いたが、本発明はこれに限らず、上側の金属含有層(第2金属含有層)として、金属濃度が約50%以上の金属シリサイド粒を少なくとも含む金属含有層を用いてもよい。このように構成すれば、MOSトランジスタの製造工程において不純物をイオン注入してゲート電極のドーピングを行う場合に、ゲート電極の構成材料(シリコンリッチシリサイド、シリコン粒、粒状シリサイドおよび粒状シリコン)のグレインバウンダリを介しての不純物の拡散を効率的に行うことができる。このため、ゲート電極の不純物濃度の制御を容易に行うことができる。
1 シリコン基板(半導体領域)
3 チャネル領域
4 ソース/ドレイン領域
5 ゲート絶縁膜
6 ゲート電極
7 金属含有層(第1金属含有層)
8 ポリシリコン層(中間層)
9 金属含有層(第2金属含有層)
10、11 ポリシリコン層(半導体層)
3 チャネル領域
4 ソース/ドレイン領域
5 ゲート絶縁膜
6 ゲート電極
7 金属含有層(第1金属含有層)
8 ポリシリコン層(中間層)
9 金属含有層(第2金属含有層)
10、11 ポリシリコン層(半導体層)
Claims (5)
- 半導体領域の主表面にチャネル領域を挟むように形成された一対のソース/ドレイン領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備え、
前記ゲート電極は、第1金属含有層と、前記第1金属含有層上に形成された第2金属含有層と、前記第1金属含有層と前記第2金属含有層との間に形成された中間層とを含む、半導体装置。 - 前記第1金属含有層は、前記ゲート絶縁膜の表面を部分的に覆うように形成されている、請求項1に記載の半導体装置。
- 前記第2金属含有層は、前記中間層の表面を部分的に覆うように形成されており、
前記第1金属含有層の形成領域と前記第2金属含有層の形成領域とは、平面的に見て、前記ゲート絶縁膜の表面に対して平行な方向に互いにずれている、請求項2に記載の半導体装置。 - 前記ゲート電極は、前記第2金属含有層上に形成された半導体層をさらに含み、
前記第1金属含有層および前記第2金属含有層は、前記ゲート電極の前記ゲート絶縁膜との界面近傍に配置されている、請求項1〜3のいずれか1項に記載の半導体装置。 - 半導体領域の主表面上に、ゲート絶縁膜を介して、第1金属含有層と、中間層と、第2金属含有層とを順次形成することにより、ゲート電極を形成する工程と、
前記ゲート電極の上方側から不純物をイオン注入する工程とを備えた、半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006047710A JP2007227694A (ja) | 2006-02-24 | 2006-02-24 | 半導体装置およびその製造方法 |
US11/709,752 US20070200151A1 (en) | 2006-02-24 | 2007-02-23 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006047710A JP2007227694A (ja) | 2006-02-24 | 2006-02-24 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007227694A true JP2007227694A (ja) | 2007-09-06 |
Family
ID=38443143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006047710A Withdrawn JP2007227694A (ja) | 2006-02-24 | 2006-02-24 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070200151A1 (ja) |
JP (1) | JP2007227694A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8836734B2 (en) | 2008-12-11 | 2014-09-16 | Sony Corporation | Display burn-in prevention device and method with motion analysis |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3769120B2 (ja) * | 1998-05-08 | 2006-04-19 | 株式会社東芝 | 半導体素子 |
JP4056817B2 (ja) * | 2002-07-23 | 2008-03-05 | 光正 小柳 | 不揮発性半導体記憶素子の製造方法 |
JP4442454B2 (ja) * | 2005-02-16 | 2010-03-31 | 株式会社日立製作所 | 不揮発性半導体メモリの製造方法 |
-
2006
- 2006-02-24 JP JP2006047710A patent/JP2007227694A/ja not_active Withdrawn
-
2007
- 2007-02-23 US US11/709,752 patent/US20070200151A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8836734B2 (en) | 2008-12-11 | 2014-09-16 | Sony Corporation | Display burn-in prevention device and method with motion analysis |
Also Published As
Publication number | Publication date |
---|---|
US20070200151A1 (en) | 2007-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4469677B2 (ja) | 半導体装置およびその製造方法 | |
JP5173582B2 (ja) | 半導体装置 | |
JP2009060130A (ja) | 半導体装置及びその製造方法 | |
JP2004235603A (ja) | 半導体装置及びその製造方法 | |
TWI752041B (zh) | 半導體裝置、積體電路以及半導體裝置的製造方法 | |
JP5627165B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5310722B2 (ja) | 半導体装置の製造方法 | |
TWI751431B (zh) | 具有低閃爍雜訊的半導體裝置及其形成方法 | |
JP2007005575A (ja) | 半導体装置およびその製造方法 | |
KR20100138973A (ko) | 높이가 감소된 금속 게이트 스택을 포함하는 반도체 디바이스 및 상기 반도체 디바이스를 제조하는 방법 | |
JP2009200334A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4767843B2 (ja) | 半導体装置及びその製造方法 | |
JP4841143B2 (ja) | 半導体装置の製造方法 | |
JP2004146825A (ja) | Mosトランジスター及びその製造方法 | |
JP5784652B2 (ja) | 半導体装置 | |
JP2005260055A (ja) | 半導体装置およびその製造方法 | |
JP4168995B2 (ja) | 半導体装置及びその製造方法 | |
JP2010161299A (ja) | 半導体装置及びその製造方法 | |
JP2007227694A (ja) | 半導体装置およびその製造方法 | |
JP5492747B2 (ja) | 半導体装置 | |
JP2007288051A (ja) | 半導体装置及びその製造方法 | |
US20050170620A1 (en) | Transistors for semiconductor device and methods of fabricating the same | |
JP2011165973A (ja) | 半導体装置及びその製造方法 | |
JP2008193013A (ja) | 半導体装置及びその製造方法 | |
JP2007234686A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090210 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090723 |