JP2007288051A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ソース・ドレイン／基板間の接合容量の増大を防止しつつ、ゲート空乏化を抑制した信頼性の高いポケット構造を有するＭＩＳＦＥＴの製造方法を提供する。
【解決手段】基板１７上にゲート絶縁膜１３を介してゲート電極１１を形成した後、ゲート電極１１をマスクにＡｓをイオン注入して、ソース・ドレイン拡張領域１５を形成する。その後、ゲート電極１１側面にサイドウォール１２を形成した後、ゲート電極１１及びサイドウォール１２をマスクにＡｓをイオン注入する。これにより、基板１７表面にアモルファス層１８を形成すると同時に、ソース・ドレイン拡散領域１４を形成する。その後、ゲート電極１１及びサイドウォール１２をマスクにＢを斜めイオン注入して、ソース・ドレイン拡張領域１５を囲むポケット領域１６を形成する。ポケット領域１６は、ソース・ドレイン拡張領域１５よりも深く、ソース・ドレイン拡散領域１４よりも浅く形成される。
【選択図】図１

Description

本発明は、ポケット構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。

近年、ＭＩＳＦＥＴの微細化が進むにつれ、チャネル長がソース、基板間およびドレイン、基板間の空乏層の幅に匹敵するようになってきている。このため、しきい値電圧が低下し、オフリーク特性の劣化などが起きる。この現象は短チャネル効果として知られ、ＭＩＳＦＥＴの素子の微細化を著しく制限している。

短チャネル効果を抑制するＭＩＳＦＥＴの構造としては、図３に示すようなポケット構造を有するＭＩＳＦＥＴがある（例えば、特許文献１を参照）。図３（ａ）は、ポケット構造を有するＭＩＳＦＥＴ１００の構成を示した断面図で、図３（ｂ）は、その製造方法を示した工程断面図である。

図３（ａ）に示すように、チャネル領域を挟んでソース・ドレイン拡散領域１０４が形成され、その内側には、ソース・ドレイン拡張領域（エクステンション領域）１０５が形成されている。そして、エクステンション領域１０５を囲むように、基板（ウェル領域）１０７と同じ導電型の不純物領域であるポケット領域１０６が形成されている。このポケット領域１０６の不純物濃度を基板１０７よりも高くすることによって、ソース・ドレイン拡散領域１０４からチャネル領域への空乏層の伸びを押え、短チャネル効果を抑制するようにしたものである。

このパンチスルーストッパとして機能するポケット構造を有するＭＩＳＦＥＴ１００は、以下のように形成される。

まず、図３（ｂ）に示すように、基板１０７上にゲート絶縁膜１０３を介してゲート電極１０１を形成した後、ゲート電極１０１をマスクにイオン注入を行い、エクステンション領域１０５、及びポケット領域１０６をそれぞれ形成する。その後、図３（ａ）に示すように、ゲート電極１０１の側面にサイドウォール１０２を形成した後、ゲート電極１０１及びサイドウォール１０２をマスクにイオン注入を行い、ソース・ドレイン拡散領域１０４を形成することによって、ポケット構造を有するＭＩＳＦＥＴ１００を形成する。

ところで、ＭＩＳＦＥＴの微細化に伴い、ＭＩＳＦＥＴの電流駆動能力も大きくする必要があるが、そのためには、エクステンション領域１０５の抵抗を下げる必要がある。エクステンション領域１０５の拡散深さは、素子の微細化に伴い浅くなる方向にあるので、エクステンション領域１０５の抵抗を下げるには、エクステンション領域１０５とソース・ドレイン拡散領域１０４との距離を短くする、すなわち、ゲート電極１０１の側面に形成するサイドウォール１０２を薄くする必要がある。

しかしながら、サイドウォール１０２を薄く形成した場合、サイドウォール１０２の形成後にソース・ドレイン拡散領域１０４をイオン注入で形成する際、熱処理による横方向拡散によってエクステンション領域１０５を打ち消さないようにするために、ソース・ドレイン拡散領域１０４を浅く形成する必要がある。しかし、ソース・ドレイン拡散領域１０４を浅く形成すると、図３（ａ）の点線で示すように、ソース・ドレイン拡散領域１０４がポケット領域１０６内に存在することになり、ソース・ドレイン拡散領域１０４の底面全体が、基板１０７よりも不純物濃度の高いポケット領域１０６と接することになる。その結果、ソース・ドレイン／基板間の接合容量が増大し、ＭＩＳＦＥＴの動作速度の低減や、接合リーク電流の増加等の問題が生じる。

このような問題に対し、特許文献２には、ポケット領域をイオン注入で形成する際、エクステンション領域では深く、ソース・ドレイン拡散領域では浅くなるように、自己整合的に形成する手段を用いて、上記問題を解決する方法が記載されている。以下、図４（ａ）〜（ｄ）に示した工程断面図を参照しながら説明する。

まず、図４（ａ）に示すように、ｐ型シリコン基板１０７上にゲート絶縁膜１０３を介してポリシリコン膜で構成されるゲート電極１０１を形成した後、ゲート電極１０１の側面にサイドウォール１０２を形成する。

次に、図４（ｂ）に示すように、ゲート電極１０１及びサイドウォール１０２をマスクに、ｎ型不純物、例えば砒素（Ａｓ）を基板１０７にイオン注入する。これにより、基板１０７の表面がアモルファス化して、アモルファス層１０８を形成すると同時に、ｎ型のソース・ドレイン拡散領域１０４を形成する。

次に、図４（ｃ）に示すように、サイドウォール１０２を一旦除去した後、ゲート電極１０１をマスクに、ｐ型不純物、例えばボロン（Ｂ）を基板１０７にイオン注入し、ｐ型ポケット領域１０６を形成する。続いて、ｎ型不純物、例えばＡｓをイオン注入し、ｎ型のエクステンション領域１０５を形成する。

ここで、ｐ型ポケット領域１０６は、基板１０７表面からの深さが、アモルファス層１０８が形成された領域（図中の点線で示す領域）で相対的に浅く、ゲート電極１０１の端部のアモルファス層１０８が形成されていない領域（図中の実線で示す領域）で相対的に深くなるように、自己整合的に形成されている。

これは、アモルファス層１０８が形成された領域と、アモルファス層１０８が形成されていない領域とに、同じ注入条件で不純物を注入した場合、アモルファス層１０８が形成されていない領域にイオン注入された不純物は、チャネリング現象によって、アモルファス層１０８が形成された領域にイオン注入された不純物よりも深く基板１０７中に導入されることによるものである。

最後に、図４（ｄ）に示すように、ゲート電極１０１の側面に、再びサイドウォール１０９を形成した後、ゲート電極１０１の表面、及びソース・ドレイン拡散領域１０４の表面をシリサイド化してシリサイド膜１１０を形成し、ＭＩＳＦＥＴ２００を完成させる。

この方法によれば、ポケット領域１０６を、ソース・ドレイン拡散領域１０４においては浅く、エクステンション領域１０５においては深く形成することができるので、ソース・ドレイン拡散領域１０４を浅く形成しても、ソース・ドレイン拡散領域１０４の底面全体がポケット領域１０６と接することを回避することができる。
特開平４−５８５６２号公報 特開２００２−６４１０２号公報

特許文献２に記載された方法は、浅く形成されたソース・ドレイン拡散領域１０４の底面全体がポケット領域１０６と接することを回避することができるので、ＭＩＳＦＥＴの微細化を図っても、ソース・ドレイン／基板間の接合容量の増大を防止できる点で有用である。しかしながら、ポケット領域１０６は、エクステンション領域１０５を囲うように形成する必要があるため、ゲート電極１０１の側面のサイドウォール１０９を一旦除去した後、ゲート電極１０１をマスクに、ボロンをイオン注入することによって形成されることから、以下のような問題が生じる。

すなわち、ボロンのイオン注入は、通常、チャネリングを防止するために、基板１０７に対して７°程度の角度をつけて行われるので、ゲート電極１０１をマスクにボロンを基板１０７中にイオン注入した際、ゲート電極１０１の側面はサイドウォール１０９で保護されていないので、ゲート電極１０１とゲート絶縁膜１０３との境界にもボロンが注入されることになる。ｎチャネルＭＩＳＦＥＴの場合、ゲート電極であるポリシリコン膜中には、Ａｓ等のｎ型不純物がドープされているが、ゲート電極とゲート絶縁膜との境界にボロンが注入されると、境界付近のｎ型不純物がｐ型不純物であるボロンによって補償され、境界付近で十分なｎ型不純物濃度が得られなくなる。その結果、所謂ゲート空乏化という現象が生じることによって、ＭＩＳＦＥＴの駆動能力が低下するという問題が発生する。

本発明はかかる点に鑑みてなされたもので、その主な目的は、ソース・ドレイン／基板間の接合容量の増大を防止しつつ、ゲート空乏化を抑制した信頼性の高いポケット構造を有するＭＩＳＦＥＴを備えた半導体装置及びその製造方法を提供することにある。

本発明に係わる半導体装置は、第１導電型の半導体領域上に順次形成されたゲート絶縁膜及びゲート電極と、半導体領域におけるゲート電極の側方に形成された第２導電型のソース・ドレイン拡張領域と、ゲート電極の側面上に形成されたサイドウォールと、半導体領域におけるサイドウォールの外方に形成された第２導電型のソース・ドレイン拡散領域と、半導体領域におけるゲート電極の両側に、ソース・ドレイン拡張領域を覆うように形成された第１導電型の不純物からなるポケット領域とを備え、サイドウォールには、不純物が導入されており、不純物の拡散深さは、サイドウォール下に位置する領域に比べてサイドウォールの外方に位置する領域の方が浅く形成されており、且つ、サイドウォールの外方に位置する領域においては、不純物の拡散深さがソース・ドレイン拡散領域の拡散深さよりも浅く形成されていることを特徴とする。

このような構成によれば、ソース・ドレイン拡張領域がポケット領域で覆われるとともに、ソース・ドレイン拡散領域の底面全体がポケット領域を形成する不純物に接しないようにすることによって、短チャネル効果が抑制され、かつ、ソース・ドレイン／基板間の接合容量が低減された信頼性の高いＭＩＳＦＥＴを備えた半導体装置を実現することができる。さらに、ポケット領域を形成する不純物がサイドウォール内に留まり、ゲート電極とゲート絶縁膜との境界付近には導入されていないので、ゲート電極の空乏化が抑制されたＭＩＳＦＥＴを備えた半導体装置を実現することができる。

ある好適な実施形態において、上記第１導電型はＰ型であり、第２導電型はＮ型であり、上記不純物はボロンである。

ある好適な実施形態において、上記ソース・ドレイン拡散領域及びサイドウォールには、Ｓｉ又はＧｅが導入されている。

本発明に係わる半導体装置の製造方法は、第１導電型の半導体領域上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、半導体領域に、ゲート電極をマスクにして第２導電型の第１の不純物をイオン注入してソース・ドレイン拡張領域を形成する工程（ｂ）と、工程（ｂ）の後に、ゲート電極の側面上にサイドウォールを形成する工程（ｃ）と、半導体領域に、ゲート電極及びサイドウォールをマスクにして第２の不純物をイオン注入してアモルファス層を形成する工程（ｄ）と、半導体領域に、ゲート電極及びサイドウォールをマスクにして第２導電型の第３の不純物をイオン注入してソース・ドレイン拡散領域を形成する工程（ｅ）と、工程（ｄ）の後に、アモルファス層が形成された半導体領域に、ゲート電極及びサイドウォールをマスクにして第１導電型の第４の不純物を斜めイオン注入してソース・ドレイン拡張領域を覆うポケット領域を形成する工程（ｆ）とを備えていることを特徴とする。

このような方法により、ソース・ドレイン拡散領域の底面全体をポケット領域に接しないように形成するとともに、ポケット領域に注入される不純物が、ゲート電極とゲート絶縁膜との境界付近に導入されることを防ぐことができるので、ソース・ドレイン／基板間の接合容量の増大を防止し、かつ、ゲート電極の空乏化を抑制することができる。これにより、信頼性の高いＭＩＳＦＥＴを備えた半導体装置が実現できる。

ある好適な実施形態において、上記工程（ｆ）において、第４の不純物は、イオン注入によって、アモルファス層が形成されているサイドウォールの外方の領域では浅く、アモルファス層が形成されていないサイドウォール下の領域では深く、半導体領域中に導入される。

ある好適な実施形態において、上記第２の不純物及び第３の不純物は同一不純物であり、アモルファス層及びソース・ドレイン拡散領域は、同一イオン注入によって同時に形成される。

ある好適な実施形態において、上記第２の不純物は、ＳｉまたはＧｅである。

ある好適な実施形態において、上記工程（ａ）の後であって、工程（ｂ）の前に、ゲート電極の側面上にオフセットスペーサを形成する工程（ｇ）をさらに備えている。

ある好適な実施形態において、上記工程（ｆ）において、第４の不純物のイオン注入は、半導体基板の法線に対して２５°〜４５°の斜め方向から行う。

本発明に係わる半導体装置及びその製造方法によれば、ソース・ドレイン拡散領域の底面全体をポケット領域に接しないように形成するとともに、ポケット領域に注入される不純物がゲート電極とゲート絶縁膜との境界付近に導入されることを防ぐことができるので、ソース・ドレイン／基板間の接合容量の増大を防止し、かつ、ゲート電極の空乏化を抑制することができる。これにより、信頼性の高いポケット構造を有するＭＩＳＦＥＴを実現できる。

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態におけるポケット構造を有するＭＩＳＦＥＴの製造方法を模式的に示した工程断面図である。

まず、図１（ａ）に示すように、ｐ型（第１導電型）の単結晶シリコンよりなる半導体基板１７に、ＳＴＩ（shallow trench isolation）からなる素子分離領域２１を形成した後、ｐ型不純物、たとえばボロン（Ｂ）を基板１７にイオン注入してｐ型ウェル２２を形成する。そして、基板１７における素子分離領域２１で囲まれた活性領域上に熱酸化法で厚さ２ｎｍ程度の酸化膜からなるゲート絶縁膜１３を形成した後、ゲート絶縁膜１３上に厚さ１５０ｎｍ程度の多結晶シリコン膜を形成する。その後、多結晶シリコン膜をパターニングしてゲート電極１１を形成する。なお、多結晶シリコン膜には、ｎ型不純物、たとえばリン（Ｐ）がイオン注入され、９５０℃、６０秒程度の熱処理により活性化されている。

そして、基板１７上の全面にＣＶＤ法により厚さ１０ｎｍ程度のシリコン酸化膜を堆積した後、ＲＩＥ（Reactive Ion Etching）法を用いてシリコン酸化膜を異方性エッチングして、ゲート電極１１の側面上にオフセットスペーサ２０を形成する。その後、ゲート電極１１及びオフセットスペーサ２０をマスクとして、基板１７にｎ型不純物（第２導電型）、たとえば砒素（Ａｓ）をイオン注入し、ソース・ドレイン拡張領域（エクステンション領域）１５を形成する。なお、Ａｓは、たとえば注入エネルギー５ｋｅＶ、ドーズ量２Ｅ１５ｃｍ^-2で注入する。ここで、ソース・ドレイン拡張領域１５は、オフセットスペーサ２０の存在により、ゲート電極１１下にほとんど拡散されないので、ゲート／ドレイン間の接合容量の増加を抑えることができる。

次に、図１（ｂ）に示すように、基板１７上の全面にＣＶＤ法により厚さ７０ｎｍ程度のシリコン窒化膜を堆積した後、ＲＩＥ法を用いてシリコン窒化膜を異方性エッチングして、ゲート電極１１の側面上にオフセットスペーサ２０を挟んでサイドウォール１２を形成する。

次に、図１（ｃ）に示すように、ゲート電極１１、オフセットスペーサ２０、およびサイドウォール１２をマスクとして、基板１７にｎ型不純物、たとえばＡｓをイオン注入する。これにより、基板１７を構成する単結晶シリコンを非晶質化して、ｐ型ウェル２２の表面に深さ３０ｎｍ程度のｎ型アモルファス層１８を形成すると同時に、ソース・ドレイン拡散領域１４を形成する。なお、Ａｓは、たとえば注入エネルギー４０ｋｅＶ、ドーズ量２Ｅ１５ｃｍ^-2で注入する。

次に、図１（ｄ）に示すように、ゲート電極１１、オフセットスペーサ２０、およびサイドウォール１２をマスクとして、基板１７にｐ型（第１導電型）不純物、たとえばボロン（Ｂ）を基板１７の法線に対して２５°〜４５°程度の斜め方向から、基板１７を回転させながらイオン注入し、パンチスルーストッパとして機能するｐ型ポケット領域１６を形成する。このとき、サイドウォール１２中にもボロンが注入される。なお、Ｂは、たとえば注入エネルギー１０〜２０ｋｅＶ、ドーズ量５Ｅ１３ｃｍ^-2で注入する。

このポケット領域１６の形成工程において、イオン注入されたＢは、アモルファス層１８が形成されている領域では浅く、アモルファス層１８が形成されていない領域では深く、基板１７中に導入されることになる。ｐ型ポケット領域１６となるＢの基板１７の表面からの深さは、典型的には、基板１７におけるｎ型アモルファス層１８が形成された領域で約０.０７μｍ以下、サイドウォール１２の下部のｎ型アモルファス層１８が形成されていない領域で約０.１μｍ以上となる。また、ソース・ドレイン拡張領域１５の基板１７の表面からの深さは、０.０３μｍ程度である。

その後、窒素雰囲気中で１０００℃、１０秒程度の熱処理を行い、導入された不純物を活性化させることによって、ポケット領域１６を備えたＭＩＳＦＥＴ１０を形成することができる。

本実施形態の方法によれば、ｎチャネル型ＭＩＳＦＥＴのゲート電極１１の端部下に設けられたソース・ドレイン拡張領域１５を、ｐ型ポケット領域１６によって囲むことができる。しかも、アモルファス層１８が形成されていた領域には、ｐ型ポケット領域１６を形成するためのボロン（Ｂ）がソース・ドレイン拡散領域１４の底面深さよりも浅く注入される（図１（ｄ）の１６における点線箇所）。このため、ソース・ドレイン拡散領域１４の底面がｐ型ポケット領域１６よりも相対的に不純物濃度の低いｐ型ウェル２２に接するように形成することができる。これにより、短チャネル効果によるしきい値電圧の変動等を抑制するとともに、ソース・ドレイン拡散領域１４の接合容量及び接合リーク電流の低減を図ることができる。

また、ソース・ドレイン拡散領域１４を浅く形成できることから、サイドウォール１２の幅を狭くすることが可能となり、これにより、ソース・ドレイン拡張領域１５の抵抗を低減でき、電流駆動能力の向上を図ることができる。

さらに、ゲート電極１１の側面上にサイドウォール１２が形成された状態で、Ｂをイオン注入してｐ型ポケット領域１６を形成するため、ゲート電極１１とゲート絶縁膜１３の境界へのＢの導入を防止でき、これにより、ゲート空乏化による駆動能力低下の防止を図ることができる。加えて、Ｂのイオン注入の際、ゲート絶縁膜１３へのＢの導入も防止できるので、ゲート絶縁膜１３の注入ダメージによる信頼性劣化も防止することができる。

なお、本実施形態において、ゲート／ドレイン間の接合容量の低減を図る目的で、ゲート電極１１の側面にオフセットスペーサ２０を形成してから、ソース・ドレイン拡張領域１５を形成したが、オフセットスペーサ２０を形成しないで、ゲート電極１１をマスクにＡｓをイオン注入して、ソース・ドレイン拡張領域１５を形成しても構わない。

（第２の実施形態）
図２（ａ）〜（ｄ）は、本発明の第２の実施形態におけるポケット構造を有するＭＩＳＦＥＴの製造方法を模式的に示した工程断面図である。なお、第１の実施形態と共通の工程については、本実施形態における説明に限らず、第１の実施形態で説明した種々の条件、材料等を適宜適用することができる。

まず、図２（ａ）に示すように、ｐ型の単結晶シリコン基板１７に、ＳＴＩからなる素子分離領域２１を形成した後、ボロン（Ｂ）をイオン注入してｐ型ウェル２２を形成する。そして、基板１７における素子分離領域２１で囲まれた活性領域上に厚さ２ｎｍ程度の酸化膜からなるゲート絶縁膜１３を形成した後、ゲート絶縁膜１３上に厚さ１５０ｎｍ程度の多結晶シリコン膜を形成する。その後、多結晶シリコン膜をパターニングしてゲート電極１１を形成する。その後、ゲート電極１１をマスクとして、基板１７にｎ型不純物の砒素（Ａｓ）をイオン注入（例えば、５ｋｅＶ、２Ｅ１５ｃｍ^-2）し、ソース・ドレイン拡張領域（エクステンション領域）１５を形成する。

次に、図２（ｂ）に示すように、基板１７上の全面に厚さ７０ｎｍ程度のシリコン窒化膜を堆積した後、異方性エッチング法を用いてシリコン窒化膜をドライエッチングして、ゲート電極１１の側面上にサイドウォール１２を形成する。そして、ゲート電極１１およびサイドウォール１２をマスクとして、Ａｓをイオン注入（４０ｋｅＶ、２Ｅ１５ｃｍ^-2）して、ソース・ドレイン拡散領域１４を形成する。

次に、図２（ｃ）に示すように、同じく、ゲート電極１１およびサイドウォール１２をマスクとして、基板１７中にＳｉまたはＧｅ等の不純物をイオン注入することによって、ソース・ドレイン拡散領域１４が形成された基板１７の表面を非晶質化して、アモルファス層１８を形成する。このとき、サイドウォール１２中にもＳｉ又はＧｅ等の不純物が注入される。ここで、Ｓｉは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ^-2で注入し、Ｇｅは、たとえば注入エネルギー４０ｋｅＶ、ドーズ量５Ｅ１４ｃｍ^-2で注入する。

次に、図２（ｄ）に示すように、ゲート電極１１およびサイドウォール１２をマスクとして、Ｂを基板１７の法線に対して２５°〜４５°程度の斜め方向から、基板１７を回転させながらイオンを注入（１０〜２０ｋｅＶ、５Ｅ１３ｃｍ^-2）し、パンチスルーストッパとして機能するｐ型ポケット領域１６を形成する。このとき、サイドウォール１２中にもボロンが注入される。

このポケット領域１６の形成工程において、イオン注入されたＢは、アモルファス層１８が形成されている領域では浅く、アモルファス層１８が形成されていない領域では深く、基板１７中に導入されることになる。ｐ型ポケット領域１６の基板１７の表面からの深さは、典型的には、基板１７におけるｎ型アモルファス層１８が形成された領域で約０.０７μｍ以下、サイドウォール１２の下部のｎ型アモルファス層１８が形成されていない領域で約０.１μｍ以上となる。また、ソース・ドレイン拡張領域１５の基板１７の表面からの深さは、０.０３μｍ程度である。

その後、窒素雰囲気中で１０００℃、１０秒程度の熱処理を行い、導入された不純物を活性化させることによって、ポケット領域１６を備えたＭＩＳＦＥＴ１０を形成することができる。

以上の方法により、ｎチャネル型ＭＩＳＦＥＴのゲート電極１１の端部下に設けられたソース・ドレイン拡張領域１５は、ｐ型ポケット領域１６によって囲むことができる。しかも、アモルファス層１８が形成されていた領域には、ｐ型ポケット領域１６を形成するためのボロン（Ｂ）がソース・ドレイン拡散領域１４の底面深さよりも浅く注入される（図２（ｄ）の１６における点線箇所）。このため、ソース・ドレイン拡散領域１４の底面がｐ型ポケット領域１６よりも相対的に不純物濃度の低いｐ型ウェル２２に接して形成される。これにより、短チャネル効果を抑制するとともに、ソース・ドレイン拡散領域１４の接合容量及び接合リーク電流の低減が図られたＭＩＳＦＥＴを得ることができる。

また、ゲート電極１１の側面にサイドウォール１２が形成された状態で、Ｂをイオン注入してｐ型ポケット領域１６を形成するため、ゲート電極１１とゲート絶縁膜１３の境界へのＢの導入を防止でき、これにより、ゲート空乏化による駆動能力低下の防止を図ることができる。

本実施形態においては、アモルファス層１８を形成する工程を、ソース・ドレイン拡散領域１４を形成する工程とは別に行ったが、ソース・ドレイン拡散領域１４を形成するためのＡｓのイオン注入だけではアモルファス層の形成が不十分である場合に特に有用である。なお、上記の例では、アモルファス層１８の形成工程（ＳｉまたはＧｅのイオン注入）を、ソース・ドレイン拡散領域１４の形成工程（Ａｓのイオン注入）の後に行ったが、アモルファス層１８の形成工程を、ソース・ドレイン拡散領域１４の形成工程の前に行ってもよい。

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。

本発明によれば、ソース・ドレイン／基板間の接合容量の増大を防止しつつ、ゲート空乏化を抑制した信頼性の高いポケット構造を有するＭＩＳＦＥＴを備えた半導体装置を提供することができる。

（ａ）〜（ｄ）は、本発明の第１の実施形態におけるＭＩＳＦＥＴを備えた半導体装置の製造方法を示した工程断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態におけるＭＩＳＦＥＴを備えた半導体装置の製造方法を示した工程断面図である。 （ａ）は、従来のポケット構造を有するＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、その製造方法を示した工程断面図である。 （ａ）〜（ｄ）は、従来のＭＩＳＦＥＴの製造方法を示した工程断面図である。

符号の説明

１０ ＭＩＳＦＥＴ
１１ ゲート電極
１２ サイドウォール
１３ ゲート絶縁膜
１４ ソース・ドレイン拡散領域
１５ ソース・ドレイン拡張領域（エクステンション領域）
１６ ポケット領域
１７ 半導体基板
１８ アモルファス層
２０ オフセットスペーサ
２１ 素子分離領域

Claims (9)

1. 第１導電型の半導体領域上に順次形成されたゲート絶縁膜及びゲート電極と、
   前記半導体領域における前記ゲート電極の側方に形成された第２導電型のソース・ドレイン拡張領域と、
   前記ゲート電極の側面上に形成されたサイドウォールと、
   前記半導体領域における前記サイドウォールの外方に形成された第２導電型のソース・ドレイン拡散領域と、
   前記半導体領域における前記ゲート電極の両側に、前記ソース・ドレイン拡張領域を覆うように形成された第１導電型の不純物からなるポケット領域とを備え、
   前記サイドウォールには、前記不純物が導入されており、
   前記不純物の拡散深さは、前記サイドウォール下に位置する領域に比べて前記サイドウォールの外方に位置する領域の方が浅く形成されており、且つ、前記サイドウォールの外方に位置する領域においては、前記不純物の拡散深さが前記ソース・ドレイン拡散領域の拡散深さよりも浅く形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１導電型は、Ｐ型であり、
   前記第２導電型は、Ｎ型であり、
   前記不純物は、ボロンであることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記ソース・ドレイン拡散領域及び前記サイドウォールには、Ｓｉ又はＧｅが導入されていることを特徴とする半導体装置。
4. 第１導電型の半導体領域上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
   前記半導体領域に、前記ゲート電極をマスクにして第２導電型の第１の不純物をイオン注入してソース・ドレイン拡張領域を形成する工程（ｂ）と、
   前記工程（ｂ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｃ）と、
   前記半導体領域に、前記ゲート電極及び前記サイドウォールをマスクにして第２の不純物をイオン注入してアモルファス層を形成する工程（ｄ）と、
   前記半導体領域に、前記ゲート電極及び前記サイドウォールをマスクにして第２導電型の第３の不純物をイオン注入してソース・ドレイン拡散領域を形成する工程（ｅ）と、
   前記工程（ｄ）の後に、前記アモルファス層が形成された前記半導体領域に、前記ゲート電極及び前記サイドウォールをマスクにして第１導電型の第４の不純物を斜めイオン注入して前記ソース・ドレイン拡張領域を覆うポケット領域を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記工程（ｆ）において、前記第４の不純物は、イオン注入によって、前記アモルファス層が形成されている前記サイドウォールの外方の領域では浅く、前記アモルファス層が形成されていない前記サイドウォール下の領域では深く、前記半導体領域中に導入されることを特徴とする半導体装置の製造方法。
6. 請求項４又は５に記載の半導体装置の製造方法において、
   前記第２の不純物及び前記第３の不純物は同一不純物であり、
   前記アモルファス層及び前記ソース・ドレイン拡散領域は、同一イオン注入によって同時に形成されることを特徴とする半導体装置の製造方法。
7. 請求項４又は５に記載の半導体装置の製造方法において、
   前記第２の不純物は、ＳｉまたはＧｅであることを特徴とする半導体装置の製造方法。
8. 請求項４〜７のいづれかに記載の半導体装置の製造方法において、
   前記工程（ａ）の後であって、前記工程（ｂ）の前に、前記ゲート電極の側面上にオフセットスペーサを形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
9. 請求項４〜８のいづれかに記載の半導体装置の製造方法において、
   前記工程（ｆ）において、前記第４の不純物のイオン注入は、前記半導体基板の法線に対して２５°〜４５°の斜め方向から行うことを特徴とする半導体装置の製造方法。

Images