JP2008047820A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート下電極のチャネル部からの距離を別々に最適状態に制御する。
【解決手段】ゲート電極１２の両端のゲート側壁１４およびソース・ドレイン領域上のサリサイド層１６を有するＬＤＤ構造のＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層１３ｂを形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層１６を形成する際のゲート側壁の厚さを異ならせる。
【選択図】 図１

Description

本発明は、半導体装置の製造方法および半導体装置に係り、特にＭＯＳＦＥＴ（絶縁ゲート型トランジスタ）のゲート側壁の形成方法およびそれにより形成されたＭＯＳトランジスタに関するもので、例えばＣＭＯＳタイプのＬＳＩに適用されるものである。

従来、半導体ウェハ上に形成されるＭＯＳトランジスタとして、ソース・ドレイン領域に形成するサリサイド層のゲート電極下のチャネル部への侵入を防ぐため、および、ソース・ドレイン領域の接合リークを低減するために必要となる深い拡散層をチャネル部より十分距離を遠ざけて配置するために、ゲート側壁を有するＭＯＳトランジスタ構造が用いられている。その際、ゲート側壁の幅は、ＭＯＳトランジスタ構造の性能に影響を与える要因となる。

以下、この点について説明する。ＣＭＯＳデバイスにおいて、トランジスタサイズを縮小し、かつ性能を向上させることは重要な課題である。ソース・ドレイン領域上に形成されるサリサイド層のゲート電極下のチャネル部への侵入を防ぐ目的で、サリサイド層が形成される領域はチャネル部より十分距離を遠ざけて配置される。このために、ＭＯＳトランジスタのゲート電極の両側には側壁が形成される。この側壁は、ソース・ドレイン領域の接合リークを低減するために必要となる深い拡散層をチャネル部より十分距離を遠ざけて配置するためにも用いられる。

ところで、側壁下の領域はＭＯＳトランジスタにおける寄生抵抗として作用するので、側壁の幅はＭＯＳトランジスタ構造の性能に影響を与える要因となる。側壁の幅は側壁となる絶縁体材料の堆積膜厚とエッチングによって変えることができる。側壁の幅を狭くすることにより、ＭＯＳトランジスタの寄生抵抗を下げることができる。しかも、ＭＯＳトランジスタのソース・ドレイン領域へのコンタクトの形成が容易になるので、ＭＯＳトランジスタの性能が向上する。しかし、側壁の幅を狭くすると、サリサイド層がゲート電極下のチャネル部へ近づくことにより、サリサイド層がゲート電極下のチャネル領域へ侵入し易くなる。サリサイド層がゲート電極下のチャネル領域まで侵入すると、ゲート電極とソース・ドレイン領域がショートする、ソース・ドレイン領域からの接合リーク電流が増大する、などの問題が発生し、ＬＳＩの製造歩留りが低下する。さらに、サリサイド層下のソース・ドレイン領域には、接合リークを低減するために深い拡散層が形成されており、その拡散層がゲート電極下のチャネル部に近づくことにより、ＭＯＳトランジスタの閾値低下が起きやすくなる。

従来のＭＯＳトランジスタ構造では、ＭＯＳトランジスタの寄生抵抗を低減する、ソース・ドレイン領域のサリサイド層と深い拡散層とをゲート電極下のチャネル部から遠ざける、という目的の両方の点から、最適な側壁幅が決まる。しかし、ソース・ドレイン領域形成時の最適な側壁幅と、サリサイド層形成時の最適な側壁幅とは必ずしも一致していない。このため、従来では、両方の要求をある程度満たすことができるように側壁幅を選択している。

なお、特許文献１には、ゲート電極の細小化に伴ってＬＤＤ構造の側壁の厚みを可変とする半導体装置およびその製造方法が開示されている。
特開２００３−２２４２６４号公報

本発明は、ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート電極下のチャネル部からの距離とを、別々にかつ最適状態に制御することができる半導体装置の製造方法および半導体装置を提供することを目的とする。

本発明の半導体装置の製造方法は、ゲート電極の両側のゲート側壁およびソース・ドレイン領域上のサリサイド層を有するＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層を形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層を形成する際のゲート側壁の厚さを異ならせることを特徴とする。

本発明の半導体装置は、半導体基板と、前記半導体基板の表層部に形成されたＬＤＤ構造のソース・ドレイン領域と、前記ソース・ドレイン領域間のチャネル部上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に設けられ、Ｎ（窒素）もしくはＣ（炭素）を１Ｅ19ｃｍ^-3以上含んだＳｉＮからなるゲート側壁と、前記ゲート電極上および前記ソース・ドレイン領域のエクステンション領域の一部を含むソース・ドレイン領域上に前記ゲート側壁に隣接して形成されたサリサイド層とを具備する。

本発明の半導体装置の製造方法および半導体装置によれば、ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート電極下のチャネル部からの距離とを、別々にかつ最適状態に制御することができる。

以下、図面を参照して本発明の実施形態を説明する。

＜第１の実施形態＞
図１（ａ）乃至（ｃ）は、本発明の半導体装置の第１の実施形態に係るＬＤＤ（ライトリー・ドープト・ドレイン）構造のＭＯＳトランジスタの製造工程を示す断面図である。まず、図１（ａ）に示すように、半導体基板（Ｓｉ基板）の素子形成領域１０における表面上にゲート絶縁膜１１を形成し、さらに、ＭＯＳトランジスタのゲート電極１２の加工を行う。

次に、イオン注入およびアニール処理を行って、ゲート電極１２のチャネル長方向における両端の基板表層部に、ＭＯＳトランジスタのソース・ドレイン領域の一部をなす比較的低い不純物濃度を有する浅い拡散層、つまりエクステンション領域１３ａを形成する。エクステンション領域１３ａの拡散深さは例えば５ｎｍ〜２００ｎｍ程度である。

次に、図１（ｂ）に示すように、ゲート電極の両端に第１のゲート側壁１４を形成する。この第１のゲート側壁１４の材料としてはＳｉＮ系の絶縁体材料を用いる。選択されるＳｉＮ系の膜は、ＤＣＳ（Dichlorosilane:ジクロロシラン）を使用したＬＰＣＶＤ（減圧ＣＶＤ）法により６００℃以上の温度で堆積させたＳｉＮ膜、および、ソースガスとしてＨＣＤ（Hexachlorodisilane:ヘキサクロロジシラン）を使用したＬＰＣＶＤ法により４５０℃以下の低温で堆積させたＳｉＮ膜がある。

次に、第１のゲート側壁１４上に単一層（非積層）からなる第２のゲート側壁１５を形成する。この第２のゲート側壁１５の材料としては、ＳｉＮ系の絶縁体材料が用いられる。この際、選択されるＳｉＮ系の膜として、ソースガスとしてＤＣＳを使用したＬＰＣＶＤ法により６００℃以上の温度で堆積させたＳｉＮ膜、および、ソースガスとしてＨＣＤを使用したＬＰＣＶＤ法により４５０℃以下の低温で堆積させたＳｉＮ膜が用いられる。第２のゲート側壁１５の材料として、ＳｉＯ₂ 系の絶縁体材料を用いてもよい。

ゲート電極１２の両端に第１のゲート側壁１４と第２のゲート側壁１５が積層された状態で、イオン注入とアニール処理を行って、ＭＯＳトランジスタのソース・ドレイン領域の一部をなす比較的高い不純物濃度を有する深い拡散層１３ｂを形成する。この時、深い拡散層１３ｂの拡散深さは例えば５０ｎｍ〜４００ｎｍ程度である。深い拡散層１３ｂを形成する際のイオン注入工程では、ＮタイプのＭＯＳトランジスタでは不純物としてＰ（リン）またはＡｓ（ヒ素）、ＰタイプのＭＯＳトランジスタとしては不純物としてＢ（ボロン）を用いる。イオン注入による不純物濃度はＳｉ基板表面で１Ｅ20ｃｍ^-3以上である。イオン注入後のアニール処理は、例えば１０００℃以上のピーク温度をもつＲＴＡ（高速アニール）により行われる。

ここで、チャネル部１０ａのチャネル長Ｌは例えば約３０〜５０ｎｍ、第１のゲート側壁１４の膜厚Ｗ１は例えば約２５ｎｍ、第２のゲート側壁１５の膜厚Ｗ２は例えば約２５ｎｍ、エクステンション領域１３ａのチャネル長方向と平行な方向における長さは例えば約５０〜１００ｎｍである。

次に、第２のゲート側壁１５を第１のゲート側壁１４と選択比のあるプロセスを用いてエッチング除去する。第２のゲート側壁１５は、ＤＨＦ（希フッ酸）、ＤＢＨＦ（希バッファードフッ酸）、もしくはＢＨＦ（バッファードフッ酸）のいずれかを用いたWet（ウェット）エッチングにより除去する。

第２のゲート側壁１５を除去した後、ゲート電極１２の両端に第１のゲート側壁１４のみが残っている状態でサリサイド層１６を形成する。サリサイド層１６を形成する際に用いられる金属材料はＮｉ、Ｃｏ、Ｔｉなどであり、サリサイド層１６の膜厚は２〜５０ｎｍである。第２のゲート側壁１５はＳｉＮ系の膜であるが、第１のゲート側壁１４であるＳｉＮ系の膜と異なる形成方法を用いることによって、エッチングレートが異なるように形成する。第２のゲート側壁１５として選択されるＳｉＮ系の膜は、ソースガスとしてＨＣＤを使用して４５０℃以下の温度で堆積させたＳｉＮである。第１のゲート側壁１４として選択されるＳｉＮ系の膜は、ソースガスとしてＤＣＳを使用して６００℃以上の温度で堆積させたＳｉＮである。この後は、通常のプロセスにより、層間絶縁膜１７、ソース・ドレイン領域のコンタクト１８、配線層（図示せず）などを形成して、図１（ｃ）に示すようなＬＤＤ構造のＭＯＳトランジスタを得る。

図１（ｃ）に示されるＭＯＳトランジスタは、半導体基板（Ｓｉ基板の素子形成領域）１０と、半導体基板の表層部に形成されたエクステンション領域１３ａと深い拡散層１３ｂとからなるソース・ドレイン領域と、ソース・ドレイン領域間のチャネル部１０ａ上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極の両端に設けられたゲート側壁（第１のゲート側壁）１４と、ゲート電極１２上およびエクステンション領域１３ａ上の一部を含むソース・ドレイン領域上に形成されたサリサイド層１６と、層間絶縁膜１７と、ソース・ドレイン領域のコンタクト１８などを具備する。

上記した製造工程によれば、ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域の深い拡散層１３ｂを形成する時は、第１のゲート側壁１４と第２のゲート側壁１５が積層された状態で形成するので、チャネル部１０ａから十分距離を遠ざけて深い拡散層１３ｂを形成することができる。また、ソース・ドレイン領域上にサリサイド層１６を形成する時は、第１のゲート側壁１４のみが存在した状態で形成するので、チャネル部１０ａからある程度距離を遠ざけた状態でサリサイド層１６を形成することができる。これにより、ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域形成時に最適な側壁幅と、サリサイド層形成時に最適な側壁幅に対する両方の要求を満たすことができる。つまり、ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層１６のゲート電極下のチャネル部１０ａからの距離と、ソース・ドレイン領域のうちの深い拡散層１３ｂのゲート電極下のチャネル部１０ａからの距離を別々に最適状態に制御することができる。しかも、ＬＤＤ構造のＭＯＳトランジスタの既存の製造工程に及ぼす影響が少ない。

＜第１の実施形態の変形例＞
第１の実施形態において、第１のゲート側壁１４の材料として選択されるＳｉＮ系の膜の別の例として、ソースガスとしてＨＣＤを使用して４５０℃以下の低温で堆積させ、Ｎ（窒素）もしくはＣ（炭素）を１Ｅ19ｃｍ^-3以上含んだＳｉＮとしてもよい。

このような工程を経て得られた図１（ｃ）に示したようなＬＤＤ構造のＭＯＳトランジスタにおいては、第１のゲート側壁１４は、ＮもしくはＣを１Ｅ19ｃｍ^-3（実際的な下限値）以上含んだＳｉＮである。ただし、このようにＳｉＮに少量のＮもしくはＣを添加すると、第２のゲート側壁をエッチングする際にエッチングレートを高めるための通常のプラズマ処理を採用できなくなる。このような場合には、処理温度を下げてエッチングレートを低下させる必要が生じる。

＜第２の実施形態＞
図２は、第２の実施形態に係るＭＯＳトランジスタの製造工程を経て得られたＬＤＤ構造のＭＯＳトランジスタの断面図である。第２の実施形態では、第１のゲート側壁１４として、ＳｉＯ₂ 系の膜１４ａを堆積した後にＳｉＮ系の膜１４ｂを堆積している。このＭＯＳトランジスタの構造は、図１（ｃ）に示したＭＯＳトランジスタの構造と比べて、第１のゲート側壁１４として、ＳｉＯ₂ 系の膜１４ａとＳｉＮ系の膜１４ｂとの二重構造の膜が使用される。この場合、二重構造の膜のうちで、ゲート電極（例えば多結晶シリコン）１２に接触する側壁内側がＳｉＯ₂ 系の膜１４ａとなっている。側壁外側のＳｉＮ系の膜１４ｂは、第１の実施形態と同様であるので、エッチングの際に側壁外側のＳｉＮ系の膜１４ｂがエッチングの保護膜となり、側壁内側のＳｉＯ₂ 系の膜１４ａはエッチングされない。

本実施形態では、側壁内側にＳｉＯ₂ 系の膜１４ａを形成することにより、ゲート電極およびＭＯＳトランジスタのソース・ドレイン領域となるシリコン基板と第１のゲート側壁１４との間の密着性を向上させることができる。また、ゲート電極およびシリコン基板と第１のゲート側壁１４との間の電荷密度を少なくすることができ、ＭＯＳトランジスタの信頼性を向上させることができる。

すなわち、本発明の半導体装置の製造方法は、ゲート電極の両側のゲート側壁およびソース・ドレイン領域上のサリサイド層を有するＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層を形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層を形成する際のゲート側壁の厚さを異ならせることを特徴とする。

また、ゲート側壁として第１のゲート側壁上に第２のゲート側壁を積層して形成した状態でソース・ドレイン領域の深い拡散層を形成し、第２のゲート側壁を除去した状態で前記サリサイド層を形成する。第１のゲート側壁および第２のゲート側壁は、ＳｉＮ系の膜である。第２のゲート側壁として選択されるＳｉＮ系の膜は、ソースガスとしてＨＣＤを使用して４５０℃以下の温度で堆積させたＳｉＮである。第１のゲート側壁として選択されるＳｉＮ系の膜は、ソースガスとしてＤＣＳを使用して６００℃以上の温度で堆積させたＳｉＮである。第１のゲート側壁として選択されるＳｉＮ系の膜は、ソースガスとしてＨＣＤを使用して４５０℃以下の温度で堆積させ、Ｎ（窒素）もしくはＣ（炭素）を１Ｅ19ｃｍ^-3以上含んだＳｉＮである。第２のゲート側壁は、ウェットエッチングにより除去される。このウェットエッチングは、ＨＦ（フッ酸）系の液を用いて行われる。ＨＦ（フッ酸）系の液は、ＤＨＦ（希フッ酸）、ＤＢＨＦ（希バッファードフッ酸）、もしくはＢＨＦ（バッファードフッ酸）のいずれかである。

また、本発明の半導体装置は、半導体基板と、前記半導体基板の表層部に形成されたＬＤＤ構造のソース・ドレイン領域と、前記ソース・ドレイン領域間のチャネル部上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に設けられ、Ｎ（窒素）もしくはＣ（炭素）を１Ｅ19ｃｍ^-3以上含んだＳｉＮからなるゲート側壁と、前記ゲート電極上および前記ソース・ドレイン領域のエクステンション領域の一部を含むソース・ドレイン領域上に形成されたサリサイド層とを具備する。上記ゲート側壁は、二重構造の膜を有する。

本発明の第１の実施形態に係るＬＤＤ構造のＭＯＳトランジスタの製造工程を示す断面図。 第２の実施形態で得られたＬＤＤ構造のＭＯＳトランジスタの断面図。

符号の説明

１０…半導体基板の素子形成領域、１０ａ…チャネル部、１１…ゲート絶縁膜、１２…ゲート電極、１３ａ…エクステンション領域、１３ｂ…深い拡散層、１４…第１のゲート側壁、１５…第２のゲート側壁、１６…サリサイド層、１７…層間絶縁膜、１８…コンタクト。

Claims (5)

1. ゲート電極の両側のゲート側壁およびソース・ドレイン領域上のサリサイド層を有するＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層を形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層を形成する際のゲート側壁の厚さを異ならせることを特徴とする半導体装置の製造方法。
2. 前記ゲート側壁として第１のゲート側壁上に第２のゲート側壁を積層して形成した状態で前記ソース・ドレイン領域の深い拡散層を形成し、前記第２のゲート側壁を除去した状態で前記サリサイド層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１のゲート側壁および第２のゲート側壁は、ＳｉＮ系の膜であることを特徴とする請求項２記載の半導体装置の製造方法。
4. 半導体基板と、
   前記半導体基板の表層部に形成されたＬＤＤ構造のソース・ドレイン領域と、
   前記ソース・ドレイン領域間のチャネル部上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極の両側に設けられ、Ｎ（窒素）もしくはＣ（炭素）を１Ｅ19ｃｍ^-3以上含んだＳｉＮからなるゲート側壁と、
   前記ゲート電極上および前記ソース・ドレイン領域のエクステンション領域の一部を含むソース・ドレイン領域上に前記ゲート側壁に隣接して形成されたサリサイド層
   とを具備することを特徴とする半導体装置。
5. 前記ゲート側壁は、二重構造の膜を有することを特徴とする請求項４記載の半導体装置。

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