JP5132943B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置及びその製造方法に関し、特に、導電型が互いに異なるＭＩＳ型トランジスタを備えた半導体装置及びその形成方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、トランジスタの微細化が進められている。これまでは、トランジスタの微細化を進めるほどトランジスタの電流駆動力が向上するといういわゆるスケーリング則が有効であった。しかし、エネルギー消費の削減及び携帯機器の長時間使用を実現するために、さらなる微細化と消費電力の低減が求められてきている。このような領域においては、トランジスタの縮小が駆動力の向上につながらなくなってきている。
トランジスタの駆動力を向上させる方法として、ゲート絶縁膜を薄くすることが考えられる。しかし、ゲート絶縁膜を薄くするとゲートリークが増大するという不具合が生じる。そこで、トランジスタのチャネル領域にストレスを加えることにより駆動力を向上させる技術が提案されている（例えば、非特許文献１を参照。）。
図６は、チャネル領域にストレスを加える構造を有する従来のトランジスタの断面構成を示している。図６に示すように、基板２０１の上には、ゲート絶縁膜２０３を介在させてゲート電極２０４が形成され、ゲート電極２０４の側面上にはＬ型の第１のサイドウォール２０６を介在させて第２のサイドウォール２０７が形成されている。ゲート電極２０４の上及び第２のサイドウォール２０７の上を覆うようにライナ絶縁膜２０９が形成されている。ライナ絶縁膜２０９は、引っ張り応力を有する膜である。このような構成とすることにより、ゲート電極２０４の下側のチャネル領域に応力を加えることができ、トランジスタの駆動力を向上させることができる。
S.Ito, 他, "IEDM 2000"，２０００年, ｐ．２４７
しかしながら、前記従来の半導体装置では、ライナ絶縁膜２０９によるストレスがチャネル領域に十分に伝わらず、駆動力を十分向上させることができないという問題がある。
また、メモリ装置等ではＰチャネルトランジスタとＮチャネルトランジスタとの両方が必要とされる。しかし、ＰチャネルトランジスタとＮチャネルトランジスタとでは、駆動力を向上させるために必要な応力の向きが異なっている。従って、例えばＮチャネルトランジスタの駆動力を向上させるために引っ張り応力を有するライナ絶縁膜を形成すると、ｐチャネルトランジスタの駆動力が低下してしまう。このため、Ｐチャネルトランジスタの駆動力の低下を避けるために、Ｐチャネルトランジスタの形成領域からライナ絶縁膜を除去する工程や、Ｐチャネルトランジスタの形成領域にはライナ絶縁膜が形成されないようにマスクを形成する工程等が必要になるという問題がある。
本発明は、前記従来の問題を解決し、ライナ絶縁膜からの応力がチャネル領域に十分に伝わるようにすると共に、導電型が異なるトランジスタを備えた半導体装置において、ライナ絶縁膜の除去工程等を必要としない半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置を、第１のＭＩＳトランジスタのゲート電極同士の間には凹部が残存し、第２のＭＩＳトランジスタのゲート電極同士の間の凹部にライナ絶縁膜が埋め込まれた構成とする。
具体的に、本発明に係る半導体装置は、半導体基板に形成された第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタと、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを覆い且つ第１のＭＩＳトランジスタのチャネル領域に第１のゲート電極のゲート長方向に応力を加えるライナ絶縁膜とを備え、第１のＭＩＳトランジスタは、半導体基板の第１の領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、第１のゲート電極の側面上から半導体基板の上にわたって断面Ｌ字状に形成された第１のＬ型サイドウォールと、第１の領域における第１のゲート電極及び第１のＬ型サイドウォールに覆われた部分の両側方に形成された第１のソースドレイン領域とを有し、第２のＭＩＳトランジスタは、半導体基板の第２の領域の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極と、第２のゲート電極の側面上から半導体基板の上にわたって断面Ｌ字状に形成された第２のＬ型サイドウォールと、第２のＬ型サイドウォールの上に形成された外側サイドウォールと、第２の領域における第２のゲート電極、第２のＬ型サイドウォール及び外側サイドウォールに覆われた部分の両側方に形成された第２のソースドレイン領域とを有し、第１のＬ型サイドウォールの上には外側サイドウォールは形成されておらず、ライナ絶縁膜における第２のソースドレイン領域上に形成された部分の膜厚の最小値は、第１のソースドレイン領域上に形成された部分の膜厚の最小値よりも大きいことを特徴とする。
本発明の半導体装置によれば、第１のＬ型サイドウォールの上には外側サイドウォールは形成されていないため、第１のＭＩＳトランジスタのチャネル領域とライナ絶縁膜とが近づく。従って、第１のＭＩＳトランジスタのチャネル領域に効率よく応力を加えることができる。従って、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタが同一のライナ絶縁膜に覆われた状態で、第１のＭＩＳトランジスタに対して第２のＭＩＳトランジスタよりも効率よく応力を加えることができる。その結果、導電型が異なるＭＩＳトランジスタが混在する半導体装置において、一方の駆動力を向上させた場合に、他方の駆動力が低下することを防止することができる。
本発明の半導体装置において、ライナ絶縁膜における第１のソースドレイン領域上において膜厚が最小となる部分の上面は、第１のゲート電極の上面よりも低い位置にあり、ライナ絶縁膜における第２のソースドレイン領域上において膜厚が最小となる部分の上面は、第２のゲート電極の上面よりも高い位置にあることが好ましい。このような構成とすることによりライナ絶縁膜の第２のソースドレイン領域上に形成された部分の膜厚が第２のゲート電極よりも厚くなる。従って、第２のソースドレイン領域に加わるゲート長方向の応力を低減することができる。一方、第１のソースドレイン領域に加わるゲート長方向の応力が減少することはない。
本発明の半導体装置において、第２のソースドレイン領域を挟んで第２のゲート電極と反対側の領域に設けられた第２の凸部と、第２の凸部の側面上に形成された第２のＬ型サイドウォール及び外側サイドウォールとをさらに備え、ライナ絶縁膜は、第２の領域において外側サイドウォールの上を覆い且つ第２のゲート電極と第２の凸部との間に生じた凹部を埋め込むように形成されていることが好ましい。このような構成とすることにより、ライナ絶縁膜における第２のソースドレイン領域上に形成された部分の膜厚を確実に厚くして、第２のソースドレイン領域に加わる応力を大幅に低減できる。
この場合において、第２のゲート電極と第２の凸部との間隔は、第２のＬ型サイドウォールの膜厚と外側サイドウォールの膜厚とライナ絶縁膜の膜厚の和の２倍以下であることが好ましい。このような構成とすることにより、第２のゲート電極と第２の凸部との間に生じる凹部をライナ絶縁膜により確実に埋め込むことができる。
本発明の半導体装置において、第２のＭＩＳトランジスタは複数形成されており、第２の凸部は、一の第２のＭＩＳトランジスタと隣接して形成された他の第２のＭＩＳトランジスタにおける第２のゲート電極であることが好ましい。また、第２の凸部は、配線、ダミー配線及びダミー電極のうちの少なくとも１つであってもよい。
本発明の半導体装置において、第１のソースドレイン領域を挟んで第１のゲート電極と反対側の領域に設けられた第１の凸部と、第１の凸部の側面上に形成された第１のＬ型サイドウォールとをさらに備え、ライナ絶縁膜は、第１の領域において第１のＬ型サイドウォールに接して設けられ、且つ第１のゲート電極と第１の凸部との間に生じた凹部に沿って凹部を残存させるように形成されていることが好ましい。
この場合において、第１のゲート電極と第１の凸部との間隔は、第１のＬ型サイドウォールの膜厚とライナ絶縁膜の膜厚の和の２倍よりも広いことが好ましい。このような構成とすることにより、第１のゲート電極と第１の凹部との間に生じる凹部がライナ絶縁膜により埋め込まれることがなく、第１のソースドレイン領域に応力を確実に加えることができる。
本発明の半導体装置において、各第１のＭＩＳトランジスタはＮ型のＭＩＳトランジスタであり、各第２のＭＩＳトランジスタはＰ型のＭＩＳトランジスタであり、ライナ絶縁膜は、第１のゲート電極のゲート長方向に引っ張り応力を加える膜であることが好ましい。
本発明の半導体装置において、半導体基板はシリコンからなり、各第１のゲート電極及び各第２のゲート電極のゲート長方向は半導体基板の＜１００＞軸方向に沿っていることが好ましい。このような構成とすることにより、Ｎ型のトランジスタの駆動力をさらに向上させることができると共に、Ｐ型のトランジスタへの影響をさらに小さくすることができる。
本発明の半導体装置において、各第１のＭＩＳトランジスタは、第１のゲート電極と第１のＬ型サイドウォールとの間に断面板状に形成された第１のＩ型サイドウォールを有し、各第２のＭＩＳトランジスタは、第２のゲート電極と第２のＬ型サイドウォールとの間に断面板状に形成された第２のＩ型サイドウォールを有していることが好ましい。このような構成とすることにより、第１のゲート電極及び第２のゲート電極のエッジ部分を保護することができるため、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタのリーク電流を抑えることができる。
本発明の半導体装置において、各第１のＭＩＳトランジスタは、第１の領域における第１のＬ型サイドウォールの下側の部分に形成された第１のエクステンション拡散層を有し、各第２のＭＩＳトランジスタは、第２の領域における第２のＬ型サイドウォールの下側の部分に形成された第２のエクステンション拡散層を有していることが好ましい。
本発明の半導体装置において、ライナ絶縁膜の上に形成された層間絶縁膜と層間絶縁膜を貫通し、第１のソースドレイン領域及び第２のソースドレイン領域と電気的に接続されたコンタクトプラグとをさらに備えていることが好ましい。
本発明の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、スタティックランダムアクセスメモリを構成するトランジスタであることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板の第１の領域に形成された第１のＭＩＳトランジスタ及び第２の領域に形成された第２のＭＩＳトランジスタを備えた半導体装置の製造方法を対象とし、第１の領域上に第１のゲート絶縁膜及び第１のゲート電極を形成すると共に、第２の領域上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ａ）と、第１のゲート電極の側面上に第１のサイドウォール及び第２のサイドウォールを第１のゲート電極側から順次形成すると共に、第２のゲート電極の側面上に第３のサイドウォール及び第４のサイドウォールを第２のゲート電極側から順次形成する工程（ｂ）と、第１の領域における第１のゲート電極、第１のサイドウォール及び第２のサイドウォールに覆われた部分の両側方に第１のソースドレイン領域を形成する工程（ｃ）と、第２の領域における第２のゲート電極、第３のサイドウォール及び第４のサイドウォールに覆われた部分の両側方に第２のソースドレイン領域を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）の後に、第２のサイドウォールを除去する工程（ｅ）と、工程（ｅ）よりも後に、半導体基板の上に、第１のゲート電極、第１のサイドウォール及び第１のソースドレイン領域と、第２のゲート電極、第３のサイドウォール、第４のサイドウォール及び第２のソースドレイン領域とを覆うように、第１のＭＩＳトランジスタのチャネル領域に第１のゲート電極のゲート長方向に応力を加えるライナ絶縁膜を形成する工程（ｆ）とを備え、工程（ｆ）では、ライナ絶縁膜における第２のソースドレイン領域上に形成された部分の最小の膜厚が、第１のソースドレイン領域上に形成された部分の最小の膜厚よりも厚くなるように形成することを特徴とする。
本発明の半導体装置の製造方法によれば、ライナ絶縁膜における第２のソースドレイン領域上に形成された部分の最小の膜厚が、第１のソースドレイン領域上に形成された部分の最小の膜厚よりも厚くなるように形成するため、第２のＭＩＳトランジスタのチャネル領域には、ライナ絶縁膜による応力がほとんど加わることがない。また、第１のＭＩＳトランジスタのチャネル領域には、応力を効率よく加えることが可能となる。従って、ライナ絶縁膜からの応力がチャネル領域に十分に伝わるようにすると共に、導電型が異なるトランジスタを備えた半導体装置において、ライナ絶縁膜の除去工程等を必要としない半導体装置を実現できる。
本発明の半導体装置の製造方法において、工程（ａ）は、第２のソースドレイン領域を挟んで第２のゲート電極と反対側の領域に第２の凸部を形成する工程を含み、工程（ｂ）は、第２の凸部の側面上に第３のサイドウォール及び第４のサイドウォールを第２の凸部側から順次形成する工程を含み、工程（ｆ）では、ライナ絶縁膜を、第２の領域において第４のサイドウォールの上を覆い且つ第２のゲート電極と第２の凸部との間に生じた凹部を埋め込むように形成することが好ましい。このような構成とすることにより、ライナ絶縁膜における第２のソースドレイン領域の上側に形成された部分の膜厚を確実に厚くすることができる。
この場合において、行程（ａ）では、第２のゲート絶縁膜及び第２のゲート電極を複数形成し、第２の凸部は、一の第２のゲート電極と隣接して形成された他の第２のゲート電極であることが好ましい。
本発明の半導体装置の製造方法において、工程（ａ）は、第１のソースドレイン領域形成領域を挟んで第１のゲート電極と反対側の領域に第１の凸部を形成する工程を含み、工程（ｂ）は、第１の凸部の側面上に第１のサイドウォール及び第２のサイドウォールを第１の凸部側から順次形成する工程を含み、工程(ｅ)は、第１のゲート電極及び第１の凸部の各側面上に形成されている第２のサイドウォールを除去する工程を含み、工程（ｆ）では、ライナ絶縁膜を、第１の領域において第１のサイドウォールに接し、且つ第１のゲート電極と第１の凸部との間に生じた凹部に沿って凹部を残存させるように形成することが好ましい。
この場合において、行程（ａ）では、第１のゲート絶縁膜及び第１のゲート電極を複数形成し、第１の凸部は、一の第１のゲート電極と隣接して形成された他の第１のゲート電極であることが好ましい。
本発明の半導体装置の製造方法において、第１のサイドウォールは、断面Ｌ字状の第１のＬ型サイドウォールであり、第２のサイドウォールは、第１のＬ型サイドウォール上に形成された外側サイドウォールであり、第３のサイドウォールは、断面Ｌ字状の第２のＬ型サイドウォールであり、第４のサイドウォールは、第２のＬ型サイドウォール上に形成された外側サイドウォールであることが好ましい。
本発明の半導体装置の製造方法において、工程（ｅ）では、第１サイドウォールに比べて第２のサイドウォールのエッチング速度が速い条件でエッチングを行うことにより、第２のサイドウォールを除去することが好ましい。このような構成とすることにより、第２のサイドウォールを確実に除去することができる。
本発明の半導体装置の製造方法において、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、第１のゲート電極の側面上に、断面Ｉ字状の第１のＩ型サイドウォールを形成すると共に、第２のゲート電極の側面上に断面Ｉ字状の第２のＩ型サイドウォールを形成する工程（ｇ）をさらに備えていることが好ましい。
本発明の半導体装置の製造方法は、工程（ｆ）よりも後に、ライナ絶縁膜の上に層間絶縁膜を形成する工程（ｈ）と、層間絶縁膜を貫通し第１のソースドレイン領域及び第２のソースドレイン領域と電気的に接続されたコンタクトプラグを形成する工程（ｉ）とをさらに備えていることが好ましい。
本発明の半導体装置の製造方法において、工程（ｃ）及び工程（ｄ）よりも後で且つ工程（ｆ）よりも前に、第１のゲート電極の上部及び第１のソースドレイン領域の上部と、第２のゲート電極の上部及び第２のソースドレイン領域の上部とにシリサイド層を形成する工程（ｊ）をさらに備えていることが好ましい。
本発明に係る半導体装置によれば、ライナ絶縁膜からの応力がチャネル領域に十分に伝わるようにすると共に、導電型が異なるトランジスタを備えた半導体装置において、ライナ絶縁膜の除去工程等を必要としない半導体装置を実現できる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。図１に示すように、シリコン（Ｓｉ）からなる半導体基板１１の第１の領域１１Ａには、Ｎチャネル（Ｎ型）トランジスタである第１のＭＩＳ（金属−絶縁膜半導体）トランジスタ１２Ａが形成され、第２の領域１１Ｂには、Ｐチャネル（Ｐ型）トランジスタである第２のＭＩＳトランジスタ１２Ｂが形成されている。
第１のＭＩＳトランジスタ１２Ａは、第１の領域１１Ａにおける素子分離領域１３によって分離された第１の活性領域１４Ａに形成されている。第１の活性領域１４Ａの上には、第１のゲート絶縁膜１５Ａを介在させて第１のゲート電極１６Ａが形成されている。第１のゲート電極１６Ａの側面上には、半導体基板１１の上面にわたって断面Ｌ字状に第１のＬ型サイドウォール１７Ａが形成されている。
第１の活性領域１４Ａにおける第１のゲート電極１６Ａ及び第１のＬ型サイドウォール１７Ａに覆われた部分の両側方の領域には、Ｎ型の第１のソースドレイン領域２２Ａが形成されている。第１の活性領域１４Ａにおける第１のＬ型サイドウォール１７Ａの下側の領域には、Ｎ型の第１のエクステンション拡散層２３Ａが形成されている。なお、第１の活性領域１４Ａにおける第１のエクステンション拡散層２３Ａの下側の領域にはＰ型のポケット領域（図示せず）が形成されている。
第２のＭＩＳトランジスタ１２Ｂは、第２の領域１１Ｂにおける素子分離領域１３によって分離された第２の活性領域１４Ｂに形成されている。第２の活性領域１４Ｂの上には、第２のゲート絶縁膜１５Ｂを介在させて第２のゲート電極１６Ｂが形成されている。第２のゲート電極１６Ｂの側面上には、半導体基板１１の上面にわたって断面Ｌ字状に第２のＬ型サイドウォール１７Ｂが形成されている。第２のＬ型サイドウォール１７Ｂの上には、外側サイドウォール１８が形成されている。
第２の活性領域１４Ｂにおける第２のゲート電極１６Ｂ、第２のＬ型サイドウォール１７Ｂ及び外側サイドウォール１８に覆われた部分の両側方の領域には、Ｐ型の第２のソースドレイン領域２２Ｂが形成されている。第２の活性領域１４Ｂにおける第２のＬ型サイドウォール１７Ｂの下側の領域には、Ｐ型の第２のエクステンション拡散層２３Ｂが形成されている。なお、第２の活性領域１４Ｂにおける第２のエクステンション拡散層２３Ｂの下側の領域にはＮ型のポケット領域（図示せず）が形成されている。
第１のゲート電極１６Ａの上部及び第２のゲート電極１６Ｂの上部と、第１のソースドレイン領域２２Ａの上部及び第２のソースドレイン領域２２Ｂの上部とにはそれぞれシリサイド層２４が形成されている。
半導体基板１１の上には、第１のＭＩＳトランジスタ１２Ａ及び第２のＭＩＳトランジスタ１２Ｂを覆うように全面にわたってライナ絶縁膜２５が形成されている。本実施形態においてライナ絶縁膜２５は、引っ張り応力を有する膜である。なお、引っ張り応力とは、電子が走行するチャネル領域をゲート長方向に引っ張る応力である。
第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂは、それぞれ第１の活性領域１４Ａ及び第２の活性領域１４Ｂだけでなく、素子分離領域１３の上にも延びるように形成されている。このため、第１の領域１１Ａにおいては、複数の第１のゲート電極１６Ａが互いに一定の間隔ｗをおいて形成されており、第２の領域１１Ｂにおいては、複数の第２のゲート電極１６Ｂが互いに一定の間隔ｗをおいて形成されている。
本実施形態の半導体装置は、第１のＬ型サイドウォール１７Ａ及び第２のＬ型サイドウォール１７Ｂの厚さをｔ１、外側サイドウォール１８の厚さをｔ２、ライナ絶縁膜２５の厚さをｔ３とすると、２×（ｔ１＋ｔ３）＜ｗ≦２×（ｔ１＋ｔ２＋ｔ３）という関係が成り立つように形成されている。一例を挙げると、電極同士の間隔ｗが１５０ｎｍの場合に、第１のＬ型サイドウォール１７Ａ及び第２のＬ型サイドウォール１７Ｂの厚さｔ１を１０ｎｍ、外側サイドウォール１８の厚さを４５ｎｍ、ライナ絶縁膜２５の厚さを３０ｎｍとする。このようにすることにより、第１の領域１１Ａにおいては、第１のゲート電極１６Ａ同士の間に凹部が残存し、第２の領域１１Ｂにおいては、第２のゲート電極１６Ｂ同士の間の凹部がライナ絶縁膜２５によって埋め込まれる。従って、ライナ絶縁膜２５における第２のソースドレイン領域２２Ｂ上に形成された部分の膜厚の最小値は、第１のソースドレイン領域２２Ａ上に形成された部分の膜厚の最小値よりも厚くなる。これにより、ライナ絶縁膜２５における第１のソースドレイン領域２２Ａ上において膜厚が最小となる部分の上面は、第１のゲート電極１６Ａの上面よりも低い位置となり、第２のソースドレイン領域２２Ｂ上において膜厚が最小となる部分の上面は、第２のゲート電極１６Ｂの上面よりも高い位置となる。
以上のような構成とすることにより、本実施形態の半導体装置は以下のような効果を得ることができる。まず、第１のＭＩＳトランジスタ１２Ａにおいては、第１のＬ型サイドウォール１７Ａ上に外側サイドウォールが形成されていないため、ライナ絶縁膜２５が第１のＬ型サイドウォール１７Ａと接している。このため、第１のゲート電極１６Ａの下側に生じるチャネル領域とライナ絶縁膜との距離が近くなるので、第１のＭＩＳトランジスタ１２Ａにおけるチャネル領域のゲート長方向に効率よく引っ張り応力を加えることが可能となる。
一方、第２のＭＩＳトランジスタ１２Ｂにおいては、ライナ絶縁膜２５と第２のＬ型サイドウォール１７Ｂとの間に外側サイドウォール１８が形成されている。従って、第２のＭＩＳトランジスタ１２Ｂのチャネル領域とライナ絶縁膜２５との距離が離れるため、第２のＭＩＳトランジスタ１２Ｂにおけるチャネル領域のゲート長方向に加わる引っ張り応力が小さくなる。
さらに、第２の領域１１Ｂにおいては、第２のゲート電極１６Ｂ同士（第２の活性領域１４Ｂ上の第２のゲート電極１６Ｂと素子分離領域１３上のゲート電極１６Ｂ）の間に生じた凹部にライナ絶縁膜２５が埋め込まれている。このため、ライナ絶縁膜２５が第２のＭＩＳトランジスタ１２Ｂのチャネル領域を引っ張ることができず、第２のＭＩＳトランジスタ１２Ｂにおけるチャネル領域のゲート長方向にはほとんど応力が加わることがない。
その結果、Ｎ型の第１のＭＩＳトランジスタ１２Ａには、引っ張り応力が加わり駆動力が向上するが、Ｐ型の第２のＭＩＳトランジスタ１２Ｂには、引っ張り応力が加わらず、第２のＭＩＳトランジスタ１２Ｂの駆動力の低下を抑えることができる。
以下に、第１の実施形態に係る半導体装置の製造方法を図面を参照して説明する。図２及び図３は本実施形態に係る半導体装置の製造工程を工程順に示している。まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１１にシャロウトレンチアイソレーション（ＳＴＩ）等の素子分離領域１３を形成し、第１の領域１１Ａに第１の活性領域１４Ａを形成し、第２の領域１１Ｂに第２の活性領域１４Ｂを形成する。
続いて、半導体基板１１の上にゲート絶縁膜となるシリコン酸化膜及びゲート電極となるポリシリコン膜を堆積した後、選択的にエッチングを行い、第１の活性領域１４Ａ上に第１のゲート絶縁膜１５Ａ及び第１のゲート電極１６Ａを形成すると共に、第２の活性領域１４Ｂ上に第２のゲート絶縁膜１５Ｂ及び第２のゲート電極１６Ｂを形成する。この際に、第１のゲート電極１６Ａ同士の間及び第２のゲート電極１６Ｂ同士の間に、一定の幅の凹部が形成されるようにする。
その後、第１の活性領域１４Ａに、第１のゲート電極１６Ａをマスクとしてドーズ量が１×１０15／ｃｍ2〜３×１０15／ｃｍ2となるようにＮ型不純物を注入する。これにより、第１の活性領域１４Ａにおける第１のゲート電極１６Ａの両側方の領域に、深さが１００ｎｍ以下の第１のエクステンション拡散層２３Ａを形成する。このとき、第１の活性領域１４Ａにおける第１のエクステンション拡散層２３Ａの下側の領域にＰ型不純物を注入してポケット領域を形成してもよい。続いて、第２の活性領域１４Ｂに、第２のゲート電極１６Ｂをマスクとしてドーズ量が１×１０15／ｃｍ2〜３×１０15／ｃｍ2となるようにＰ型不純物を注入する。これにより、第２の活性領域１４Ｂにおける第２のゲート電極１６Ｂの両側方の領域に、深さが１００ｎｍ以下の第２のエクステンション拡散層２３Ｂを形成する。このとき、第２の活性領域１４Ｂにおける第２のエクステンション拡散層２３Ｂの下側の領域にＮ型不純物を注入してポケット領域を形成してもよい。
次に、図２（ｂ）に示すように、半導体基板１１の上に、第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂを覆うように厚さが１０ｎｍの酸化シリコン（ＳｉＯ2）からなる第１の絶縁膜１７ａを形成する。続いて、第１の絶縁膜１７ａの上に厚さが３０ｎｍ〜５０ｎｍの窒化シリコン（ＳｉＮ）からなる第２の絶縁膜１８ａを形成する。
次に、図２（ｃ）に示すように、第１の絶縁膜１７ａ及び第２の絶縁膜１８ａに対して異方的なエッチングを行う。これにより、第１のゲート電極１６Ａの側壁上及び半導体基板１１における第１のゲート電極１６Ａの周囲の領域を覆うＬ字状の第１のＬ型サイドウォール１７Ａ及び第２のゲート電極１６Ｂの側壁上及び半導体基板１１における第２のゲート電極１６Ｂの周囲の領域を覆うＬ字状の第２のＬ型サイドウォール１７Ｂと、第１のＬ型サイドウォール１７Ａ及び第２のＬ型サイドウォール１７Ｂの上を覆う外側サイドウォール１８とを形成する。
続いて、第１のゲート電極１６Ａ、第１のＬ型サイドウォール１７Ａ及び外側サイドウォール１８をマスクとして第１の活性領域１４Ａに、ドーズ量が４×１０15／ｃｍ2〜５×１０15／ｃｍ2となるようにＮ型不純物を注入して、第１のソースドレイン領域２２Ａを形成する。また、第２のゲート電極１６Ｂ、第２のＬ型サイドウォール１７Ｂ及び外側サイドウォール１８をマスクとして第２の活性領域１４Ｂにドーズ量が１×１０15／ｃｍ2〜３×１０15／ｃｍ2となるようにＰ型不純物を注入して、第２のソースドレイン領域２２Ｂを形成する。その後、半導体基板１１を１０００℃〜１１００℃の温度で熱処理して不純物の活性化を行う。
続いて、第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂの上部と、第１のソースドレイン領域２２Ａ及び第２のソースドレイン領域２２Ｂの上部とを高融点金属と反応させてシリサイド化することにより、シリサイド層２４を形成する。
次に、図３（ａ）に示すように、第１の領域１１Ａのみに対してリン酸系溶液を用いたエッチングを行うことにより、第１のＬ型サイドウォール１７Ａの上に形成された外側サイドウォール１８を選択的に除去する。これにより、第１のゲート電極１６Ａ同士の間の凹部の幅ｗ１はｗ−２×ｔ１となり、第２のゲート電極１６Ｂ同士の間の凹部の幅ｗ２はｗ−２（ｔ１＋ｔ２）となる。但し、ｗは第１のゲート電極１６Ａ同士及び第２のゲート電極１６Ｂ同士の間隔であり、ｔ１は第１のＬ型サイドウォール１７Ａ及び第２のＬ型サイドウォール１７Ｂの膜厚であり、ｔ２は外側サイドウォール１８の膜厚である。
次に、図３（ｂ）に示すように、半導体基板１１の上に第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂを覆う、厚さが３０ｎｍ〜５０ｎｍのＳｉＮからなるライナ絶縁膜２５を形成する。ライナ絶縁膜２５を形成する際には、堆積条件等を調整してライナ絶縁膜２５が引っ張り応力を有するように形成する。なお、引っ張り応力とは、第１のゲート電極１６Ａの下に生じるチャネル領域をゲート長方向に引っ張る応力のことをいう。
また、ライナ絶縁膜２５の膜厚は、第１のゲート電極１６Ａ同士の間に生じた凹部が残存し、第２のゲート電極１６Ｂ同士の間に生じた凹部が埋まるようにする。つまり、ライナ絶縁膜２５の膜厚ｔ３がｗ２／２≦ｔ３＜ｗ１／２を満たすようにする。
次に、図３（ｃ）に示すように、ライナ絶縁膜２５の上にＳｉＯ2からなる層間絶縁膜２６を形成する。続いて、層間絶縁膜２６及びライナ絶縁膜２５を貫通して、シリサイド層２４を露出するコンタクトホールを形成した後、コンタクトホールに導電性材料を埋め込むことにより、第１のソースドレイン領域２２Ａ及び第２のソースドレイン領域２２Ｂとそれぞれ接続されたコンタクトプラグ２７を形成する。さらに必要に応じて、第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂと電気的に接続されたプラグ（図示せず）を形成した後、配線層（図示せず）を形成する。
本実施形態の半導体装置は、第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂのゲート長方向（ソース領域からドレイン領域に電流が流れる方向）が、半導体基板１１の＜１００＞軸方向となるように第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂを配置することが好ましい。その理由を以下に説明する。
図４は、ライナ絶縁膜によってチャネル領域に加わえる応力の方向と、応力による駆動力を向上する効果の大きさとを示している。図４において矢印の方向は応力の向きを示し、矢印の大きさは、駆動力を向上させる効果の大きさを示している。
図４に示すように、Ｎ型のトランジスタにおいては、ゲート長方向が＜１１０＞軸方向であっても、＜１００＞軸方向であっても、チャネル領域に引っ張り応力を加えた際に駆動力が向上する。駆動力を向上させる効果は、ゲート長方向が＜１００＞軸方向である場合の方が大きい。従って、Ｎ型のトランジスタにおいては、ゲート長方向を＜１００＞軸方向とすることにより、ライナ絶縁膜による駆動力の向上効果をより大きくすることができる。
一方、Ｐ型のトランジスタにおいては、ゲート長方向が＜１１０＞軸方向であっても、＜１００＞軸方向であっても、チャネル領域に圧縮応力を加えた際に駆動力が向上する。従って、逆方向の引っ張り応力を加えた場合には、駆動力が低下してしまう。しかし、ゲート長方向が＜１００＞軸方向の場合には応力による駆動力の変化はほとんど生じない。従って、ゲート長方向を＜１００＞軸方向とすることにより、ライナ絶縁膜が引っ張り応力を有する場合にも、Ｐ型のトランジスタの駆動力はほとんど低下することがない。
なお、本実施形態の半導体装置は、第２のゲート電極１６Ｂ同士の間において、ライナ絶縁膜２５が凹部を埋めるように形成している。これにより、第２のＭＩＳトランジスタ１２Ｂにはライナ絶縁膜２５からの応力がほとんど加わらない。このため、必ずしも、第２のゲート電極１６Ｂのゲート長方向を＜１００＞軸方向とする必要はない。
また、ゲート長方向を＜１００＞軸方向とするには、第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂをパターニングする際に、通常のゲート長方向が＜１１０＞軸方向の場合と比べてウェハを４５度回転させてパターニングすればよい。
なお、本実施形態は、第１のＭＩＳトランジスタ１２ＡがＮ型であり、第２のＭＩＳトランジスタ１２ＢがＰ型であり、ライナ絶縁膜２５が引っ張り応力を有する場合について説明した。しかし、第１のＭＩＳトランジスタ１２ＡがＰ型であり、第２のＭＩＳトランジスタがＮ型であり、ライナ絶縁膜２５が圧縮応力を有する場合にも、同様の効果を得ることができる。この場合には、Ｐ型のＭＩＳトランジスタは、チャネル領域におけるゲート長方向に圧縮応力が加わることにより、駆動力が向上し、Ｎ型のＭＩＳトランジスタは、チャネル領域におけるゲート長方向に圧縮応力がほとんど加わらないため、駆動力が低下することがない。なお、本実施形態における圧縮応力とは、チャネル領域をゲート長方向に圧縮する応力のことをいう。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は、第２の実施形態に係る半導体装置の断面構成を示している。図５において図１（ｂ）と同一の構成要素には同一の符号を附すことにより説明を省略する。
図５に示すように、第１のＭＩＳトランジスタ１２Ａ及び第２のＭＩＳトランジスタ１２Ｂは、第１のゲート電極１６Ａと第１のＬ型サイドウォールとの間及び第２のゲート電極１６Ｂと第２のＬ型サイドウォールとの間に形成されたＩ型サイドウォール１９をそれぞれ有している。Ｉ型サイドウォール１９は、例えば厚さが５ｎｍ〜１０ｎｍのＳｉＯ2からなる。
このようにＩ型サイドウォール１９を形成することにより、第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂとエッジ部分を保護することができる。このため、第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂのエッジ部分においてリーク電流が発生することを抑えることができる。
第１の実施形態及び第２の実施形態において、引っ張り応力を有するライナ絶縁膜２５又は圧縮応力を有するライナ絶縁膜２５は、既知の方法を用いて形成すればよい。例えば、プラズマＣＶＤ（Ｐ−ＣＶＤ）法により水素を含むＳｉＮ膜を形成した後、紫外線照射等により膜中から水素を除去することにより引っ張り応力を有するＳｉＮ膜を得ることができる。
また、第１の実施形態及び第２の実施形態では、素子分離領域１３の上に、隣接する他の第１のＭＩＳトランジスタの第１のゲート電極１６Ａ及び隣接する他の第２のＭＩＳトランジスタの第２のゲート電極１６Ｂを配置した構成について説明した。しかし、素子分離領域１３の上に形成されているのは、必ずしも第１のゲート電極１６Ａ及び第２のゲート電極１６Ｂである必要はなく、凸状に突出した凸部が形成されていればよい。凸部は例えば、配線、ダミー配線又はダミー電極により形成すればよい。また、これらが組み合わされていてもよい。この場合、ライナ絶縁膜２５を形成することによって、第１の活性領域１４Ａ上の第１のゲート電極１６Ａと素子分離領域１３上の凸部との間に凹部を残存させ、第２の活性領域１４Ｂ上の第２のゲート電極１６Ｂと素子分離領域１３上の凸部との間の凹部を埋める。
また、第１のゲート電極同士の間隔と第２の電極同士の間隔とが互いに等しい例を示したが、第１のゲート電極同士の間に凹部を残存させ、第２のゲート電極同士の間の凹部を埋めることができれば、第１のゲート電極同士の間隔と第２の電極同士の間隔とが異なっていてもよい。
第１の実施形態及び第２の実施形態では、ポリシリコンからなるゲート電極の上に高融点金属とシリコンの反応生成物からなるシリサイド層を形成した。しかし、ゲート電極全体をシリサイド化した、いわゆるフルシリサイドゲート電極としてもよい。また、ゲート電極を金属膜により形成してもよい。
第１の実施形態及び第２の実施形態において、素子分離領域１３の上にもゲート絶縁膜が形成されている例を示しているが、熱酸化法等によりゲート絶縁膜を形成する場合には、素子分離領域１３の上にゲート絶縁膜は形成されない。このような構成であってもなんら問題はない。また、ゲート絶縁膜は、シリコン酸化膜に限定するものでなく、シリコン酸窒化膜、ＨｆＯ2 、ＨｆＳｉＯ2 、ＨｆＳｉＯＮ又はＨｆＡｌＯx等の高誘電率絶縁膜を用いてもよい。
第１の実施形態及び第２の実施形態の半導体装置は、Ｎ型のトランジスタとＰ型のトランジスタとを備えた半導体装置であればどのようなものであってもよい。例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）等とすればよい。
本発明に係る半導体装置は、ライナ絶縁膜からの応力がチャネル領域に十分に伝わるようにすると共に、導電型が異なるトランジスタを備えた半導体装置において、ライナ絶縁膜の除去工程等を必要としない半導体装置を実現できる。
（ａ）及び（ｂ）は本発明の第１の実施形態係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造工程を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造工程を工程順に示す断面図である。 本発明の第１の実施形態に係る半導体装置における応力と駆動力を向上させる効果との相関を示す図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 従来例に係る半導体装置を示す断面図である。
符号の説明
１１ 半導体基板
１１Ａ 第１の領域
１１Ｂ 第２の領域
１２Ａ 第１のＭＩＳトランジスタ
１２Ｂ 第２のＭＩＳトランジスタ
１３ 素子分離領域
１４Ａ 第１の活性領域
１４Ｂ 第２の活性領域
１５Ａ 第１のゲート絶縁膜
１５Ｂ 第２のゲート絶縁膜
１６Ａ 第１のゲート電極
１６Ｂ 第２のゲート電極
１７Ａ 第１のＬ型サイドウォール
１７Ｂ 第２のＬ型サイドウォール
１７ａ 第１の絶縁膜
１８ 外側サイドウォール
１８ａ 第２の絶縁膜
１９ Ｉ型サイドウォール
２２Ａ 第１のソースドレイン領域
２２Ｂ 第２のソースドレイン領域
２３Ａ 第１のエクステンション拡散層
２３Ｂ 第２のエクステンション拡散層
２４ シリサイド層
２５ ライナ絶縁膜
２６ 層間絶縁膜
２７ コンタクトプラグ

Claims (17)

  1. 半導体基板に形成された、互いに導電型の異なる第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを覆い且つ前記第１のＭＩＳトランジスタのチャネル領域に前記第１のゲート電極のゲート長方向に応力を加えるライナ絶縁膜とを備え、
    前記第１のＭＩＳトランジスタは、
    前記半導体基板の第１の領域の上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
    前記第１のゲート電極の側面上から前記半導体基板の上にわたって断面Ｌ字状に形成された第１のＬ型サイドウォールと、
    前記第１の領域における前記第１のゲート電極及び第１のＬ型サイドウォールに覆われた部分の両側方に形成された第１のソースドレイン領域とを有し、
    前記第２のＭＩＳトランジスタは、
    前記半導体基板の第２の領域の上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
    前記第２のゲート電極の側面上から前記半導体基板の上にわたって断面Ｌ字状に形成された第２のＬ型サイドウォールと、
    前記第２のＬ型サイドウォールの上に形成された外側サイドウォールと、
    前記第２の領域における前記第２のゲート電極、第２のＬ型サイドウォール及び外側サイドウォールに覆われた部分の両側方に形成された第２のソースドレイン領域とを有し、
    前記第１のＬ型サイドウォールの上には前記外側サイドウォールは形成されておらず、
    前記ライナ絶縁膜における前記第２のソースドレイン領域上に形成された部分の膜厚の最小値は、前記第１のソースドレイン領域上に形成された部分の膜厚の最小値よりも大きいことを特徴とする半導体装置。
  2. 前記ライナ絶縁膜における前記第１のソースドレイン領域上において膜厚が最小となる部分の上面は、前記第１のゲート電極の上面よりも低い位置にあり、
    前記ライナ絶縁膜における前記第２のソースドレイン領域上において膜厚が最小となる部分の上面は、前記第２のゲート電極の上面よりも高い位置にあることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のソースドレイン領域を挟んで前記第２のゲート電極と反対側の領域に設けられた第２の凸部と、
    前記第２の凸部の側面上に形成された前記第２のＬ型サイドウォール及び外側サイドウォールとをさらに備え、
    前記ライナ絶縁膜は、前記第２の領域において前記外側サイドウォールの上を覆い且つ前記第２のゲート電極と前記第２の凸部との間に生じた凹部を埋め込むように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２のゲート電極と前記第２の凸部との間隔は、前記第２のＬ型サイドウォールの膜厚と前記外側サイドウォールの膜厚と前記ライナ絶縁膜の膜厚の和の２倍以下であることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２のＭＩＳトランジスタは複数形成されており、
    前記第２の凸部は、一の前記第２のＭＩＳトランジスタと隣接して形成された他の前記第２のＭＩＳトランジスタにおける前記第２のゲート電極であることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記第２の凸部は、配線、ダミー配線及びダミー電極のうちの少なくとも１つであることを特徴とする請求項３又は４に記載の半導体装置。
  7. 前記第１のソースドレイン領域を挟んで前記第１のゲート電極と反対側の領域に設けられた第１の凸部と、
    前記第１の凸部の側面上に形成された前記第１のＬ型サイドウォールとをさらに備え、
    前記ライナ絶縁膜は、前記第１の領域において前記第１のＬ型サイドウォールに接して設けられ、且つ前記第１のゲート電極と前記第１の凸部との間に生じた凹部に沿って凹部を残存させるように形成されていることを特徴とする請求項３から６のいずれか１項に記載の半導体装置。
  8. 前記第１のゲート電極と前記第１の凸部との間隔は、前記第１のＬ型サイドウォールの膜厚と前記ライナ絶縁膜の膜厚の和の２倍よりも広いことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のＭＩＳトランジスタは複数形成されており、
    前記第１の凸部は、一の前記第１のＭＩＳトランジスタと隣接して形成された他の前記第１のＭＩＳトランジスタにおける前記第１のゲート電極であることを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記第１の凸部は、配線、ダミー配線及びダミー電極のうちの少なくとも１つであることを特徴とする請求項７又は８に記載の半導体装置。
  11. 前記第１のゲート電極と前記第１の凸部との間隔と、前記第２のゲート電極と前記第２の凸部との間隔とは互いに等しく、
    前記第１のＬ型サイドウォールの膜厚と前記第２のＬ型サイドウォールの膜厚とは互いに等しいことを特徴とする請求項７から１０のいずれか１項に記載の半導体装置。
  12. 前記各第１のＭＩＳトランジスタはＮ型のＭＩＳトランジスタであり、
    前記各第２のＭＩＳトランジスタはＰ型のＭＩＳトランジスタであり、
    前記ライナ絶縁膜は、前記第１のゲート電極のゲート長方向に引っ張り応力を加える膜であることを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記半導体基板はシリコンからなり、
    前記各第１のゲート電極及び各第２のゲート電極のゲート長方向は前記半導体基板の＜１００＞軸方向に沿っていることを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
  14. 前記各第１のＭＩＳトランジスタは、前記第１のゲート電極と前記第１のＬ型サイドウォールとの間に断面板状に形成された第１のＩ型サイドウォールを有し、
    前記各第２のＭＩＳトランジスタは、前記第２のゲート電極と前記第２のＬ型サイドウォールとの間に断面板状に形成された第２のＩ型サイドウォールを有していることを特徴とする請求項１から１３のいずれか１項に記載の半導体装置。
  15. 前記各第１のＭＩＳトランジスタは、前記第１の領域における前記第１のＬ型サイドウォールの下側の部分に形成された第１のエクステンション拡散層を有し、
    前記各第２のＭＩＳトランジスタは、前記第２の領域における前記第２のＬ型サイドウォールの下側の部分に形成された第２のエクステンション拡散層を有していることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
  16. 前記ライナ絶縁膜の上に形成された層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記第１のソースドレイン領域及び第２のソースドレイン領域と電気的に接続されたコンタクトプラグとをさらに備えていることを特徴とする請求項１から１５のいずれか１項に記載の半導体装置。
  17. 前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、スタティックランダムアクセスメモリを構成するトランジスタであることを特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5746881B2 (ja) 2011-02-22 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN103178011A (zh) * 2011-12-22 2013-06-26 中芯国际集成电路制造(上海)有限公司 Cmos及其形成方法

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Publication number Priority date Publication date Assignee Title
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
FR2846789B1 (fr) * 2002-11-05 2005-06-24 St Microelectronics Sa Dispositif semi-conducteur a transistors mos a couche d'arret de gravure ayant un stress residuel ameliore et procede de fabrication d'un tel dispositif semi-conducteur
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US8008724B2 (en) * 2003-10-30 2011-08-30 International Business Machines Corporation Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers
JP5002891B2 (ja) * 2004-12-17 2012-08-15 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4829591B2 (ja) * 2005-10-25 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
DE102005057073B4 (de) * 2005-11-30 2011-02-03 Advanced Micro Devices, Inc., Sunnyvale Herstellungsverfahren zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren und entsprechendes Halbleiterbauelement
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
JP2008124171A (ja) * 2006-11-10 2008-05-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008130963A (ja) * 2006-11-24 2008-06-05 Sharp Corp 半導体装置及びその製造方法

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