JP4850174B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に係り、特に、バラスト抵抗を有するＭＩＳトランジスタよりなるＥＳＤ保護素子を有する半導体装置及びその製造方法に関する。
半導体装置は一般に、外部からの静電放電（ＥＳＤ：ElectroStatic Discharge）等に起因する電圧サージに対して微細な半導体素子を保護するためのＥＳＤ保護素子を有している。ＥＳＤ保護素子としては、入出力回路を兼用したバラスト（Ballast）抵抗を有するＭＩＳトランジスタを用いたものが知られている。通常、バラスト抵抗を有するＭＩＳトランジスタでは、ＭＩＳトランジスタのソース／ドレイン領域から連続した不純物層によりバラスト抵抗を形成する。
バラスト抵抗を不純物層により実現する方法の一つとして、サリサイドブロックと呼ばれる手法が知られている（例えば、特許文献１を参照）。これは、いわゆるサリサイドプロセスの際にバラスト抵抗形成領域の不純物層上を予めマスクしておき、バラスト抵抗形成領域がシリサイド化されないようにするものである。これにより、不純物層上のシリサイド化が防止され、不純物層よりなるバラスト抵抗を形成することができる。
バラスト抵抗の抵抗値は、ＥＳＤ保護素子のＥＳＤ耐圧を決定する重要なパラメータであり、低すぎるのはもちろん、高すぎても放電能力の低下や発熱量の増大などをもたらすため、適切な抵抗値に設定する必要がある。
そこで、従来は、ソース／ドレインのＬＤＤ領域となる不純物層をバラスト抵抗形成領域に形成するに加え、バラスト抵抗形成領域に抵抗値制御用の不純物層を更に形成することにより、所望の抵抗値を有するバラスト抵抗を形成していた。
特開２００３−１３３４３３号公報
しかしながら、上記従来の半導体装置の製造方法では、バラスト抵抗を、ＭＩＳトランジスタのＬＤＤ領域用の不純物層及びバラスト抵抗の抵抗値制御用の不純物層により形成するため、不純物層を形成するための一連の工程を別途追加する必要があり、製造工程が複雑化していた。このため、製造工程を複雑にすることなくバラスト抵抗の抵抗値を所望の値に制御しうる構造及び製造方法が望まれていた。
本発明の目的は、バラスト抵抗を有するＭＩＳトランジスタよりなるＥＳＤ保護素子を有する半導体装置及びその製造方法において、製造工程を複雑にすることなく所望の抵抗値のバラスト抵抗を実現するとともに、バラスト抵抗値及びＥＳＤ耐性のばらつきを抑制しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に形成され、第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記半導体基板内に形成された第１のソース／ドレイン領域とを有する第１のＭＩＳトランジスタと、前記半導体基板上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記半導体基板内に形成された第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域に接続して前記半導体基板内に形成されたバラスト抵抗とを有する第２のＭＩＳトランジスタと、前記バラスト抵抗上に、前記第２のゲート絶縁膜より薄い絶縁膜を介して形成されたサリサイドブロック絶縁膜と、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上に形成されたシリサイド膜とを有し、前記バラスト抵抗の不純物濃度は、前記第２のソース／ドレイン領域のＬＤＤ領域又はエクステンション領域の不純物濃度よりも高濃度である半導体装置が提供される。
また、本発明の他の観点によれば、半導体基板の第１の領域に第１のＭＩＳトランジスタが形成され、前記半導体基板の第２の領域にバラスト抵抗を有する第２のＭＩＳトランジスタが形成された半導体装置の製造方法であって、前記半導体基板を熱酸化し、前記第１の領域及び前記第２の領域に第１の絶縁膜を形成する工程と、前記第１の領域及び前記第２の領域の前記バラスト抵抗形成領域の前記第１の絶縁膜を除去する工程と、前記半導体基板を熱酸化し、前記第１の領域及び前記バラスト抵抗形成領域に第１のゲート絶縁膜を形成し、前記バラスト抵抗形成領域を除く前記第２の領域に前記第１の絶縁膜を追加酸化してなる第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、前記第１の領域及び前記バラスト抵抗形成領域の前記半導体基板に、前記第１のゲート電極をマスクとして不純物を導入し、第１の不純物層を形成する工程と、前記第２の領域の前記半導体基板に、前記第２のゲート電極をマスクとして不純物を導入し、第２の不純物層を形成する工程とを有し、前記バラスト抵抗形成領域に、前記第１の不純物層及び前記第２の不純物層を有する前記バラスト抵抗を形成することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、ＥＳＤ保護素子のバラスト抵抗を、第１のゲート絶縁膜を有する第１のトランジスタのエクステンション領域を構成する不純物層と、第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有する第２のトランジスタのエクステンション領域を構成する不純物層とにより形成するので、バラスト抵抗を形成するために特有のイオン注入工程を追加する必要はない。したがって、製造工程を複雑にすることなくバラスト抵抗を実現することができる。また、バラスト抵抗を構成する不純物層を、第１のトランジスタの第１のゲート絶縁膜と同時に形成された薄い絶縁膜を介したイオン注入により形成するので、バラスト抵抗値及びＥＳＤ耐性をより安定化することができる。
バラスト抵抗を有するＭＩＳトランジスタを用いたＥＳＤ保護回路の一例を示す回路図である。 本発明の第１実施形態による半導体装置の構造を示す概略断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 エクステンション領域における不純物濃度の深さ方向分布を示すグラフである。 本発明の第２実施形態による半導体装置の構造を示す概略断面図である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 本発明の第２実施形態による半導体装置及びその製造方法の効果を示す図である。 本発明の第３実施形態による半導体装置の構造を示す概略断面図である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
符号の説明
１０…シリコン基板
１２…素子分離膜
１４，８４，８８，１３６…シリコン酸化膜
１６，２０，２６，３０，３６，４２，５２，５６，６０，６４，８２，８６，９０，１１０，１１４，１１８，１２４，１２８，１３２，１３８，１４８、１５２…フォトレジスト膜
１８…ｎ型埋め込み不純物層
２２，２４，２８…ｐ型ウェル用不純物層
３２，３４…ｎ型ウェル用不純物層
３８，４４，５４，５８，６２，６６…閾値電圧制御用不純物層
４０…チャネルストップ層
４６…トンネル酸化膜
４８…フローティングゲート
５０…ＯＮＯ膜
６８，７２，７６…ｐ型ウェル
７０，７４，７８，８０…ｎ型ウェル
９２，９４，９６…ゲート絶縁膜
９８…ポリシリコン膜
１００，１３６…シリコン窒化膜
１０２…コントロールゲート電極
１０４，１５０，１５４…ソース／ドレイン領域
１０６，１４４…サイドウォールスペーサ
１０８…ゲート電極
１１２，１１６，１２２，１２６，１３０，１３４…エクステンション
１２０…バラスト抵抗用の不純物層
１４６…サリサイドブロック
１５６…シリサイド膜
１５８…絶縁膜
１６０…電極プラグ
１６２…配線
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図７を用いて説明する。
図１はバラスト抵抗を有するＭＩＳトランジスタを用いたＥＳＤ保護回路の一例を示す回路図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図７は本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、バラスト抵抗を有するＭＩＳトランジスタを用いたＥＳＤ保護回路について図１を用いて説明する。図１は、Ｉ／Ｏ部におけるＥＳＤ保護回路の一例を示したものである。
ＶＤＤ線と信号線Ｖｓｉｇとの間には、バラスト抵抗ＲＢを有する複数のＰチャネルＭＩＳトランジスタＴｒＰが並列に接続されている。バラスト抵抗ＲＢを有するＰチャネルＭＩＳトランジスタＴｒＰとは、ＰチャネルＭＩＳトランジスタＴｒＰの一方のソース／ドレイン領域にバラスト抵抗ＲＢが直列接続されたものである。バラスト抵抗ＲＢは信号線Ｖｓｉｇ側に接続されており、ＰチャネルＭＩＳトランジスタＴｒＰのゲート端子及び基板端子はＶＤＤ線に接続されている。
また、ＶＳＳ線と信号線Ｖｓｉｇとの間には、バラスト抵抗ＲＢを有する複数のＮチャネルＭＩＳトランジスタＴｒＮが並列に接続されている。バラスト抵抗ＲＢを有するＮチャネルＭＩＳトランジスタＴｒＮとは、ＮチャネルＭＩＳトランジスタＴｒＮの一方のソース／ドレイン領域にバラスト抵抗ＲＢが直列接続されたものである。バラスト抵抗ＲＢは信号線Ｖｓｉｇ側に接続されており、ＮチャネルＭＩＳトランジスタＴｒＮのゲート端子及び基板端子は、ＶＳＳ線に接続されている。
こうして、バラスト抵抗を有する複数のＭＩＳトランジスタにより、ＥＳＤ保護回路３００が構成されている。
信号線Ｖｓｉｇは、ＥＳＤ保護回路３００及び抵抗Ｒを介して、所定の内部回路３０２に接続されている。また、ＶＤＤ線及びＶＳＳ線は、電源電圧を安定化する電源クランプ回路３０４に接続されている。
次に、本実施形態による半導体装置の構造について図２を用いて説明する。
シリコン基板１０には、活性領域を画定する素子分離膜１２が形成されている。なお、図２において、素子分離膜１２により画定された活性領域は、右側から順に、論理回路（Ｎ−ＬＶ）形成領域、入出力回路（Ｎ−ＭＶ）領域、入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域を表すものとする。
シリコン基板１０の入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域及び入出力回路（Ｎ−ＭＶ）領域には、Ｐ型ウェル７２が形成されている。シリコン基板１０の論理回路（Ｎ−ＬＶ）形成領域にはＰ型ウェル７６が形成されている。
論理回路（Ｎ−ＬＶ）形成領域には、シリコン基板１０上にゲート絶縁膜９２を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１２２を含むソース／ドレイン領域１５４とを有する低電圧トランジスタが形成されている。低電圧トランジスタは、論理回路を構成するためのものであり、例えば１．２Ｖの低電圧で駆動する。
入出力回路（Ｎ−ＭＶ）領域には、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１２を含むソース／ドレイン領域１５４とを有する中電圧トランジスタが形成されている。中電圧トランジスタは、入出力回路を構成するためのものであり、例えば２．５Ｖや３．３Ｖの中電圧で駆動する。中電圧トランジスタのゲート絶縁膜９６は、低電圧トランジスタのゲート絶縁膜９２よりも厚くなっている。
入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域には、中電圧トランジスタとバラスト抵抗とを有するＥＳＤ保護素子が形成されている。この中電圧トランジスタ及びバラスト抵抗は、図１のＭＩＳトランジスタＴｒＮ及びバラスト抵抗ＲＢにそれぞれ対応している。中電圧トランジスタは、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１２を含むソース／ドレイン領域１５４とを有している。バラスト抵抗は、中電圧トランジスタのソース／ドレイン領域１５４に直列接続された不純物層１２０とにより構成されている。不純物層１２０は、低電圧トランジスタのエクステンション１２２を構成する不純物層と、中電圧トランジスタのエクステンション１１２を構成する不純物層との組み合わせにより構成されている。
各トランジスタのゲート電極１０８上及びソース／ドレイン領域１５４上には、シリサイド膜１５６が形成されている。バラスト抵抗を構成する不純物層１２０上には、ゲート絶縁膜９６を介してサリサイドブロック１４６が形成されており、シリサイド膜は形成されていない。なお、サリサイドブロック１４６下のゲート絶縁膜９６の膜厚は、中電圧トランジスタのゲート電極１０８の側壁部分に形成されたサイドウォールスペーサ１４４下のゲート絶縁膜９６の膜厚と同じである。
このように、本実施形態による半導体装置は、ＥＳＤ保護素子のバラスト抵抗が、低電圧トランジスタのエクステンション１２２を構成する不純物層と、中電圧トランジスタのエクステンション１１２を構成する不純物層との組み合わせによって構成されていることに主たる特徴がある。ソース／ドレイン領域の不純物プロファイルが異なる２つのトランジスタのエクステンションを組み合わせてバラスト抵抗を構成することにより、バラスト抵抗を形成するために特有のイオン注入工程を追加する必要はなく、製造工程を簡略化することができる。
次に、本実施形態による半導体装置の製造方法について図３乃至図７を用いて説明する。
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜１２を形成する（図３（ａ））。なお、図３乃至図７において、素子分離膜１２により画定された活性領域は、右側から順に、論理回路（Ｎ−ＬＶ）形成領域、入出力回路（Ｎ−ＭＶ）領域、入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域を表すものとする。
次いで、イオン注入により、シリコン基板１０の入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域及び入出力回路（Ｎ−ＭＶ）領域にＰ型ウェル７２を形成し、論理回路（Ｎ−ＬＶ）形成領域にＰ型ウェル７６を形成する。なお、Ｐ型ウェル７２は中電圧トランジスタ用のウェルであり、Ｐ型ウェル７６は低電圧トランジスタ用のウェルである。
次いで、活性領域上に、例えば熱酸化法により、例えば膜厚６ｎｍのシリコン酸化膜８８を形成する（図３（ｂ））。
次いで、フォトリソグラフィー及びウェットエッチングにより、論理回路（Ｎ−ＬＶ）形成領域のシリコン酸化膜８８を除去する（図４（ａ））。
次いで、例えば熱酸化法により、論理回路（Ｎ−ＬＶ）形成領域の活性領域上に、膜厚例えば２．２ｎｍのシリコン酸化膜よりなるゲート絶縁膜９２を形成する。なお、この熱酸化工程において、シリコン酸化膜８８の膜厚も増加し、入出力回路（Ｎ−ＭＶ）領域及び入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域の活性領域上には、合計膜厚８ｎｍのゲート絶縁膜９６が形成される（図４（ｂ））。
次いで、ＣＶＤ法により例えばポリシリコン膜を堆積後、フォトリソグラフィー及びドライエッチングによりこのポリシリコン膜をパターニングすることにより、論理回路（Ｎ−ＬＶ）形成領域に低電圧トランジスタ用のゲート電極１０８を形成し、入出力回路（Ｎ−ＭＶ）領域及び入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域に中電圧トランジスタ用のゲート電極１０８を形成する（図５（ａ））。なお、ポリシリコン膜パターニングの際のオーバーエッチングによりゲート絶縁膜９２，９６も僅かにエッチングされ、ゲート電極１０８形成領域以外のゲート絶縁膜９２，９６の膜厚は、ゲート電極１０８直下の膜厚よりも薄くなる。
次いで、フォトリソグラフィーにより、入出力回路（Ｎ−ＭＶ）領域及び入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域を露出し、論理回路（Ｎ−ＬＶ）形成領域を覆うフォトレジスト膜１１０を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１０をマスクとしてイオン注入を行い、入出力回路（Ｎ−ＭＶ）領域及び入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域に、中電圧トランジスタ（Ｎ−ＭＶ）のエクステンション１１２を形成する（図５（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜１１０を除去する。
次いで、フォトリソグラフィーにより、入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域のバラスト抵抗形成領域及び論理回路（Ｎ−ＬＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１１８を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１８をマスクとしてイオン注入を行い、入出力回路兼ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域のバラスト抵抗形成領域及び論理回路（Ｎ−ＬＶ）形成領域に、エクステンション１２２を形成する。これにより、バラスト抵抗形成領域には、エクステンション１１２，１２２よりなるバラスト抵抗用の不純物層１２０が形成される（図６（ａ））。
次いで、例えばアッシングにより、フォトレジスト膜１１８を除去する。
次いで、全面に、例えば熱ＣＶＤ法により、シリコン酸化膜１３６を堆積する。
次いで、フォトリソグラフィーにより、シリコン酸化膜１３６上に、バラスト抵抗形成領域を覆い他の領域を露出するフォトレジスト膜１３８を形成する（図６（ｂ））。
次いで、フォトレジスト膜１３８をマスクとしてシリコン酸化膜１３６をエッチバックし、ゲート電極１０８の側壁部分にシリコン酸化膜１３６よりなるサイドウォールスペーサ１４４を形成するとともに、バラスト抵抗形成領域にシリコン酸化膜１３６よりなるサリサイドブロック１４６を形成する。
次いで、例えばアッシングにより、フォトレジスト膜１３８を除去する（図７（ａ））。
次いで、ゲート電極１０８、サイドウォールスペーサ１４４及びサリサイドブロック１４６をマスクとしてイオン注入を行い、ゲート電極１０８の両側のシリコン基板１０中に、ソース／ドレイン領域１５４を形成する。
次いで、周知のサリサイドプロセスにより、ゲート電極１０８上及びソース／ドレイン領域１５４上を選択的にシリサイド化し、ゲート電極１０８上及びソース／ドレイン領域１５４上に、シリサイド膜１５６を形成する。この際、バラスト抵抗形成領域にはサリサイドブロック１４６が形成されているため、シリサイド膜１５６が形成されることはない。
次いで、トランジスタ等が形成されたシリコン基板１０上に、絶縁膜１５８を成長後、電極プラグ１６０、配線１６２等を形成し、第１層金属配線層までを完成する（図７（ｂ））。
このように、本実施形態によれば、ＥＳＤ保護素子のバラスト抵抗を、低電圧トランジスタのソース／ドレイン領域のエクステンションを構成する不純物層と、中電圧トランジスタのソース／ドレイン領域のエクステンションを構成する不純物層とにより形成するので、バラスト抵抗を形成するために特有のイオン注入工程を追加する必要はない。したがって、製造工程を複雑にすることなくバラスト抵抗を実現することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図８乃至図２１を用いて説明する。なお、図２乃至図７に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図８はエクステンション領域における不純物濃度の深さ方向分布を示すグラフ、図９は本実施形態による半導体装置の構造を示す概略断面図、図１０乃至図２０は本実施形態による半導体装置の製造方法を示す工程断面図、図２１は本実施形態による半導体装置の製造方法の効果を示す図である。
上記第１実施形態では、ＥＳＤ保護素子のバラスト抵抗を、低電圧トランジスタのエクステンション領域を構成する不純物層と、中電圧トランジスタのエクステンション領域を構成する不純物層とにより形成した。これは、中電圧トランジスタのエクステンション領域を構成する不純物層のみではバラスト抵抗の抵抗値としては高すぎるからである。しかしながら、例えばソース／ドレイン領域の構造によっては、第１実施形態による半導体装置及びその製造方法ではバラスト抵抗として十分な抵抗値を得ることができない場合がある。
図８は、低電圧トランジスタのエクステンション領域を構成する不純物層と中電圧トランジスタのエクステンション領域を構成する不純物層とをバラスト抵抗形成領域にイオン注入した場合における不純物濃度の深さ方向分布の一例を示すグラフである。図中、ＭＶ ＬＤＤが中電圧トランジスタのエクステンションを構成する不純物層であり、ＬＶ ＬＤＤが低電圧トランジスタのエクステンションを構成する不純物層であり、ＬＶ ｐｏｃｋｅｔが低電圧トランジスタのポケット領域を構成する不純物層である。
論理回路用のトランジスタなどでは、エクステンションよりも深い領域に、チャネル方向への空乏層の伸びを抑制するためのポケットを形成することがある。このため、低電圧トランジスタのエクステンション領域を構成する不純物層と中電圧トランジスタのエクステンション領域を構成する不純物層とを共にバラスト抵抗形成領域にイオン注入すると、図８に示すように、中電圧トランジスタのエクステンションを構成する不純物層が低電圧トランジスタのポケットを構成する不純物層によって打ち消されてしまう。この場合、バラスト抵抗の抵抗値は、主として低電圧トランジスタのエクステンションを構成する不純物層によって決定される。
しかしながら、低電圧トランジスタのエクステンションは極めて浅いため、シリコン基板中における不純物濃度はゲート絶縁膜の膜厚に強く依存する。すなわち、ゲート電極形成時のゲート絶縁膜の残存膜厚のばらつきにより、バラスト抵抗部に注入される不純物濃度が変動する。この結果、バラスト抵抗の製造ばらつきが大きくなり、安定して十分なＥＳＤ耐性を確保することが困難となる。
本実施形態では、第１実施形態による半導体装置及びその製造方法における上記不具合を改善しうる半導体装置及びその製造方法を示す。
はじめに、本実施形態による半導体装置の構造について図９を用いて説明する。
シリコン基板１０には、活性領域を画定する素子分離膜１２が形成されている。なお、図９において、素子分離膜１２により画定された活性領域は、左側から順に、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を表すものとする。
シリコン基板１０のＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域には、Ｐ型ウェル７２が形成されている。ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域には、Ｎ型ウェル７４が形成されている。ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、Ｐ型ウェル７６が形成されている。ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、Ｎ型ウェル７８が形成されている。
ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域には、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１２を含むソース／ドレイン領域１５４とを有するｎチャネル中電圧トランジスタが形成されている。
ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域には、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１６を含むソース／ドレイン領域１５０とを有するｐチャネル中電圧トランジスタが形成されている。
ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、シリコン基板１０上にゲート絶縁膜９２を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１２２を含むソース／ドレイン領域１５４とを有するｎチャネル低電圧トランジスタが形成されている。
ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、シリコン基板１０上にゲート絶縁膜９２を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１２６を含むソース／ドレイン領域１５０とを有するｐチャネル低電圧トランジスタが形成されている。
ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域には、中電圧トランジスタとバラスト抵抗とを有するＥＳＤ保護素子が形成されている。中電圧トランジスタは、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１２を含むソース／ドレイン領域１５４とを有している。バラスト抵抗は、中電圧トランジスタのソース／ドレイン領域１５４に直列接続された不純物層１２０とにより構成されている。不純物層１２０は、低電圧トランジスタのエクステンション１２２を構成する不純物層と、中電圧トランジスタのエクステンション１１２を構成する不純物層との組み合わせにより構成されている。
各トランジスタのゲート電極１０８上及びソース／ドレイン領域１５０，１５４上には、シリサイド膜１５６が形成されている。バラスト抵抗を構成する不純物層１２０上には、ゲート絶縁膜９２を介してサリサイドブロック１４６が形成されており、シリサイド膜は形成されていない。サリサイドブロック１４６下のゲート絶縁膜９２の膜厚は、低電圧トランジスタのゲート電極１０８の側壁部分に形成されたサイドウォールスペーサ１４４下のゲート絶縁膜９２の膜厚と同じである。
このように、本実施形態による半導体装置は、ＥＳＤ保護素子のバラスト抵抗が、低電圧トランジスタのエクステンション１２２を構成する不純物層と、中電圧トランジスタのエクステンション１１２を構成する不純物層との組み合わせによって形成されている点において第１実施形態による半導体装置と同じであるとともに、サリサイドブロック１４６下のゲート絶縁膜９２の膜厚が低電圧トランジスタのゲート電極１０８の側壁部分に形成されたサイドウォールスペーサ１４４下のゲート絶縁膜９２の膜厚と同じであることに更なる特徴がある。このことは、バラスト抵抗を構成する不純物層１２０が、低電圧トランジスタのゲート絶縁膜９２と同時に形成された薄い絶縁膜を介したイオン注入により形成されていることを意味している。このようにしてバラスト抵抗を形成することにより、製造工程を複雑にすることなく、バラスト抵抗値及びＥＳＤ耐性をより安定化することができる。
次に、本実施形態による半導体装置の製造方法について図１０乃至図２１を用いて説明する。
まず、シリコン基板１０に、例えばＳＴＩ法により、活性領域を画定する素子分離膜１２を形成する（図１０（ａ））。例えばまず、熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜を成長する。次いで、ＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を成長する。次いで、リソグラフィー及びドライエッチングにより、シリコン窒化膜、シリコン酸化膜、シリコン基板１０を順次エッチングし、シリコン基板１０に、深さが例えば３００ｎｍの溝を形成する。次いで、シリコン基板１０を熱酸化し、溝の内面にシリコン酸化膜を形成する。次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５５０ｎｍのシリコン酸化膜を成長する。次いで、ＣＭＰ法により、シリコン窒化膜が露出するまでシリコン酸化膜を平坦化し、溝に埋め込まれシリコン酸化膜よりなる素子分離膜１２を形成する。
なお、図１０乃至図２０において、素子分離膜１２により画定された活性領域は、左側から順に、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を表すものとする。
次いで、素子分離膜１２を形成する際に用いたシリコン窒化膜及びシリコン酸化膜を除去した後、シリコン基板１０を熱酸化し、例えば膜厚１０ｎｍの犠牲酸化膜としてのシリコン酸化膜１４を成長する。
次いで、フォトリソグラフィーにより、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜２０を形成する。
次いで、フォトレジスト膜２０をマスクとしてイオン注入を行い、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層２２，２４を形成する（図１０（ａ））。ｐ型ウェル用不純物層２２は、例えばボロン（Ｂ＋）イオンを、加速エネルギー４２０ｋｅＶ、ドーズ量１．４×１０１３ｃｍ−２の条件でイオン注入することにより形成する。また、ｐ型ウェル用不純物層２４は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量２．０×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、ｐ型ウェル用不純物層２４は、チャネルストップ形成用の不純物層である。
次いで、例えばアッシングにより、フォトレジスト膜２０を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜３０を形成する。
次いで、フォトレジスト膜３０をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型ウェル用不純物層３２，３４を形成する（図１１（ａ））。ｎ型ウェル用不純物層３２は、例えばリン（Ｐ＋）イオンを、加速エネルギー６００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。また、ｎ型ウェル用不純物層３４は、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量３．０×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜６０を形成する。
次いで、フォトレジスト膜６０をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層６２を形成する（図１１（ｂ））。閾値電圧制御用不純物層６２は、例えばボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜６０を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜６４を形成する。
次いで、フォトレジスト膜６４をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層６６を形成する（図１２（ａ））。閾値電圧制御用不純物層６６は、例えば砒素（Ａｓ＋）イオンを、加速エネルギー１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜６４を除去する。
次いで、フォトリソグラフィーにより、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜５２を形成する。
次いで、フォトレジスト膜５２をマスクとしてイオン注入を行い、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に閾値電圧制御用不純物層５４を形成する（図１２（ｂ））。閾値電圧制御用不純物層５４は、例えばボロンイオンを、加速エネルギー３０ｋｅＶ、ドーズ量５．０×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜５６を形成する。
次いで、フォトレジスト膜５６をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に閾値電圧制御用不純物層５８を形成する（図１３（ａ））。閾値電圧制御用不純物層５８は、例えば砒素イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜５６を除去する。
こうして、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に形成され、ｐ型ウェル用不純物層２２，２４、閾値電圧制御用不純物層５４を含むｐ型ウェル７２と、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に形成され、ｎ型ウェル用不純物層３２，３４、閾値電圧制御用不純物層５８を含むｎ型ウェル７４と、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層２２，２４、閾値電圧制御用不純物層６２を含むｐ型ウェル７６と、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層３２，３４、閾値電圧制御用不純物層６６を含むｎ型ウェル７８とを形成する（図１３（ｂ））。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
次いで、例えば８５０℃の温度で熱酸化を行い、活性領域上に、例えば膜厚６ｎｍのシリコン酸化膜８８を形成する。
次いで、フォトリソグラフィーにより、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域を覆い、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）のバラスト抵抗形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出するフォトレジスト膜９０を形成する（図１４（ａ），（ｂ））。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９０をマスクとしてシリコン酸化膜８８をエッチングし、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）のバラスト抵抗形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜８８を除去する。
次いで、例えばアッシングにより、フォトレジスト膜９０を除去する（図１５（ａ））。
次いで、例えば８５０℃の温度で熱酸化を行い、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）のバラスト抵抗形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚２．２ｎｍのシリコン酸化膜よりなるゲート絶縁膜９２を形成する。なお、この熱酸化工程において、シリコン酸化膜８８の膜厚も増加し、バラスト抵抗形成領域以外のＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域には合計膜厚８ｎｍのゲート絶縁膜９６が形成される（図１５（ｂ））。
次いで、ＣＶＤ法により例えば膜厚１８０ｎｍのポリシリコン膜を堆積後、フォトリソグラフィー及びドライエッチングによりこのポリシリコン膜をパターニングし、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に、ポリシリコン膜よりなるゲート電極１０８を形成する（図１６（ａ））。なお、図示しないが、ポリシリコン膜パターニングの際のオーバーエッチングによりゲート絶縁膜９２，９６が僅かにエッチングされることがあり、この場合には、ゲート電極１０８形成領域以外のゲート絶縁膜９２，９６の膜厚は、ゲート電極１０８直下の膜厚よりも薄くなる。
次いで、フォトリソグラフィーにより、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１１０を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１０をマスクとしてイオン注入を行い、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）のエクステンション１１２を形成する（図１６（ａ））。エクステンション１１２は、例えばリンイオンを、加速エネルギー３５ｋｅＶ、ドーズ４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１１０を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１１４を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１４をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）のエクステンション１１６を形成する（図１７（ａ））。エクステンション１１６は、例えば弗化ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１１４を除去する。
次いで、フォトリソグラフィーにより、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）のバラスト抵抗形成領域及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１１８を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１８をマスクとしてイオン注入を行い、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）のバラスト抵抗形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域にエクステンション１２２を形成する。エクステンション１２２は、例えば砒素イオンを、加速エネルギー３ｋｅＶ、ドーズ量１．２×１０１５ｃｍ−２として、及び、弗化ボロン（ＢＦ２ ＋）イオンを、加速エネルギー８０ｋｅＶ、ドーズ量各６．０×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成する。これにより、エクステンション１２２は、ポケット付きのエクステンションとなる。また、バラスト抵抗形成領域には、エクステンション１１２，１２２よりなるバラスト抵抗用の不純物層１２０が形成される（図１７（ｂ））。
このとき、バラスト抵抗形成領域上は、中電圧トランジスタ用のゲート絶縁膜９６よりも薄い低電圧トランジスタ用のゲート絶縁膜９２が形成されている。低電圧トランジスタ用のゲート絶縁膜９２の膜厚はもともと２．２ｎｍであり、膜厚７ｎｍの中電圧トランジスタ用のゲート絶縁膜９６と比較して極めて薄い。また、この領域のゲート絶縁膜９２は、ポリシリコン膜パターニングの際にエッチングされて更に薄くなることがある。このため、バラスト抵抗形成領域上におけるゲート絶縁膜９２の膜厚の変動量は極めて小さいといえる。
したがって、バラスト抵抗形成領域におけるゲート絶縁膜９２の残存膜厚のばらつきは極めて小さく抑えることができ、このゲート絶縁膜９２を介して形成するバラスト抵抗形成領域のエクステンション１２２の不純物濃度の変動を大幅に抑制することができる。
また、低電圧トランジスタのエクステンションは極めて浅いため、第１実施形態による半導体装置の製造方法の場合のように中電圧トランジスタ用のゲート絶縁膜９６を介してエクステンション１２２を形成すると、不純物濃度のピークはゲート絶縁膜９６中に位置することになる（図２１（ａ）参照）。
しかしながら、本実施形態による半導体装置の製造方法のように低電圧トランジスタ用のゲート絶縁膜９２を介してエクステンション１２２を形成することにより、不純物濃度のピークはシリコン基板１０中に位置することとなり（図２１（ｂ）参照）、ゲート絶縁膜９２のばらつきに対する不純物濃度の変動を小さく抑えることができる。
これにより、十分なＥＳＤ耐性を有するＥＳＤ保護素子を、安定して形成することが可能となる。
なお、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域では、バラスト抵抗形成領域に選択的にエクステンション１２２を形成することが望ましい。図８に示したように、ポケット付きのエクステンション１２２を形成する場合、中電圧トランジスタのエクステンション１１２が低電圧トランジスタのポケットによって打ち消され、所望の濃度のエクステンション１１２を形成できない可能性があるからである。
次いで、例えばアッシングにより、フォトレジスト膜１１８を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２４を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１２４をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のエクステンション１２６を形成する（図１８（ａ））。エクステンション１２６は、例えばボロンイオンを、加速エネルギー０．５ｋｅＶ、ドーズ量５．７×１０１４ｃｍ−２として、及び、砒素イオンを、加速エネルギー１２０ｋｅＶ、ドーズ量各７．０×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚１３０ｎｍのシリコン酸化膜１３６を堆積する。
次いで、フォトリソグラフィーにより、シリコン酸化膜１３６上に、バラスト抵抗形成領域を覆い他の領域を露出するフォトレジスト膜１３８を形成する（図１８（ｂ））。
次いで、フォトレジスト膜１３８をマスクとしてシリコン酸化膜１３６をエッチバックし、ゲート電極１０８の側壁部分にシリコン酸化膜１３６よりなるサイドウォールスペーサ１４４を形成するとともに、バラスト抵抗形成領域にシリコン酸化膜１３６よりなるサリサイドブロック１４６を形成する。
次いで、例えばアッシングにより、フォトレジスト膜１３８を除去する（図１９（ａ））。
なお、バラスト抵抗形成領域におけるサリサイドブロック１４６下のゲート絶縁膜９２は、低電圧トランジスタのゲート絶縁膜９２と同時に形成されたものである。また、ゲート絶縁膜９２はポリシリコン膜パターニングの際のオーバーエッチングにより僅かにエッチングされることがある。したがって、サリサイドブロック１４６下におけるゲート絶縁膜９２の膜厚は、低電圧トランジスタのゲート絶縁膜９２の膜厚以下となる。
また、ポリシリコン膜パターニングの際のオーバーエッチングを考慮した場合、サイドウォールスペーサ１４４及びサリサイドブロック１４６となるシリコン酸化膜１３６は、膜厚が減少したゲート絶縁膜９２上に形成される。したがって、バラスト抵抗形成領域におけるサリサイドブロック１４６下のゲート絶縁膜９２の膜厚は、低電圧トランジスタのゲート電極１０８側壁部分に形成されたサイドウォールスペーサ１４４下のゲート絶縁膜９２の膜厚と同じになる。
次いで、フォトリソグラフィーにより、ｐチャネルトランジスタ（Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４８を形成する。
次いで、フォトレジスト膜１４８、ゲート電極１０８及びサイドウォールスペーサ１４４をマスクとしてイオン注入を行い、ｐチャネルトランジスタ（Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域にソース／ドレイン領域１５０を形成する（図１９（ｂ））。同時に、このイオン注入により、ｐチャネルトランジスタ（Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１０８は、ｐ型にドーピングされる。ソース／ドレイン領域１５０は、例えばボロンイオンを、加速エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１４８を除去する。
次いで、フォトリソグラフィーにより、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及びｎチャネルトランジスタ（Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１５２を形成する。
次いで、フォトレジスト膜１５２、ゲート電極１０８、サイドウォールスペーサ１４４及びサリサイドブロック１４６をマスクとしてイオン注入を行い、ＥＳＤ保護素子（ＭＶ Ｉ／Ｏ ＥＳＤ）形成領域及びｎチャネルトランジスタ（Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）にソース／ドレイン領域１５４を形成する（図２０（ａ））。同時に、このイオン注入により、ｎチャネルトランジスタ（Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１０８は、ｎ型にドーピングされる。ソース／ドレイン領域１５４は、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１５２を除去する。
次いで、周知のサリサイドプロセスにより、ゲート電極１０８上及びソース／ドレイン領域１５０，１５４上を選択的にシリサイド化し、ゲート電極１０８上及びソース／ドレイン領域１５０，１５４上に、シリサイド膜１５６を形成する。この際、バラスト抵抗形成領域にはサリサイドブロック１４６が形成されているため、シリサイド膜１５６が形成されることはない。
このようにして、シリコン基板１０上に、ＥＳＤ保護素子及び６種類のトランジスタを完成する。
次いで、トランジスタ等が形成されたシリコン基板１０上に、絶縁膜１５８を成長後、電極プラグ１６０、配線１６２等を形成し、第１層金属配線層までを完成する（図２０（ｂ））。
このように、本実施形態によれば、ＥＳＤ保護素子のバラスト抵抗を、低電圧トランジスタのソース／ドレイン領域のエクステンションを構成する不純物層と、中電圧トランジスタのソース／ドレイン領域のエクステンションを構成する不純物層とにより形成するので、バラスト抵抗を形成するために特有のイオン注入工程を追加する必要はない。したがって、製造工程を複雑にすることなくバラスト抵抗を実現することができる。
また、バラスト抵抗を構成する不純物層を、低電圧トランジスタのゲート絶縁膜９２と同時に形成された薄い絶縁膜を介したイオン注入により形成するので、バラスト抵抗値及びＥＳＤ耐性をより安定化することができる。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図２２乃至図４０を用いて説明する。なお、図１乃至図２１に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図２２は本実施形態による半導体装置の構造を示す概略断面図、図２３乃至図４０は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、フラッシュメモリを搭載した半導体装置に本発明を適用した場合について説明する。
はじめに、本実施形態による半導体装置の構造について図２２を用いて説明する。
シリコン基板１０には、活性領域を画定する素子分離膜１２が形成されている。なお、図２２において、素子分離膜１２により画定された活性領域は、左側から順に、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を表すものとする。
シリコン基板１０のフラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域には、Ｐ型ウェル６８が形成されている。ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域には、ｎ型ウェル７０が形成されている。Ｐ型ウェル６８は、Ｎ型ウェル７０及びフラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成されたＮ型ウェル８０に囲まれた２重ウェルである。ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域には、Ｐ型ウェル７２が形成されている。ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域には、Ｎ型ウェル７４が形成されている。ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、Ｐ型ウェル７６が形成されている。ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、Ｎ型ウェル７８が形成されている。
フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域には、シリコン基板１０上にトンネル酸化膜４６を介して形成されたフローティングゲート４８と、フローティングゲート４８上にＯＮＯ膜５０を介して形成されたコントロールゲート電極１０２と、コントロールゲート電極１０２両側のシリコン基板１０内に形成されたソース／ドレイン領域１０４，１５４とを有するメモリセルトランジスタが形成されている。フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）は、スタックゲート構造のフラッシュＥＰＲＯＭであり、フローティングゲートに所定の情報を電荷として蓄えるものである。
ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域及びｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域には、シリコン基板１０上にゲート絶縁膜９４を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１３０を含むソース／ドレイン領域１５４とを有するｎチャネル高電圧トランジスタが形成されている。
ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域には、シリコン基板１０上にゲート絶縁膜９４を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１３４を含むソース／ドレイン領域１５０とを有するｐチャネル高電圧トランジスタが形成されている。
ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）は、フラッシュメモリセルの制御回路を構成するトランジスタであり、フラッシュメモリセルの読み出し時には例えば５Ｖ、書込み消去時には例えば１０Ｖ弱までの電圧が印加される。高電圧トランジスタにはこのように大きな電圧が印加されるため、ゲート絶縁膜の膜厚も低電圧トランジスタ及び中電圧トランジスタよりも厚くなる。
ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域には、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１２を含むソース／ドレイン領域１５４とを有する中電圧トランジスタが形成されている。
ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域には、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１６を含むソース／ドレイン領域１５０とを有するｐチャネル中電圧トランジスタが形成されている。
ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、シリコン基板１０上にゲート絶縁膜９２を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１２２を含むソース／ドレイン領域１５４とを有するｎチャネル低電圧トランジスタが形成されている。
ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域には、シリコン基板１０上にゲート絶縁膜９２を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１２６を含むソース／ドレイン領域１５０とを有するｐチャネル低電圧トランジスタが形成されている。
ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域には、中電圧トランジスタとバラスト抵抗とを有するＥＳＤ保護素子が形成されている。中電圧トランジスタは、シリコン基板１０上にゲート絶縁膜９６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板１０内に形成され、エクステンション（或いはＬＤＤ）１１２を含むソース／ドレイン領域１５４とを有している。バラスト抵抗は、中電圧トランジスタのソース／ドレイン領域１５４に直列接続された不純物層１２０とにより構成されている。不純物層１２０は、低電圧トランジスタのエクステンション１２２を構成する不純物層と、中電圧トランジスタのエクステンション１１２を構成する不純物層との組み合わせにより構成されている。
各トランジスタのゲート電極１０８上及びソース／ドレイン領域１５０，１５４上には、シリサイド膜１５６が形成されている。バラスト抵抗を構成する不純物層１２０上には、ゲート絶縁膜９２を介してサリサイドブロック１４６が形成されており、シリサイド膜は形成されていない。サリサイドブロック１４６下のゲート絶縁膜９２の膜厚は、低電圧トランジスタのゲート電極１０８の側壁部分に形成されたサイドウォールスペーサ１４４下のゲート絶縁膜９２の膜厚と同じである。
このように、本実施形態による半導体装置は、ＥＳＤ保護素子のバラスト抵抗が、低電圧トランジスタのエクステンション１２２を構成する不純物層と、中電圧トランジスタのエクステンション１１２を構成する不純物層との組み合わせによって形成されているとともに、サリサイドブロック１４６下のゲート絶縁膜９２の膜厚が低電圧トランジスタのゲート電極１０８の側壁部分に形成されたサイドウォールスペーサ１４４下のゲート絶縁膜９２の膜厚と同じであることを主たる特徴とするものであり、フラッシュセル及び高電圧トランジスタを有する他は第２実施形態による半導体装置と同様である。このようにしてバラスト抵抗を形成することにより、製造工程を複雑にすることなく、バラスト抵抗値及びＥＳＤ耐性をより安定化することができる。
次に、本実施形態による半導体装置の製造方法について図２３乃至図４０を用いて説明する。
まず、シリコン基板１０に、例えばＳＴＩ法により、活性領域を画定する素子分離膜１２を形成する（図２３（ａ））。例えばまず、熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜を成長する。次いで、ＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を成長する。次いで、リソグラフィー及びドライエッチングにより、シリコン窒化膜、シリコン酸化膜、シリコン基板１０を順次エッチングし、シリコン基板１０に、深さが例えば３００ｎｍの溝を形成する。次いで、シリコン基板１０を熱酸化し、溝の内面にシリコン酸化膜を形成する。次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５５０ｎｍのシリコン酸化膜を成長する。次いで、ＣＭＰ法により、シリコン窒化膜が露出するまでシリコン酸化膜を平坦化し、溝に埋め込まれシリコン酸化膜よりなる素子分離膜１２を形成する。
なお、図２３乃至図４０において、素子分離膜１２により画定された活性領域は、左側から順に、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を表すものとする。
次いで、素子分離膜１２を形成する際に用いたシリコン窒化膜及びシリコン酸化膜を除去した後、シリコン基板１０を熱酸化し、例えば膜厚１０ｎｍの犠牲酸化膜としてのシリコン酸化膜１４を成長する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１６を形成する。
次いで、フォトレジスト膜１６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型埋め込み不純物層１８を形成する（図２３（ｂ））。ｎ型埋め込み不純物層１８は、例えばリンイオンを、加速エネルギー２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１６を除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜２０を形成する。
次いで、フォトレジスト膜２０をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層２２，２４を形成する（図２４（ａ））。ｐ型ウェル用不純物層２２は、例えばボロン（Ｂ＋）イオンを、加速エネルギー４００ｋｅＶ、ドーズ量１．４×１０１３ｃｍ−２の条件でイオン注入することにより形成する。また、ｐ型ウェル用不純物層２４は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量３．０×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、ｐ型ウェル用不純物層２４は、チャネルストップ形成用の不純物層である。
次いで、例えばアッシングにより、フォトレジスト膜２０を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜２６を形成する。
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層２８を形成する（図２４（ｂ））。ｐ型ウェル用不純物層２８は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量４×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、ｐ型ウェル用不純物層２８は、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）の閾値電圧制御及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のチャネルストップのための不純物層である。
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜３０を形成する。
次いで、フォトレジスト膜３０をマスクとしてイオン注入を行い、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型ウェル用不純物層３２，３４を形成する（図２５（ａ））。ｎ型ウェル用不純物層３２は、例えばリンイオンを、加速エネルギー６００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。また、ｎ型ウェル用不純物層３４は、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量０．９×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、ｎ型ウェル用不純物層３４はｐチャネル高電圧・低閾値トランジスタの閾値電圧を制御するためのものであり、適宜調整することができる。
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜３６を形成する。
次いで、フォトレジスト膜３６をマスクとしてイオン注入を行い、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層３８を、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域及びｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域にチャネルストップ層４０を形成する（図２５（ｂ））。閾値電圧制御用不純物層３８及びチャネルストップ層４０は、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量４．０×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜３６を除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域を露出し、他の領域を覆うフォトレジスト膜４２を形成する。
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域に、閾値電圧制御用不純物層４４を形成する（図２６（ａ））。閾値電圧制御用不純物層４４は、例えばボロンイオンを、加速エネルギー４０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
次いで、犠牲酸化膜としてのシリコン酸化膜１４を、弗酸水溶液により除去する。
次いで、例えば９００〜１０５０℃の温度で３０分間の熱酸化を行い、活性領域上に、膜厚１０ｎｍのトンネル酸化膜４６を形成する（図２６（ｂ））。
次いで、例えばＣＶＤ法により、トンネル酸化膜４６上に、例えば膜厚９０ｎｍのリンをドープしたアモルファスシリコン膜を成長する。
次いで、フォトリソグラフィー及びドライエッチングによりアモルファスシリコン膜をパターニングし、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域に、アモルファスシリコン膜よりなるフローティングゲート４８を形成する。
次いで、フローティングゲート４８が形成されたトンネル酸化膜４６上に、例えばＣＶＤ法により例えば膜厚５ｎｍのシリコン酸化膜と例えば膜厚１０ｎｍのシリコン窒化膜を成長した後、シリコン窒化膜の表面を９５０℃にて９０分間熱酸化する。これにより、膜厚３０ｎｍ程度のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜５０を形成する（図２７（ａ））。なお、トンネル酸化膜４６及びＯＮＯ膜５０の成膜過程の熱処理により、ウェル不純物は０．１〜０．２μｍ程度以上拡散し、不純物分布はブロードとなる。
次いで、フォトリソグラフィーにより、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜５２を形成する。
次いで、フォトレジスト膜５２をマスクとしてイオン注入を行い、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に閾値電圧制御用不純物層５４を形成する（図２７（ｂ））。閾値電圧制御用不純物層５４は、例えばボロンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量５．０×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜５６を形成する。
次いで、フォトレジスト膜５６をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に閾値電圧制御用不純物層５８を形成する（図２８（ａ））。閾値電圧制御用不純物層５８は、例えば砒素（Ａｓ＋）イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜５６を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜６０を形成する。
次いで、フォトレジスト膜６０をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層６２を形成する（図２８（ｂ））。閾値電圧制御用不純物層６２は、例えばボロンイオンを、加速エネルギー１５ｋｅＶ、ドーズ量７×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜６０を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜６４を形成する。
次いで、フォトレジスト膜６４をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層６６を形成する（図２９（ａ））。閾値電圧制御用不純物層６６は、例えば砒素イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜６４を除去する。
こうして、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層２２，２４，２８、閾値電圧制御用不純物層４４を含むｐ型ウェル６８と、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層３２，３４、閾値電圧制御用不純物層３８を含むｎ型ウェル７０と、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に形成され、ｐ型ウェル用不純物層２２，２４，２８、閾値電圧制御用不純物層５４を含むｐ型ウェル７２と、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に形成され、ｎ型ウェル用不純物層３２，３４、チャネルストップ層４０、閾値電圧制御用不純物層５８を含むｎ型ウェル７４と、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層２２，２４，２８、閾値電圧制御用不純物層６２を含むｐ型ウェル７６と、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層３２，３４、チャネルストップ層４０、閾値電圧制御用不純物層６６を含むｎ型ウェル７８とを形成する。また、ｎ型ウェル７０は、ｎ型埋め込み不純物層１８とともに、ｐ型ウェル６８を囲うｎ型ウェル８０としても機能する。すなわち、ｐ型ウェル６８は、ｎ型ウェル８０内に形成された二重ウェルである（図２９（ａ）参照）。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域を覆い、他の領域を露出するフォトレジスト膜８２を形成する。
次いで、例えばドライエッチングにより、フォトレジスト膜８２をマスクとしてＯＮＯ膜５０をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域以外のＯＮＯ膜５０を除去する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜８２をマスクとしてトンネル酸化膜４６をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域以外のトンネル酸化膜４６を除去する（図２９（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜８２を除去する。
次いで、例えば８５０℃の温度で熱酸化を行い、活性領域上に、膜厚１３ｎｍのシリコン酸化膜８４を形成する（図３０（ａ））。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域及び高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を覆い、他の領域を露出するフォトレジスト膜８６を形成する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜８６をマスクとしてシリコン酸化膜８４をエッチングし、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜８４を除去する（図３０（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜８６を除去する。
次いで、例えば８５０℃の温度で熱酸化を行い、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚６ｎｍのシリコン酸化膜８８を形成する。なお、この熱酸化工程において、シリコン酸化膜８４の膜厚も増加する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域を覆い、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）のバラスト抵抗形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出するフォトレジスト膜９０を形成する（図３１（ａ），（ｂ））。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９０をマスクとしてシリコン酸化膜８８をエッチングし、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）のバラスト抵抗形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜８８を除去する。
次いで、例えばアッシングにより、フォトレジスト膜９０を除去する（図３２（ａ））。
次いで、例えば８５０℃の温度で熱酸化を行い、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）のバラスト抵抗形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚２．２ｎｍのシリコン酸化膜よりなるゲート絶縁膜９２を形成する。なお、この熱酸化工程において、シリコン酸化膜８４，８８の膜厚も増加し、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域には合計膜厚１６ｎｍのゲート絶縁膜９４が形成され、バラスト抵抗形成領域以外のＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域には合計膜厚８ｎｍのゲート絶縁膜９６が形成される（図３２（ｂ））。
次いで、ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜９８を成長する。
次いで、プラズマＣＶＤ法により、ポリシリコン膜９８上に、例えば膜厚３０ｎｍのシリコン窒化膜１００を成長する。なお、シリコン窒化膜１００は、下層のポリシリコン膜９８をパターニングする際の反射防止及びエッチングマスクを兼ねるものであると同時に、後述するフラッシュセルのゲート電極側面を酸化する際にロジック部分のゲート電極を保護する役割をも有する。
次いで、フォトリソグラフィー及びドライエッチングにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域のシリコン窒化膜１００、ポリシリコン膜９８、ＯＮＯ膜５０及びフローティングゲート４８をパターニングし、ポリシリコン膜９８よりなるフラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）のコントロールゲート電極１０２等を形成する（図３３（ａ））。
次いで、１０ｎｍ相当程度の熱酸化を行い、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）のコントロールゲート電極１０２及びフローティングゲート４８の側壁部分にシリコン酸化膜（図示せず）を形成する。
次いで、コントロールゲート電極１０２をマスクとしてイオン注入を行い、コントロールゲート電極１０２両側のシリコン基板１０中に、ソース／ドレイン領域１０４を形成する（図３３（ｂ））。ソース／ドレイン領域１０４は、例えば砒素イオンを、加速エネルギー５０ｋｅＶ、ドーズ量６．０×１０１４ｃｍ−２としてイオン注入することにより形成する。
次いで、例えば１０ｎｍ相当程度の熱酸化を再度行い、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）のコントロールゲート電極１０２及びフローティングゲート４８の側壁部分にシリコン酸化膜（図示せず）を形成する。なお、コントロールゲート電極１０２及びフローティングゲート４８の側壁部分の熱酸化は、主として、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）の電荷保持特性を改善するためである。
次いで、全面に、例えば熱ＣＶＤ法により例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、このシリコン窒化膜及びシリコン窒化膜１００をエッチバックし、コントロールゲート電極１０２の側壁部分に、シリコン窒化膜よりなるサイドウォールスペーサ１０６を形成する（図３４（ａ））。
次いで、フォトリソグラフィー及びドライエッチングにより、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のポリシリコン膜９８をパターニングし、ポリシリコン膜９８よりなるゲート電極１０８を形成する（図３４（ｂ））。
次いで、フォトリソグラフィーにより、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）形成領域及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１１０を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１０をマスクとしてイオン注入を行い、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）及びｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）のエクステンション１１２を形成する（図３５（ａ））。エクステンション１１２は、例えばリンイオンを、加速エネルギー３５ｋｅＶ、ドーズ４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１１０を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１１４を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１４をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）のエクステンション１１６を形成する（図３５（ｂ））。エクステンション１１６は、例えば弗化ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１１４を除去する。
次いで、フォトリソグラフィーにより、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）のバラスト抵抗形成領域及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１１８を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１１８をマスクとしてイオン注入を行い、ＥＳＤ保護素子（Ｎ−ＭＶ ＥＳＤ）のバラスト抵抗形成領域及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域にエクステンション１２２を形成する。エクステンション１２２は、例えば砒素イオンを、加速エネルギー３ｋｅＶ、ドーズ量１．２×１０１５ｃｍ−２として、及び、弗化ボロン（ＢＦ２ ＋）イオンを、加速エネルギー８０ｋｅＶ、ドーズ量各６．０×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成する。これにより、エクステンション１２２は、ポケット付きのエクステンションとなる。また、バラスト抵抗形成領域には、エクステンション１１２，１２２よりなるバラスト抵抗用の不純物層１２０が形成される（図３６（ａ））。
このとき、バラスト抵抗形成領域上は、中電圧トランジスタ用のゲート絶縁膜９６よりも薄い低電圧トランジスタ用のゲート絶縁膜９２が形成されている。低電圧トランジスタ用のゲート絶縁膜９２の膜厚はもともと２．２ｎｍであり、膜厚８ｎｍの中電圧トランジスタ用のゲート絶縁膜９６と比較して極めて薄い。また、この領域のゲート絶縁膜９２は、ポリシリコン膜パターニングの際にエッチングされて更に薄くなることがある。このため、バラスト抵抗形成領域上におけるゲート絶縁膜９２の膜厚の変動量は極めて小さいといえる。
したがって、バラスト抵抗形成領域におけるゲート絶縁膜９２の残存膜厚のばらつきは極めて小さく抑えることができ、このゲート絶縁膜９２を介して形成するバラスト抵抗形成領域のエクステンション１２２の不純物濃度の変動を大幅に抑制することができる。
また、低電圧トランジスタのエクステンションは極めて浅いため、第１実施形態による半導体装置の製造方法の場合のように中電圧トランジスタ用のゲート絶縁膜９６を介してエクステンション１２２を形成すると、不純物濃度のピークはゲート絶縁膜９６中に位置することになる（図２１（ａ）参照）。
しかしながら、本実施形態による半導体装置の製造方法のように低電圧トランジスタ用のゲート絶縁膜９２を介してエクステンション１２２を形成することにより、不純物濃度のピークはシリコン基板１０中に位置することとなり（図２１（ｂ）参照）、ゲート絶縁膜９２のばらつきに対する不純物濃度の変動を小さく抑えることができる。
これにより、十分なＥＳＤ耐性を有するＥＳＤ保護素子を、安定して形成することが可能となる。
次いで、例えばアッシングにより、フォトレジスト膜１１８を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２４を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１２４をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のエクステンション１２６を形成する（図３６（ｂ））。エクステンション１２６は、例えばボロンイオンを、加速エネルギー０．５ｋｅＶ、ドーズ量５．７×１０１４ｃｍ−２として、及び、砒素イオンを、加速エネルギー１２０ｋｅＶ、ドーズ量各７．０×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２８を形成する。
次いで、ゲート電極１０８及びフォトレジスト膜１２８をマスクとしてイオン注入を行い、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１３０を形成する（図３７（ａ））。エクステンション１３０は、例えば砒素イオンを、加速エネルギー１２０ｋｅＶ、ドーズ量各６．０×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１２８を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１３２を形成する。
次いで、フォトレジスト膜１３２をマスクとしてイオン注入を行い、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１３４を形成する（図３７（ｂ））。エクステンション１３４は、例えば弗化ボロン（ＢＦ２ ＋）イオンを、加速エネルギー８０ｋｅＶ、ドーズ量各４．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１３２を除去する。
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚１３０ｎｍのシリコン酸化膜１３６を堆積する。
次いで、フォトリソグラフィーにより、シリコン酸化膜１３６上に、バラスト抵抗形成領域を覆い他の領域を露出するフォトレジスト膜１３８を形成する（図３８（ａ））。
次いで、フォトレジスト膜１３８をマスクとしてシリコン酸化膜１３６をエッチバックし、コントロールゲート電極１０２及びフローティングゲート４８の側壁部分並びにゲート電極１０８の側壁部分にシリコン酸化膜１３６よりなるサイドウォールスペーサ１４４を形成するとともに、バラスト抵抗形成領域にシリコン酸化膜１３６よりなるサリサイドブロック１４６を形成する。
なお、バラスト抵抗形成領域におけるサリサイドブロック１４６下のゲート絶縁膜９２は、低電圧トランジスタのゲート絶縁膜９２と同時に形成されたものである。また、ゲート絶縁膜９２はポリシリコン膜パターニングの際のオーバーエッチングにより僅かにエッチングされることがある。したがって、サリサイドブロック１４６下におけるゲート絶縁膜９２の膜厚は、低電圧トランジスタのゲート絶縁膜９２の膜厚以下となる。
また、ポリシリコン膜パターニングの際のオーバーエッチングを考慮した場合、サイドウォールスペーサ１４４及びサリサイドブロック１４６となるシリコン酸化膜１３６は、膜厚が減少したゲート絶縁膜９２上に形成される。したがって、バラスト抵抗形成領域におけるサリサイドブロック１４６下のゲート絶縁膜９２の膜厚は、低電圧トランジスタのゲート電極１０８側壁部分に形成されたサイドウォールスペーサ１４４下のゲート絶縁膜９２の膜厚と同じになる。
次いで、例えばアッシングにより、フォトレジスト膜１３８を除去する（図３８（ｂ））。
次いで、フォトリソグラフィーにより、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４８を形成する。
次いで、フォトレジスト膜１４８、ゲート電極１０８及びサイドウォールスペーサ１４４をマスクとしてイオン注入を行い、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１５０を形成する（図３９（ａ））。同時に、このイオン注入により、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１０８は、ｐ型にドーピングされる。ソース／ドレイン領域１５０は、例えばボロンイオンを、加速エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１４８を除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）形成領域及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ ＥＳＤ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１５２を形成する。
次いで、フォトレジスト膜１５２、コントロールゲート電極１０２、ゲート電極１０８、サイドウォールスペーサ１４４及びサリサイドブロック１４６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ ＥＳＤ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１５４を形成する（図３９（ｂ））。同時に、このイオン注入により、フラッシュメモリセル（Ｆｌａｓｈ Ｃｅｌｌ）のコントロールゲート電極１０２及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ ＥＳＤ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１０８は、ｎ型にドーピングされる。ソース／ドレイン領域１５４は、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１５２を除去する。
次いで、周知のサリサイドプロセスにより、コントロールゲート電極１０２、ゲート電極１０８上及びソース／ドレイン領域１５０，１５４上を選択的にシリサイド化し、コントロールゲート電極１０２、ゲート電極１０８上及びソース／ドレイン領域１５０，１５４上に、シリサイド膜１５６を形成する（図４０（ａ））。例えばまず、ウェット前処理により、活性領域上に残存するシリコン酸化膜等を除去する。次いで、コバルト（Ｃｏ）膜及び窒化チタン（ＴｉＮ）膜を全面に堆積する。次いで、短時間熱処理により、シリコンが露出しているコントロールゲート電極１０２、ゲート電極１０８上及びソース／ドレイン領域１５０，１５４上を選択的にシリサイド化し、これら領域にコバルトシリサイド膜を形成する。次いで、未反応のコバルト膜及び窒化チタン膜を除去する。次いで、再度短時間熱処理を行い、コバルトシリサイド膜を低抵抗化する。こうして、コバルトシリサイド膜よりなるシリサイド膜１５６を形成する。
この際、バラスト抵抗形成領域にはサリサイドブロック１４６が形成されているため、シリサイド膜１５６が形成されることはない。
このようにして、シリコン基板１０上に、ＥＳＤ保護素子及び１１種類のトランジスタを完成する。
次いで、トランジスタ等が形成されたシリコン基板１０上に、絶縁膜１５８を成長後、電極プラグ１６０、配線１６２等を形成し、第１層金属配線層までを完成する（図４０（ｂ））。
このように、本実施形態によれば、ＥＳＤ保護素子のバラスト抵抗を、低電圧トランジスタのソース／ドレイン領域のエクステンションを構成する不純物層と、中電圧トランジスタのソース／ドレイン領域のエクステンションを構成する不純物層とにより形成するので、バラスト抵抗を形成するために特有のイオン注入工程を追加する必要はない。したがって、製造工程を複雑にすることなくバラスト抵抗を実現することができる。
また、バラスト抵抗を構成する不純物層を、低電圧トランジスタのゲート絶縁膜９２と同時に形成された薄い絶縁膜を介したイオン注入により形成するので、バラスト抵抗値及びＥＳＤ耐性をより安定化することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、コントロールゲート電極１０２上、ゲート電極１０８上及びソース／ドレイン領域１５０，１５４上にシリサイド膜１５６を形成したが、コントロールゲート電極１０２上及びゲート電極１０８上にはシリサイド膜１５６を形成しなくてもよい。
また、サリサイドプロセスを適用しない場合には、サリサイドブロック１４６を形成しなくてもよい。この場合、ソース／ドレイン領域１５４を形成する際に、バラスト抵抗形成領域をフォトレジスト膜１５２で覆うようにすればよい。
また、実施形態では、バラスト抵抗を有するＮチャネルＭＩＳトランジスタよりなるＥＳＤ保護素子に本発明を適用する場合を示したが、バラスト抵抗を有するＰチャネルＭＩＳトランジスタよりなるＥＳＤ保護素子の場合にも同様に適用することができる。
本発明による半導体装置及びその製造方法は、製造工程を複雑にすることなく所望のバラスト抵抗を有するＥＳＤ保護素子を実現するとともに、バラスト抵抗値及びＥＳＤ耐性のばらつきを抑制することを可能とするものであり、バラスト抵抗を有するＭＩＳトランジスタよりなるＥＳＤ保護素子を有する半導体装置の装置特性や製造歩留まりを向上するために極めて有用である。

Claims (8)

  1. 半導体基板上に形成され、第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記半導体基板内に形成された第１のソース／ドレイン領域とを有する第１のＭＩＳトランジスタと、
    前記半導体基板上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記半導体基板内に形成された第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域に接続して前記半導体基板内に形成されたバラスト抵抗とを有する第２のＭＩＳトランジスタと、
    前記バラスト抵抗上に、前記第２のゲート絶縁膜より薄い絶縁膜を介して形成されたサリサイドブロック絶縁膜と、
    前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上に形成されたシリサイド膜とを有し、
    前記バラスト抵抗の不純物濃度は、前記第２のソース／ドレイン領域のＬＤＤ領域又はエクステンション領域の不純物濃度よりも高濃度である
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚以下である
    ことを特徴とする半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    前記第１のソース／ドレイン領域は、前記第１のゲート電極に整合して形成された第１の不純物層を有し、
    前記第２のソース／ドレイン領域は、前記第２のゲート電極に整合して形成された第２の不純物層を有し、
    前記バラスト抵抗は、前記第１の不純物層と同時に形成された第３の不純物層と、前記第２の不純物層と同時に形成された第４の不純物層とにより構成されている
    ことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１の不純物層は、前記第１のソース／ドレイン領域のＬＤＤ領域又はエクステンション領域であり、
    前記第２の不純物層は、前記第２のソース／ドレイン領域の前記ＬＤＤ領域又は前記エクステンション領域である
    ことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
    前記第１のゲート電極の側壁部分に形成された側壁絶縁膜を更に有し、
    前記絶縁膜の膜厚と、前記側壁絶縁膜下における前記第１のゲート絶縁膜の膜厚とが同じである
    ことを特徴とする半導体装置。
  6. 半導体基板の第１の領域に第１のＭＩＳトランジスタが形成され、前記半導体基板の第２の領域にバラスト抵抗を有する第２のＭＩＳトランジスタが形成された半導体装置の製造方法であって、
    前記半導体基板を熱酸化し、前記第１の領域及び前記第２の領域に第１の絶縁膜を形成する工程と、
    前記第１の領域及び前記第２の領域の前記バラスト抵抗形成領域の前記第１の絶縁膜を除去する工程と、
    前記半導体基板を熱酸化し、前記第１の領域及び前記バラスト抵抗形成領域に第１のゲート絶縁膜を形成し、前記バラスト抵抗形成領域を除く前記第２の領域に前記第１の絶縁膜を追加酸化してなる第２のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
    前記第１の領域及び前記バラスト抵抗形成領域の前記半導体基板に、前記第１のゲート電極をマスクとして不純物を導入し、第１の不純物層を形成する工程と、
    前記第２の領域の前記半導体基板に、前記第２のゲート電極をマスクとして不純物を導入し、第２の不純物層を形成する工程とを有し、
    前記バラスト抵抗形成領域に、前記第１の不純物層及び前記第２の不純物層を有する前記バラスト抵抗を形成する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２の不純物層を形成する工程の後に、
    第２の絶縁膜を形成する工程と、
    前記バラスト抵抗形成領域の前記第２の絶縁膜上にマスク膜を形成する工程と、
    前記マスク膜をマスクとして前記第２の絶縁膜をエッチバックし、前記第１のゲート電極及び前記第２のゲート電極の側壁部分に側壁絶縁膜を形成し、前記バラスト抵抗形成領域にサリサイドブロック絶縁膜を形成する工程と、
    前記側壁絶縁膜及び前記サリサイドブロック絶縁膜により覆われていない前記半導体基板上に選択的にシリサイド膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記側壁絶縁膜及び前記サリサイドブロック絶縁膜を形成する工程の後に、前記第１のゲート電極、前記第２のゲート電極、前記側壁絶縁膜及び前記サリサイドブロック絶縁膜をマスクとして不純物を導入し、前記第１の領域の前記半導体基板内に第３の不純物層を形成し、前記第２の領域の前記半導体基板内に第４の不純物層を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
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