JP2000031295A

JP2000031295A - 半導体集積回路及びその製造方法

Info

Publication number: JP2000031295A
Application number: JP10197636A
Authority: JP
Inventors: Teruo Uemura; 輝雄植村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-07-13
Filing date: 1998-07-13
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】サリサイド構造を有するMISFETの回路動作速
度を高速化し、抵抗素子の集積化を向上できる半導体集
積回路を提供する。製造工程数が削減できる半導体集積
回路の製造方法を提供する。【解決手段】半導体集積回路３０において、MISFETＴ
ｒｎはサリサイド層７Ｃを有する動作領域７及びサリサ
イド層６Ｂを有するゲート電極６で構成される。MISFET
Ｔｒｐも同様にサリサイド構造で構成される。抵抗素子
Ｒｎは表面上にサリサイド層が形成されていない抵抗部
１０で構成され、抵抗素子Ｒｐは同様にサリサイド層が
形成されていない抵抗部１１で構成される。抵抗部１０
表面上、抵抗部１１表面上には製造プロセスにおいてサ
リサイド防止マスクが形成される。LDDを採用するMISFE
TＴｒｎ、Ｔｒｐにおいては、サイドウォールスペーサ
９Ｓを形成する工程と同一工程でサリサイド防止マスク
が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路及び
その製造方法に関する。特に本発明は、サリサイド技術
が適用されたトランジスタ及び抵抗素子が同一基板に混
在する半導体集積回路及びその製造方法に関する。さら
に詳細には、本発明は、アナログデジタルラダー抵抗部
と少なくともその周囲にトランジスタで構築された回路
とを搭載した半導体集積回路及びその製造方法に関す
る。

【０００２】

【従来の技術】MOSFET（Metal Oxide Semiconductor Fi
eld Effect Transistor）で構築される回路の動作速度
の高速化にはサリサイド技術が有効である。サリサイド
技術は、MOSFETのソース領域及びドレイン領域として使
用される動作領域上とゲート電極上との双方にサリサイ
ド層を同時に形成できる。サリサイド層は動作領域又は
ゲート電極の珪素と高融点金属との化合物である高融点
金属シリサイドで形成され、この高融点金属シリサイド
の比抵抗値は珪素の比抵抗値に比べて１桁程度低い。す
なわち、MOSFETにおいて動作領域やゲート電極に流れる
信号伝達速度が高速化できる。

【０００３】最近開発されるマイクロコンピュータの大
半は、実装面積を縮小するために、アナログ信号をデジ
タル信号に変換するアナログデジタルコンバータ回路を
搭載する。アナログデジタルコンバータ回路には複数の
抵抗素子を電気的に直列に接続したアナログデジタルラ
ダー抵抗部を備える。これらの抵抗素子は、通常、マイ
クロコンピュータに搭載された回路を構築するMOSFETの
製造方法を利用して形成される。

【０００４】すなわち、マイクロコンピュータの製造プ
ロセスにおいて、抵抗素子の抵抗部はMOSFETの動作領域
（半導体領域又は拡散層領域）と同一製造工程で形成さ
れる。また、抵抗素子の抵抗部はMOSFETのゲート電極と
同一製造工程で形成される。このように構成されるマイ
クロコンピュータにおいては、実質的に製造工程を増加
することなく抵抗素子が形成でき、アナログデジタルコ
ンバータ回路が１つの半導体基板に混在できる特徴があ
る。

【０００５】

【発明が解決しようとする課題】前述のマイクロコンピ
ュータにおいては、以下の点について配慮がなされてい
ない。

【０００６】（１）マイクロコンピュータの製造プロセ
スにおいて、アナログデジタルラダー抵抗部の抵抗素子
がMOSFETの動作領域又はゲート電極を利用して形成され
る。抵抗素子の抵抗部の構造はMOSFETの動作領域又はゲ
ート電極の構造と同一になる。すなわち、MOSFETにサリ
サイド技術が適用されると、抵抗素子の抵抗部は動作領
域上又はゲート電極上にサリサイド層を備えた構造で形
成される。このため、抵抗素子の抵抗値が低くなり、高
抵抗値を得るには抵抗素子を半導体基板上に引き回す必
要が生じ、抵抗素子の占有面積が増大するので、マイク
ロコンピュータの集積化が実現できない。

【０００７】（２）抵抗素子の抵抗長が長くなると、寄
生容量が増加し信号伝達速度が遅くなり、またノイズが
乗りやすくなり、また消費電力が増大し、また抵抗値に
ばらつきが生じやすい。このため、抵抗素子の電気的特
性が劣化し、アナログデジタルコンバータ回路の性能が
劣化する。

【０００８】（３）最適な電気的特性を得るために、MO
SFETの製造工程とは別途独立に抵抗素子を形成する場合
には、製造工程数が増大する。マイクロコンピュータに
おいて、製造工程数の増大は製造上の歩留まりを低下さ
せる。また、製造工程数の増大は製造コストを増大す
る。

【０００９】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、トランジスタ
の回路動作の高速化を実現しつつ、抵抗素子の占有面積
を減少して集積化を実現できる半導体集積回路を提供す
ることである。

【００１０】さらに、本発明の目的は、上記目的を達成
しつつ、抵抗素子の抵抗長の増加に起因する信号速度の
低下、消費電力の増大、抵抗値のばらつき等を防止でき
る半導体集積回路を提供することである。

【００１１】さらに、本発明の目的は、特にサリサイド
技術が適用されるトランジスタと抵抗素子とが同一半導
体基板に混在する半導体集積回路において上記目的を達
成することである。さらに詳細には、本発明の目的は、
アナログデジタルラダー抵抗部を構築する抵抗素子とア
ナログデジタルラダー抵抗部の周囲に配設された回路を
構築する絶縁ゲート型電界効果トランジスタとが同一半
導体基板に混在する半導体集積回路において上記目的を
達成することである。

【００１２】さらに、本発明の目的は、上記目的を達成
するための製造工程数を削減できる半導体集積回路の製
造方法を提供することである。本発明の目的は、特に絶
縁ゲート型電界効果トランジスタにLDD（Lightly Doped
Drain）構造が採用される場合に効率よく製造工程数が
削減できる半導体集積回路の製造方法を提供することで
ある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、この発明の第１の特徴は、半導体集積回路におい
て、半導体表面にサリサイド層を形成した動作領域及び
電極を有するトランジスタと、抵抗部と、この抵抗部の
一端側及び他端側にそれぞれ電気的に接続された接続部
とを備えた抵抗素子と、上記接続部のみに設けられたト
ランジスタの動作領域又は電極の半導体と同一のサリサ
イド構造とを備えたことである。

【００１４】トランジスタは絶縁ゲート型電界効果トラ
ンジスタであることが好ましい。この場合、トランジス
タの動作領域はソース領域又ドレイン領域、電極はゲー
ト電極になる。動作領域は単結晶珪素基板の表面部分に
形成された半導体領域であり、電極は多結晶珪素膜であ
る。サリサイド層にはチタンシリサイド層、コバルトシ
リサイド層、タングステンシリサイド層、モリブデンシ
リサイド層、タンタルシリサイド層のいずれかが実用的
に使用できる。抵抗素子の少なくとも抵抗部は絶縁ゲー
ト型電界効果トランジスタの動作領域（ソース領域又は
ドレイン領域）と同一構造の半導体領域又は電極（ゲー
ト電極）と同一構造の多結晶珪素膜で形成される。同一
構造とは、製造プロセス的に表現すれば、同一製造工程
で形成されることである。

【００１５】抵抗素子は抵抗部とこの抵抗部の一端側及
び他端側にそれぞれ電気的に接続された接続部とを備
え、抵抗素子の接続部上にはサリサイド層が形成され、
抵抗部上にはサリサイド層が形成されていない、ことが
好ましい。抵抗素子の接続部には配線が電気的に接続さ
れ、この抵抗素子の接続部における抵抗値がサリサイド
層により減少でき、信号伝達速度が高速化できる。

【００１６】抵抗素子はアナログデジタルラダー抵抗部
を構築することが好ましい。アナログデジタルラダー抵
抗部は複数の抵抗素子が電気的に直列に接続されてお
り、半導体集積回路におけるアナログデジタルラダー抵
抗部の占有率が大きい。トランジスタはアナログデジタ
ルラダー抵抗部の周囲に配設された回路、少なくともア
ナログ信号をデジタル信号に変換するための回路を構築
する。

【００１７】このように構成される半導体集積回路にお
いては、半導体とこの半導体に比べてシート抵抗値が小
さなサリサイド層とでトランジスタの動作領域及び電極
が形成できるので、トランジスタにおいて回路動作信号
の伝達速度が向上でき、半導体集積回路の回路動作速度
の高速化が実現できる。さらに、サリサイド層が形成さ
れない半導体で抵抗素子が構築でき、抵抗素子の抵抗値
を高く設定しても抵抗素子の占有面積が減少できるの
で、半導体集積回路の集積化が実現できる。

【００１８】この発明の第２の特徴は、絶縁ゲート型電
界効果トランジスタのソース領域又はドレイン領域とし
て使用される動作領域及びゲート電極を形成するととも
に、動作領域又はゲート電極と同一製造工程で抵抗素子
の抵抗部を形成する工程と、動作領域とゲート電極との
間にサリサイド層の形成を防止する第１サリサイド防止
マスクを形成するとともに、第１サリサイド防止マスク
と同一製造工程で抵抗素子の抵抗部上に第２サリサイド
防止マスクを形成する工程と、動作領域上及びゲート電
極上にサリサイド層を形成するとともに、抵抗素子の抵
抗部には第２サリサイド防止マスクでサリサイド層の形
成を防止する工程とを備えた半導体集積回路の製造方法
であることである。

【００１９】このような半導体集積回路の製造方法にお
いては、絶縁ゲート型電界効果トランジスタの動作領域
又はゲート電極を形成する工程を利用して抵抗素子の抵
抗部が形成できるので、製造工程数が削減できる。さら
に、絶縁ゲート型電界効果トランジスタの動作領域とゲ
ート電極との間のサリサイド層の形成を防止する（双方
の間の短絡を防止する）第１サリサイド防止マスクを形
成する工程を利用して抵抗素子の抵抗部上に第２サリサ
イド防止マスクが形成できる。この第２サリサイド防止
マスクにより抵抗素子の抵抗部上にはサリサイド層が形
成されない。従って、第２サリサイド防止マスクを別途
独立に形成する工程が省略できるので、半導体集積回路
の製造工程数が削減できる。

【００２０】さらに、半導体集積回路の製造方法におい
ては、第１サリサイド防止マスクを形成する工程が絶縁
ゲート型電界効果トランジスタの動作領域のチャネル形
成領域側に低不純物濃度領域を形成するサイドウォール
スペーサを形成する工程である、ことが好ましい。すな
わち、絶縁ゲート型電界効果トランジスタにはLDD構造
が採用され、LDD構造を形成するサイドウォールスペー
サを形成する工程が基本的に半導体集積回路の製造プロ
セスに組み込まれているので、サイドウォールスペーサ
を形成する工程を利用して第１及び第２サリサイド防止
マスクが形成できる。従って、サイドウォールスペーサ
を形成する製造マスクに第１サリサイド防止マスク（こ
れは実質的にサイドウォールスペーサとなる）及び第２
サリサイド防止マスクのパターンを追加するだけで、別
途独立にマスクを形成する必要がなくなるので、半導体
集積回路の製造工程数が大幅に削減できる。

【００２１】

【発明の実施の形態】（第１の実施の形態）＜半導体集積回路の回路構成＞以下、本発明の第１の実
施の形態について図面を参照し説明する。図２は本発明
の第１の実施の形態に係る半導体集積回路のブロック回
路図である。図２に示すように、本実施の形態に係る半
導体集積回路３０はマイクロコンピュータ（CPU）であ
り、この半導体集積回路３０はアナログデジタルコンバ
ータ回路３１、中央演算処理ユニット回路（ALU）３
２、ランダムアクセスメモリ回路（RAM）３３、リード
オンリーメモリ回路（ROM）３４、レジスタ回路３５を
同一基板上に備える。

【００２２】アナログデジタルコンバータ回路３１は、
アナログデジタルラダー抵抗部３１０、デコーダ回路３
１１、アナログ信号入力回路３１２、比較回路３１３を
備え構築される。

【００２３】アナログデジタルラダー抵抗部３１０は、
回路動作電源Vccと回路基準電源Vssとの間に配設され、
電気的に直列に接続された複数の抵抗素子Ｒで構成され
る。複数の抵抗素子Ｒの各々の抵抗値は本実施の形態に
おいて数十Ω／□〜数百Ω／□に設定され、抵抗素子Ｒ
は比較回路３１３に供給する比較基準電位を回路動作電
源Vccから生成する。デコーダ回路３１１は複数の抵抗
素子Ｒの配列に対応して配列された複数のスイッチング
MISFETＴｒで形成される。スイッチングMISFETＴｒは、
直列接続された抵抗素子Ｒ間に電気的に接続され、比較
基準電位の取り出しを行う。デコーダ回路３１１はアナ
ログデジタルラダー抵抗部３１０で生成された比較基準
電位を比較回路３１３に出力する。

【００２４】アナログ信号入力回路３１２には半導体集
積回路３０の外部からアナログ信号が入力される。この
アナログ信号入力回路３１２に入力されたアナログ信号
は比較回路３１３に出力される。

【００２５】比較回路３１３は、アナログ信号入力回路
３１２から出力されたアナログ信号とアナログデジタル
ラダー抵抗部３１０からデコーダ回路３１１を通して出
力された比較基準電位とにより、アナログ信号をデジタ
ル信号に変換する。比較回路３１３で変換されたデジタ
ル信号はレジスタ回路３５に出力される。デジタル信号
は、中央演算処理ユニット回路３２により演算処理が行
われ、またランダムアクセスメモリ回路３３やリードオ
ンリーメモリ回路３４に記憶される。

【００２６】＜半導体集積回路の断面構成＞次に、前述
の半導体集積回路３０の断面構造について説明する。図
１は半導体集積回路３０の要部縦断面構造図ある。本実
施の形態に係る半導体集積回路３０は単結晶珪素からな
る低不純物濃度に設定されたp型半導体基板１を主体に
構成される。図１中、右側は、アナログデジタルラダー
抵抗部３１０等を構築する抵抗素子Ｒが配置される抵抗
素子形成領域ＲＡを示す。図中、左側は、アナログデジ
タルコンバータ回路３１のデコーダ回路３１１、アナロ
グ信号入力回路３１２、比較回路３１３、又は中央演算
処理ユニット回路３２、ランダムアクセスメモリ回路３
３、リードオンリーメモリ回路３４のそれぞれを構築す
るMISFETＴｒが配置されるトランジスタ形成領域ＴｒＡ
を示す。本実施の形態において、トランジスタ形成領域
ＴｒＡには相補型MISFETが配設される。

【００２７】図１中、左側に示すように、トランジスタ
形成領域ＴｒＡにおいて半導体基板１の素子分離領域２
で周囲を囲まれた領域内にはnチャネルMISFETＴｒｎ及
びpチャネルMISFETＴｒｐが配設される。素子分離領域
２は本実施の形態においてSTI（Shallow Trench Isolat
ion）構造で形成される。すなわち、STI構造を採用する
素子分離領域２は、半導体基板１表面から深さ方向に向
かって形成されたトレンチ（溝）２Ａと、トレンチ２Ａ
内部に埋設され表面が平坦化された埋設絶縁体２Ｂとで
形成される。トレンチ２Ａは占有面積が減少できるRIE
等の異方性エッチングで形成される。埋設絶縁体２Ｂ
は、例えばCVD法でトレンチ２Ａ内部が完全に埋め込ま
れる程度の膜厚を有する酸化珪素膜を半導体基板１上に
堆積し、基板全面研磨で余分な酸化珪素膜を除去するこ
とにより形成される。

【００２８】nチャネルMISFETＴｒｎは、半導体基板１
の主面部に形成され低不純物濃度に設定されたp型ウエ
ル領域３に配設され、チャネル形成領域、ソース領域及
びドレイン領域として使用される一対の動作領域７、ゲ
ート絶縁膜５、ゲート電極６を備え構築される。チャネ
ル形成領域はp型ウエル領域３で形成される。

【００２９】本実施の形態に係るnチャネルMISFETＴｒ
ｎには、LDD構造が採用され、かつサリサイド構造が採
用される。従って、動作領域７はチャネル形成領域側に
配設され低不純物濃度に設定されたn型半導体領域（LDD
部）７Ａ、高不純物濃度に設定されたn型半導体領域７
Ｂ及びこのn型半導体領域７Ｂ表面上に形成されたサリ
サイド層７Ｃを備えて構成される。サリサイド層７Ｃ
は、本実施の形態において、高融点金属に属するチタン
（Ti）と珪素（Si）との化合物であるチタンシリサイド
（TiSi₂）層で形成される。なお、サリサイド層７Ｃに
おいては、これに限定されず、コバルトシリサイド（Co
Si₂）層、タングステンシリサイド（WSi₂）層、モリブ
デンシリサイド（MoSi₂）層、タンタルシリサイド（TaS
i₂）層のいずれかが実用的に使用できる。

【００３０】ゲート絶縁膜５は、p型ウエル領域３表面
上に形成され、例えば酸化珪素膜で形成される。なお、
ゲート絶縁膜５においては、酸化珪素膜と窒化珪素膜と
を重ね合わせた複合膜、オキシナイトライド膜のいずれ
かが実用的に使用できる。

【００３１】ゲート電極６は、ゲート絶縁膜５表面上に
形成され、本実施の形態において多結晶珪素膜６Ａ及び
この多結晶珪素膜６Ａ上に配設されたサリサイド層６Ｂ
で形成される。ゲート電極６はいわゆるポリサイド構造
になる。多結晶珪素膜６Ａには抵抗値を調節する（低減
する）不純物が高不純物濃度にドープされる。サリサイ
ド層６Ｂは、半導体領域７を構築するサリサイド層７Ｃ
と同一の高融点金属シリサイドで形成され、かつ後述す
るがサリサイド層７Ｃと同一の製造工程により形成され
る。

【００３２】ゲート電極６側壁、詳細にはゲート電極６
の多結晶珪素膜６Ａの側壁にはサイドウォールスペーサ
９Ｓが形成される。このサイドウォールスペーサ９Ｓ
は、動作領域７のLDD部として使用される半導体領域７
Ａを形成する目的として配設される。さらに、サイドウ
ォールスペーサ９Ｓは、動作領域７のサリサイド層７Ｃ
とゲート電極６のサリサイド層６Ｂとの間の電気的な短
絡を防止するためのサリサイド防止マスクとしても使用
される。

【００３３】このように形成されるnチャネルMISFETＴ
ｒｎの動作領域７には配線１６が電気的に接続される。
図示しないが、ゲート電極６も同様に配線１６が接続さ
れる。配線１６は、層間絶縁膜１５上に形成され、この
層間絶縁膜１５に形成された接続孔（符号は付けな
い。）を通して動作領域７やゲート電極６に接続され
る。配線１６は本実施の形態においてアルミニウム合金
膜を主体に構成される。層間絶縁膜１５は例えばBPSG膜
で形成される。配線１６上には保護膜１７が形成され
る。

【００３４】pチャネルMISFETＴｒｐは、半導体基板１
の主面部に形成され低不純物濃度に設定されたn型ウエ
ル領域４に配設され、チャネル形成領域、ソース領域及
びドレイン領域として使用される一対の動作領域８、ゲ
ート絶縁膜５、ゲート電極６を備え構築される。チャネ
ル形成領域はn型ウエル領域４で形成される。

【００３５】本実施の形態に係るpチャネルMISFETＴｒ
ｐには、同様にLDD構造が採用され、かつサリサイド構
造が採用される。従って、動作領域８はチャネル形成領
域側に配設され低不純物濃度に設定されたp型半導体領
域（LDD部）８Ａ、高不純物濃度に設定されたp型半導体
領域８Ｂ及びこのp型半導体領域８Ｂ表面上に形成され
たサリサイド層８Ｃを備えて構成される。サリサイド層
８Ｃは、nチャネルMISFETＴｒｎの動作領域７のサリサ
イド層７Ｃと同一の高融点金属シリサイド層で形成さ
れ、かつサリサイド層７Ｃと同一の製造工程で形成され
る。

【００３６】ゲート絶縁膜５は、n型ウエル領域４表面
上に形成され、例えばnチャネルMISFETＴｒｎのゲート
絶縁膜５と同一の酸化珪素膜で形成され、かつ同一の製
造工程で形成される。

【００３７】ゲート電極６は、ゲート絶縁膜５表面上に
形成され、例えばnチャネルMISFETＴｒｎのゲート電極
６と同一の多結晶珪素膜６Ａ及びサリサイド層６Ｂで形
成され、かつ同一の製造工程で形成される。

【００３８】ゲート電極６側壁にはnチャネルMISFETＴ
ｒｎと同様にサイドウォールスペーサ９Ｓが形成され
る。このサイドウォールスペーサ９Ｓは、動作領域８の
LDD部として使用される半導体領域８Ａを形成する目的
として配設される。さらに、サイドウォールスペーサ９
Ｓは、動作領域８のサリサイド層８Ｃとゲート電極６の
サリサイド層６Ｂとの間の電気的な短絡を防止するため
のサリサイド防止マスクとしても使用される。

【００３９】このように形成されるpチャネルMISFETＴ
ｒｐの動作領域８には配線１６が電気的に接続され、図
示しないがゲート電極６も同様に配線１６が接続され
る。

【００４０】図１中、右側に示すように、抵抗素子形成
領域ＲＡにおいて半導体基板１の素子分離領域２で周囲
を囲まれた領域内には２種類の抵抗素子Ｒｎ及びＲｐが
配設される。素子分離領域２は前述のトランジスタ形成
領域ＴｒＡに形成された素子分離領域２と同一の構造で
構成される。

【００４１】抵抗素子Ｒｎは、p型ウエル領域３に形成
され、抵抗部１０と、この抵抗部１０の一端側、他端側
にそれぞれ電気的に接続された一対の接続部７とを備え
構築される。この抵抗素子Ｒｎの抵抗部１０は、高抵抗
値に設定するために、低不純物濃度に設定されたn型半
導体領域で形成される。本実施の形態において、抵抗素
子Ｒｎの抵抗値を最適に設定するために、抵抗部１０は
nチャネルMISFETＴｒｎの動作領域７とは別に独立に形
成される。接続部７は高不純物濃度に設定されたn型半
導体領域７Ｂとこのn型半導体領域７Ｂ表面上に形成さ
れたサリサイド層７Ｃとで形成される。本実施の形態に
おいて、接続部７の半導体領域７ＢはnチャネルMISFET
Ｔｒｎの半導体領域７Ｂと同一の構造で、接続部７のサ
リサイド層７ＣはnチャネルMISFETＴｒｎのサリサイド
層７Ｃと同一の構造でそれぞれ形成される。抵抗素子Ｒ
ｎにおいては、高抵抗値を得るために、基本的には抵抗
部１０表面上にはサリサイド層が形成されない。抵抗素
子Ｒｎの接続部７には配線１６が電気的に接続され、接
続部７には配線１６との間の接続抵抗値を減少するため
にサリサイド層７Ｃが形成される。

【００４２】同様に、抵抗素子Ｒｐは、n型ウエル領域
４に形成され、抵抗部１１と、この抵抗部１１の一端
側、他端側にそれぞれ電気的に接続された一対の接続部
８とを備え構築される。この抵抗素子Ｒｐの抵抗部１１
は、高抵抗値に設定するために、低不純物濃度に設定さ
れたp型半導体領域で形成される。本実施の形態におい
て、抵抗素子Ｒｐの抵抗値を最適に設定するために、抵
抗部１１はpチャネルMISFETＴｒｐの動作領域８とは別
に独立に形成される。接続部８は高不純物濃度に設定さ
れたp型半導体領域８Ｂとこのp型半導体領域８Ｂ表面上
に形成されたサリサイド層８Ｃとで形成される。本実施
の形態において、接続部８の半導体領域８Ｂはpチャネ
ルMISFETＴｒｐの半導体領域８Ｂと同一の構造で、接続
部８のサリサイド層８ＣはpチャネルMISFETＴｒｐのサ
リサイド層８Ｃと同一の構造でそれぞれ形成される。抵
抗素子Ｒｐにおいては、高抵抗値を得るために、基本的
には抵抗部１１表面上にはサリサイド層が形成されな
い。抵抗素子Ｒｐの接続部８には配線１６が電気的に接
続される。

【００４３】＜半導体集積回路の製造方法＞次に、半導
体集積回路３０の製造方法について説明する。図３
（Ａ）乃至図１０（Ｐ）は製造方法を各製造工程毎に説
明するための半導体集積回路３０の工程縦断面構造図で
ある。

【００４４】（１）まず、単結晶珪素からなり低不純物
濃度に設定されたp型半導体基板１を準備する（図３
（Ａ）参照）。この後、図示しないが、半導体基板１表
面上に素子分離領域２を形成する各種処理を行うために
バッファ膜を形成する。このバッファ膜には例えば酸化
珪素膜が使用され、この酸化珪素膜は例えば熱酸化法で
形成する。

【００４５】（２）図３（Ａ）に示すように、半導体基
板１表面部にSTI構造を採用する素子分離領域２を形成
する。素子分領域２は、その領域が開口されたマスクを
バッファ膜表面上に形成し、マスクを用いて半導体基板
１表面部にトレンチ２Ａを形成し、マスクを除去した
後、トレンチ２Ａ内部に埋設絶縁体２Ｂを埋め込むこと
で形成される。マスクは例えばフォトリソグラフィ技術
で形成し、トレンチ２ＡはRIE等の異方性エッチングに
より形成する。埋設絶縁体２Ｂは、CVD法で酸化珪素膜
を堆積し、この酸化珪素膜を基板全面研磨、例えばCMP
（Chemical Machine Polish）法で後退させることによ
り、トレンチ２Ａ内部にのみ形成される。素子分離領域
２を形成した後、半導体基板１表面上に形成したバッフ
ァ膜は除去される。

【００４６】（３）図３（Ｂ）に示すように、半導体基
板１表面上の全面に新たにバッファ膜２０を形成する。
バッファ膜２０は不純物ドープで生じる半導体基板１表
面部のダメージを防止する。バッファ膜２０は例えば熱
酸化法で形成した酸化珪素膜を使用し、この酸化珪素膜
は数十ｎｍの膜厚で形成される。

【００４７】（４）図４（Ｃ）に示すように、トランジ
スタ形成領域ＴｒＡ、抵抗素子形成領域ＲＡのそれぞれ
において、半導体基板１表面部にp型ウエル領域３を形
成する。p型ウエル領域３は、この領域が開口されたマ
スクを使用し、イオン打込み法によりp型不純物をバッ
ファ膜２０を通して半導体基板１表面部に注入すること
で形成される。図示しないが、p型ウエル領域３を形成
するp型不純物の注入に前後してnチャネルMISFETＴｒｎ
の閾値電圧を調節する不純物が注入される。マスクには
例えばフォトリソグラフィ技術で形成されたレジストマ
スクが使用される。

【００４８】（５）図４（Ｄ）に示すように、トランジ
スタ形成領域ＴｒＡ、抵抗素子形成領域ＲＡのそれぞれ
において、半導体基板１表面部にn型ウエル領域４を形
成する。n型ウエル領域４は、この領域が開口されたマ
スクを使用し、イオン打込み法によりn型不純物をバッ
ファ膜２０を通して半導体基板１表面部に注入すること
で形成される。図示しないが、n型ウエル領域４を形成
するn型不純物の注入に前後してpチャネルMISFETＴｒｐ
の閾値電圧を調節する不純物が注入される。マスクには
例えばフォトリソグラフィ技術で形成されたレジストマ
スクが使用される。この後、バッファ膜２０は除去され
る。この除去にはNH₄Fが使用される。

【００４９】（６）図５（Ｅ）に示すように、半導体基
板１表面上であってn型ウエル領域３、p型ウエル領域４
のそれぞれの表面上にゲート絶縁膜５を形成する。ゲー
ト絶縁膜５には例えば熱酸化法で形成した酸化珪素膜が
使用され、この酸化珪素膜は4〜10ｎｍの膜厚で形成さ
れる。

【００５０】（７）図５（Ｆ）に示すように、ゲート絶
縁膜５表面上の全面に多結晶珪素膜６Ａを形成する。多
結晶珪素膜６Ａは、例えばCVD法で堆積し、250〜350ｎ
ｍの膜厚で形成する。

【００５１】（８）図６（Ｇ）に示すように、多結晶珪
素膜６Ａにパターンニングを行い、トランジスタ形成領
域ＴｒＡにおいてゲート電極６を構築する多結晶珪素膜
６Ａを形成する。パターンニングは、フォトリソグラフ
ィ技術で形成されたマスクを使用し、RIE等の異方性エ
ッチングにより行われる。

【００５２】この後、既に注入された不純物を活性化す
るために、熱処理（アニール）を行う。熱処理は800〜9
00℃の高温度で行われる。

【００５３】（９）図６（Ｈ）に示すように、LDD構造
を採用するMISFETを構築するために、トランジスタ形成
領域ＴｒＡにおいてp型ウエル領域３表面部分に低不純
物濃度のn型半導体領域７Ａを形成し、n型ウエル領域４
表面部分に低不純物濃度のp型半導体領域８Ａを形成す
る。n型半導体領域７Ａは、例えばイオン打込み法によ
り10¹⁴atoms/cm²程度の不純物濃度で砒素（As）を注入
することにより形成される。同様に、p型半導体領域８
Ａは、例えばイオン打込み法により10¹⁴atoms/cm²程度
の不純物濃度で硼素（B）を注入することにより形成さ
れる。

【００５４】（１０）図７（Ｉ）に示すように、抵抗素
子Ｒｎ、Ｒｐのそれぞれを構築するために、抵抗素子形
成領域ＲＡにおいてp型ウエル領域３表面部分に抵抗部
１０を形成し、n型ウエル領域４表面部分に抵抗部１１
を形成する。抵抗部１０は低不純物濃度に設定されたn
型半導体領域で形成され、このn型半導体領域はイオン
打込み法により10¹⁴〜10¹⁵atoms/cm²程度の不純物濃度
で砒素を注入することにより形成される。抵抗部１１は
低不純物濃度に設定されたp型半導体領域で形成され、
このp型半導体領域はイオン打込み法により10¹⁴〜10¹⁵a
toms/cm²程度の不純物濃度で硼素を注入することにより
形成される。

【００５５】（１１）図７（Ｊ）に示すように、半導体
基板１全面に酸化珪素膜（符号は付けない。）、窒化珪
素膜９のそれぞれを順次形成する。酸化珪素膜は、その
上層に形成された窒化珪素膜９のパターンニングの際に
エッチングストッパ層として使用され、例えばCVD法で
堆積される。窒化珪素膜９は、LDD構造を採用するMISFE
Tのサイドウォールスペーサ及びサリサイド層を形成し
ないためのサリサイド防止マスクを形成し、例えばスパ
ッタ法で堆積する。

【００５６】（１２）抵抗素子形成領域ＲＡの抵抗素子
Ｒｎの抵抗部１０上、抵抗素子Ｒｐの抵抗部１１上のそ
れぞれにおいて窒化珪素膜９上にエッチングマスク９Ｐ
を形成する（図８（Ｋ）参照）。エッチングマスク９Ｐ
は平坦部分におけるサリサイド防止マスクのパターンニ
ングに必要である。エッチングマスク９Ｐは例えばフォ
トリソグラフィ技術で形成したレジスト膜を使用する。

【００５７】（１３）図８（Ｋ）に示すように、エッチ
ングマスク９Ｐを使用しつつ、半導体基板１全面にRIE
等の異方性エッチングを行い、窒化珪素膜９をパターン
ニングし、トランジスタ形成領域ＴｒＡにおいてサイド
ウォールスペーサ９Ｓを形成するとともに抵抗素子形成
領域ＲＡにおいてサリサイド防止マスク９Ｓを形成す
る。サイドウォールスペーサ９Ｓはゲート電極６を構築
する多結晶珪素膜６Ａの側壁にこの多結晶珪素膜６Ａに
対して自己整合で形成される。さらに、サイドウォール
スペーサ９Ｓは、ソース領域とゲート電極との間並びに
ドレイン領域とゲート電極との間にサリサイド層が形成
されることを防止するサリサイド防止マスク（９Ｍ）と
して兼用される。

【００５８】（１４）図８（Ｌ）に示すように、トラン
ジスタ形成領域ＴｒＡのnチャネルMISFETＴｒｎ形成領
域においてウエル領域３表面部分に高不純物濃度のn型
半導体領域７Ｂを形成し、引き続きpチャネルMISFETＴ
ｒｐ形成領域においてウエル領域４表面部分に高不純物
濃度のp型半導体領域８Ｂを形成する。さらに、前述の
半導体領域７Ｂを形成する工程と同一製造工程で、抵抗
素子形成領域ＲＡの抵抗素子Ｒｎ形成領域において高不
純物濃度のn型半導体領域７Ｂを形成し、半導体領域８
Ｂを形成する工程と同一製造工程で、抵抗素子Ｒｐ形成
領域において高不純物濃度のp型半導体領域８Ｂを形成
する。半導体領域７Ｂは抵抗素子Ｒｎの接続部７を構築
する。半導体領域８Ｂは抵抗素子Ｒｐの接続部８を構築
する。

【００５９】トランジスタ形成領域ＴｒＡにおいて半導
体領域７Ｂ、８Ｂのそれぞれはサイドウォールスペーサ
（サリサイド防止マスク）９Ｓを不純物注入マスクとし
て使用し形成される。半導体領域７ＢはnチャネルMISFE
TＴｒｎのソース領域又はドレイン領域を構築する。半
導体領域８ＢはpチャネルMISFETＴｒｐのソース領域又
はドレイン領域を構築する。抵抗素子形成領域ＲＡにお
いて半導体領域７Ｂ、８Ｂはいずれもサリサイド防止マ
スク９Ｍを不純物注入マスクとして使用し形成される。
半導体領域７Ｂは抵抗素子Ｒｎの接続部、半導体領域８
Ｂは抵抗素子Ｒｐの接続部のそれぞれを構築する。

【００６０】半導体領域７Ｂは、イオン打込み法により
1×10¹⁵〜５×10¹⁵atoms/cm²程度の不純物濃度で砒素を
注入することにより形成される。半導体領域８Ｂは、イ
オン打込み法により1×10¹⁵〜５×10¹⁵atoms/cm²程度の
不純物濃度でフッ化硼素（BF₂）を注入することにより
形成される。注入された砒素、フッ化硼素はそれぞれ熱
処理により活性化される。この熱処理は900〜1000℃程
度の高温度で行われる。

【００６１】半導体領域７Ｂを形成する工程が終了した
時点で、サリサイド化前におけるnチャネルMISFETＴｒ
ｎ、抵抗素子Ｒｎのそれぞれが完成する。同様に、半導
体領域８Ｂを形成する工程が終了した時点で、サリサイ
ド化前におけるpチャネルMISFETＴｒｐ、抵抗素子Ｒｐ
のそれぞれが完成する。

【００６２】（１５）次に、サリサイド化処理を行う。
まず、図９（Ｍ）に示すように、MISFETのソース領域、
ドレイン領域、ゲート電極に相当する半導体領域７Ｂ、
８Ｂ、多結晶珪素膜６Ａのそれぞれの表面上のゲート絶
縁膜５を除去し、各サリサイド化を行う表面を露出させ
る。ゲート絶縁膜５は例えばNH₄Fにより除去する。

【００６３】（１６）図９（Ｎ）に示すように、トラン
ジスタ形成領域ＴｒＡにおいて、nチャネルMISFETＴｒ
ｎの半導体領域７Ｂ表面上にサリサイド層７Ｃ、多結晶
珪素膜６Ａ表面上にサリサイド層６Ｂ、pチャネルMISFE
TＴｒｐの半導体領域８Ｂ表面上にサリサイド層８Ｃ、
多結晶珪素膜６Ａ表面上にサリサイド層６Ｂのそれぞれ
を形成する。サリサイド層７Ｃ、８Ｃのそれぞれとサリ
サイド層６Ｂとの間はサイドウォールスペーサ９Ｓがサ
リサイド防止マスクとして機能するので短絡しない。さ
らに、抵抗素子形成領域ＲＡにおいて、抵抗素子Ｒｎの
接続部７の半導体領域７Ｂ表面上にサリサイド層７Ｃ、
抵抗素子Ｒｐの接続部８の半導体領域８Ｂ表面上に半導
体領域８Ｃのそれぞれを形成する。抵抗素子Ｒｎの抵抗
部１０、抵抗素子Ｒｐの抵抗部１１においては、それぞ
れの表面上にサリサイド防止マスク９Ｍが形成されてい
るので、サリサイド層は形成されない。前述のサリサイ
ド層７Ｃ、６Ｂ、８Ｃはいずれも同一製造工程で形成さ
れる。

【００６４】すなわち、まず、ゲート絶縁膜５が取り除
かれた半導体領域７Ｂ、８Ｂ、多結晶珪素膜６Ａのそれ
ぞれの表面部分に例えば砒素をイオン打込み法で注入
し、砒素が注入された各表面部分を非晶質化する。次
に、チタン（Ti）膜、窒化チタン（TiN）膜のそれぞれ
を順次積層し、サリサイド化熱処理を行う。このサリサ
イド化熱処理により、半導体領域７Ｂの珪素とチタンと
の反応でチタンシリサイド（TiSi₂）からなるサリサイ
ド層７Ｃが形成される。同様に、半導体領域８Ｂの珪素
とチタンとの反応でチタンシリサイドからなるサリサイ
ド層８Ｃが形成される。さらに、多結晶珪素膜６Ａの珪
素とチタンとの反応でチタンシリサイドからなるサリサ
イド層６Ｂが形成される。

【００６５】チタン膜は、チタンシリサイド膜を形成す
るために、例えばスパッタ法により20〜50ｎｍの膜厚で
形成する。窒化チタン膜は、半導体領域７Ｂ、８Ｂ、多
結晶珪素膜６Ａのそれぞれに注入された不純物のアウト
ディフュージョンを防止するために、例えばスパッタ法
により数十ｎｍの膜厚で形成する。サリサイド化熱処理
は約700℃程度の温度で行われる。

【００６６】サリサイド層７Ｃ及び６Ｂの形成により、
半導体領域７Ａ、７Ｂ及びサリサイド層７Ｃからなる動
作領域７と、多結晶珪素膜６Ａ及びサリサイド層６Ｂか
らなるゲート電極６とを有するnチャネルMISFETＴｒｎ
が完成する。同様に、サリサイド層８Ｃ及び６Ｂの形成
により、半導体領域８Ａ、８Ｂ及びサリサイド層８Ｃか
らなる動作領域８と、多結晶珪素膜６Ａ及びサリサイド
層６Ｂからなるゲート電極６とを有するpチャネルMISFE
TＴｒｐが完成する。さらに、サリサイド層７Ｃの形成
により、半導体領域７Ｂ及びサリサイド層７Ｃからなる
接続部７と、表面にサリサイド層が形成されていない抵
抗部１０とを有する抵抗素子Ｒｎが完成する。同様に、
サリサイド層８Ｃの形成により、半導体領域８Ｂ及びサ
リサイド層８Ｃからなる接続部８と、表面にサリサイド
層が形成されていない抵抗部１１とを有する抵抗素子Ｒ
ｐが完成する。

【００６７】サリサイド層の形成に寄与しない余分なチ
タン膜、窒化チタン膜は例えばSHによりエッチングされ
除去される。

【００６８】（１７）図１０（Ｏ）に示すように、抵抗
素子形成領域ＲＡにおいて、サリサイド防止マスク９Ｍ
を除去する。サリサイド防止マスク９Ｍは、フォトリソ
グラフィ技術及びエッチング技術により除去される。

【００６９】（１８）図１０（Ｐ）に示すように、層間
絶縁膜１５、接続孔、配線１６のそれぞれを順次形成す
る。層間絶縁膜１５には例えばBPSG膜が使用され、BPSG
膜はCVD法により形成される。接続孔は、フォトリソグ
ラフィ技術で形成したマスクを使用し、RIE等の異方性
エッチングにより形成される。配線１６には例えばアル
ミニウム合金膜を主体とした複合膜が使用され、この複
合膜はスパッタ法で堆積された後にパターンニングされ
る。

【００７０】（１９）前述の図１に示すように、配線１
６上に保護膜１７を形成することにより、本実施の形態
に係る半導体集積回路３０が完成する。

【００７１】このように構成される半導体集積回路３０
においては、半導体領域（半導体、詳細には単結晶珪
素）７Ｂとそれよりもシート抵抗値が小さいサリサイド
層７Ｃとで動作領域７が形成でき、さらに多結晶珪素膜
（半導体）６Ａとそれよりもシート抵抗値が小さいサリ
サイド層６Ｂとでゲート電極６が形成できるので、nチ
ャネルMISFETＴｒｎにおいて回路動作信号の信号伝達速
度が向上でき、回路動作速度の高速化が実現できる。同
様に、半導体領域８Ｂとそれよりもシート抵抗値が小さ
いサリサイド層８Ｃとで動作領域８が形成でき、さらに
多結晶珪素膜６Ａとそれよりもシート抵抗値が小さいサ
リサイド層６Ｂとでゲート電極６が形成できるので、p
チャネルMISFETＴｒｐにおいて回路動作信号の信号伝達
速度が向上でき、回路動作速度の高速化が実現できる。
この効果に加えて、サリサイド層が形成されない抵抗部
（半導体）１０又は１１で抵抗素子Ｒｎ又はＲｐが構築
でき、抵抗素子Ｒｎ又はＲｐの抵抗値を高く設定しても
抵抗素子Ｒｎ又はＲｐの占有面積が減少できる。従っ
て、半導体集積回路３０の集積化が実現できる。

【００７２】さらに、半導体集積回路３０の製造方法に
おいては、nチャネルMISFETＴｒｎの動作領域７（又はp
チャネルMISFETＴｒｐの動作領域８）とゲート電極６と
の間のサリサイド層の形成を防止する（双方の間の短絡
を防止する）サイドウォールスペーサ（サリサイド防止
マスク）９Ｓを形成する工程を利用して抵抗素子Ｒｎ又
はＲｐの抵抗部１０又は１１上にサリサイド防止マスク
９Ｍが形成できる。サリサイド防止マスク９Ｍを別途独
立に形成する工程が省略できるので、半導体集積回路３
０の製造工程数が削減できる。

【００７３】さらに、半導体集積回路３０の製造方法に
おいては、nチャネルMISFETＴｒｎ又はpチャネルMISFET
ＴｒｐにLDD構造が採用され、LDD構造を形成するサイド
ウォールスペーサ９Ｓを形成する工程が基本的に製造プ
ロセスに組み込まれているので、サイドウォールスペー
サ９Ｓを形成する工程を利用してサリサイド防止マスク
９Ｍが形成できる。従って、サイドウォールスペーサ９
Ｓを形成する製造マスクにサリサイド防止マスク９Ｍの
パターンを追加するだけで、別途独立にマスクを形成す
る必要がなくなるので、半導体集積回路３０の製造工程
数が大幅に削減できる。

【００７４】（第２の実施の形態）前述の第１の実施の
形態に係る半導体集積回路３０は抵抗素子形成領域ＲＡ
においてサリサイド防止マスク９Ｍは残存させていた
が、本実施の形態に係る半導体集積回路３０はサリサイ
ド防止マスク９Ｍをそのまま残存させる。

【００７５】＜半導体集積回路の断面構成＞図１１は本
発明の第２の実施の形態に係る半導体集積回路３０の要
部縦断面構造図ある。図１１に示すように、本実施の形
態に係る半導体集積回路３０は抵抗素子形成領域ＲＡに
おいて抵抗素子Ｒｎの抵抗部１０上、抵抗素子Ｒｐの抵
抗部１１上にはサリサイド防止マスク９Ｍを残存させ
る。

【００７６】＜半導体集積回路の製造方法＞次に、半導
体集積回路３０の製造方法について説明する。図１２
（Ａ）及び図１２（Ｂ）は製造方法を各製造工程毎に説
明するための半導体集積回路３０の工程縦断面構造図で
ある。

【００７７】（１）前述の第１の実施の形態に係る半導
体集積回路３０の製造方法において図９（Ｎ）に示す工
程と同様に、図１２（Ａ）に示すように、サリサイド化
処理を行い、トランジスタ形成領域ＴｒＡにサリサイド
層７Ｃ、８Ｃ及び６Ｂを形成するとともに、抵抗素子形
成領域ＲＡにサリサイド層７Ｃ及び８Ｃを形成する。す
なわち、トランジスタ形成領域ＴｒＡにおいては、サリ
サイド層７Ｃを含む動作領域７及びサリサイド層６Ｂを
含むゲート電極６が形成され、nチャネルMISFETＴｒｎ
が完成する。同様に、サリサイド層８Ｃを含む動作領域
８及びサリサイド層６Ｂを含むゲート電極６が形成さ
れ、pチャネルMISFETＴｒｐが完成する。抵抗素子形成
領域ＲＡにおいては、サリサイド層７Ｃを含む接続部７
及び抵抗部１０を有する抵抗素子Ｒｎが、サリサイド層
８Ｃを含む接続部８及び抵抗部１１を有する抵抗素子Ｒ
ｐがそれぞれ完成する。

【００７８】トランジスタ形成領域ＴｒＡにおいて、動
作領域７のサリサイド層７Ｃとゲート電極６のサリサイ
ド層６Ｂとの間、動作領域８のサリサイド層８Ｃとゲー
ト電極６のサリサイド層６Ｂとの間のそれぞれの短絡防
止にはサイドウォールスペーサ９Ｓが使用される。抵抗
素子形成領域ＲＡにおいて抵抗部１０、１１のそれぞれ
の表面上へのサリサイド層の形成防止にはサリサイド防
止マスク９Ｍが形成される。

【００７９】（２）図１２（Ｂ）に示すように、前述の
抵抗素子形成領域ＲＡに形成されているサリサイド防止
マスク９Ｍはそのまま残存させた状態で、層間絶縁膜１
５、接続孔、配線１６のそれぞれを順次形成する。

【００８０】（３）この後、前述の図１１に示す保護膜
１７を形成することにより、本実施の形態に係る半導体
集積回路３０は完成する。

【００８１】このような半導体集積回路３０の製造方法
においては、抵抗素子形成領域ＲＡに形成されたサリサ
イド防止マスク９Ｍを除去する工程が省略できるので、
製造工程数が削減できる。

【００８２】（第３の実施の形態）本実施の形態は、半
導体集積回路３０において、MISFETＴｒの動作領域の半
導体領域を形成する工程を利用して抵抗素子Ｒの抵抗部
を形成する場合を説明する。さらに、本実施の形態は、
MISFETＴｒのゲート絶縁膜５を形成する工程を利用して
抵抗素子Ｒの抵抗部表面上にサリサイド防止マスクを形
成する場合を説明する。

【００８３】＜半導体集積回路の断面構成＞図１３は本
発明の第３の実施の形態に係る半導体集積回路３０の要
部縦断面構造図ある。図１３に示すように、本実施の形
態に係る半導体集積回路３０において、抵抗素子形成領
域ＲＡの抵抗素子Ｒｎは高不純物濃度に設定されたn型
半導体領域を主体とした抵抗部７Ｂを備える。抵抗部７
Ｂは、トランジスタ形成領域ＴｒＡのnチャネルMISFET
Ｔｒｎの動作領域７を構築する半導体領域７Ｂと実質的
に同一構造（製造プロセス的には同一製造工程）で形成
される。同様に、抵抗素子Ｒｐは高不純物濃度に設定さ
れたp型半導体領域を主体とした抵抗部８Ｂを備える。
抵抗部８Ｂは、pチャネルMISFETＴｒｐの動作領域８を
構築する半導体領域８Ｂと実質的に同一構造（製造プロ
セス的には同一製造工程）で形成される。

【００８４】抵抗素子Ｒｎの抵抗部７Ｂ表面上、抵抗素
子Ｒｐの抵抗部８Ｂ表面上にはいずれもサリサイド層が
形成されない。このサリサイド層の形成防止にはサリサ
イド防止マスク５Ｍが使用される。サリサイド防止マス
ク５Ｍは、nチャネルMISFETＴｒｎ、pチャネルMISFETＴ
ｒｐのそれぞれのゲート絶縁膜５と同一構造（製造プロ
セス的には同一製造工程）で形成される。

【００８５】＜半導体集積回路の製造方法＞次に、半導
体集積回路３０の製造方法について説明する。図１４
（Ａ）乃至図１６（Ｆ）は製造方法を各製造工程毎に説
明するための半導体集積回路３０の工程縦断面構造図で
ある。

【００８６】（１）前述の第１の実施の形態に係る半導
体集積回路３０の製造方法において図５（Ｅ）に示す工
程と同様に半導体基板１表面上の全域にゲート絶縁膜５
を形成する。このゲート絶縁膜５はトランジスタ形成領
域ＴｒＡにおいてMISFETのゲート絶縁膜５として形成さ
れ、抵抗素子形成領域ＲＡにおいては後工程でサリサイ
ド防止マスク５Ｍとして使用される。

【００８７】（２）前述の図５（Ｆ）及び図６（Ｇ）に
示すように、トランジスタ形成領域ＴｒＡにおいてゲー
ト電極６を構築する多結晶珪素膜６Ａをゲート絶縁膜５
表面上に形成する。

【００８８】（３）図１４（Ａ）に示すように、LDD構
造を採用するMISFETを構築するために、トランジスタ形
成領域ＴｒＡにおいてp型ウエル領域３表面部分に低不
純物濃度のn型半導体領域７Ａを形成し、n型ウエル領域
４表面部分に低不純物濃度のp型半導体領域８Ａを形成
する。n型半導体領域７Ａは、例えばイオン打込み法に
より10¹⁴atoms/cm²程度の不純物濃度で砒素を注入する
ことにより形成される。同様に、p型半導体領域８Ａ
は、例えばイオン打込み法により10¹⁴atoms/cm²程度の
不純物濃度で硼素を注入することにより形成される。

【００８９】このとき、半導体領域７Ａを形成する工程
と同一工程において、抵抗素子形成領域ＲＡのp型ウエ
ル領域３表面部分に低不純物濃度のn型半導体領域７Ａ
を形成し、n型ウエル領域４表面部分に低不純物濃度のp
型半導体領域８Ａを形成する。半導体領域７Ａは抵抗素
子Ｒｎの抵抗部７Ｂを構築し、半導体領域８Ａは抵抗素
子Ｒｐの抵抗部８Ｂを構築する。

【００９０】（４）図１４（Ｂ）に示すように、半導体
基板１全面に酸化珪素膜（符号は付けない。）、窒化珪
素膜９のそれぞれを順次形成する。窒化珪素膜９は、LD
D構造を採用するMISFETのサイドウォールスペーサ（及
びサリサイド防止マスク）９Ｓを形成するために形成さ
れ、例えばスパッタ法で堆積される。

【００９１】（５）図１５Ｃ）に示すように、半導体基
板１全面にRIE等の異方性エッチングを行い、窒化珪素
膜９をパターンニングし、トランジスタ形成領域ＴｒＡ
においてサイドウォールスペーサ９Ｓを形成する。サイ
ドウォールスペーサ９Ｓはゲート電極６を構築する多結
晶珪素膜６Ａの側壁にこの多結晶珪素膜６Ａに対して自
己整合で形成される。サイドウォールスペーサ９Ｓは、
ソース領域とゲート電極との間並びにドレイン領域とゲ
ート電極との間にサリサイド層が形成されることを防止
するサリサイド防止マスク（９Ｍ）として兼用される。

【００９２】（６）図１５（Ｄ）に示すように、トラン
ジスタ形成領域ＴｒＡのnチャネルMISFETＴｒｎ形成領
域においてウエル領域３表面部分に高不純物濃度のn型
半導体領域７Ｂを形成し、引き続きpチャネルMISFETＴ
ｒｐ形成領域においてウエル領域４表面部分に高不純物
濃度のp型半導体領域８Ｂを形成する。さらに、前述の
半導体領域７Ｂを形成する工程と同一製造工程で、抵抗
素子形成領域ＲＡの抵抗素子Ｒｎ形成領域において高不
純物濃度のn型半導体領域７Ｂを形成し、半導体領域８
Ｂを形成する工程と同一製造工程で、抵抗素子Ｒｐ形成
領域において高不純物濃度のp型半導体領域８Ｂを形成
する。半導体領域７Ｂは抵抗素子Ｒｎの接続部７を構築
しかつ抵抗部７Ｂを構築する。半導体領域８Ｂは抵抗素
子Ｒｐの接続部８を構築し抵抗部７Ｂを構築する。

【００９３】トランジスタ形成領域ＴｒＡにおいて半導
体領域７Ｂ、８Ｂのそれぞれはサイドウォールスペーサ
（サリサイド防止マスク）９Ｓを不純物注入マスクとし
て使用し形成される。半導体領域７ＢはnチャネルMISFE
TＴｒｎのソース領域又はドレイン領域を構築する。半
導体領域８ＢはpチャネルMISFETＴｒｐのソース領域又
はドレイン領域として使用される。抵抗素子形成領域Ｒ
Ａにおいて半導体領域７Ｂは抵抗素子Ｒｎの全域に形成
され、半導体領域８Ｂは抵抗素子Ｒｐの全域に形成され
る。

【００９４】半導体領域７Ｂは、イオン打込み法により
1×10¹⁵〜５×10¹⁵atoms/cm²程度の不純物濃度で砒素を
注入することにより形成される。半導体領域８Ｂは、イ
オン打込み法により1×10¹⁵〜５×10¹⁵atoms/cm²程度の
不純物濃度でフッ化硼素（BF₂）を注入することにより
形成される。注入された砒素、フッ化硼素はそれぞれ熱
処理により活性化される。この熱処理は900〜1000℃程
度の高温度で行われる。

【００９５】半導体領域７Ｂを形成する工程が終了した
時点で、サリサイド化前におけるnチャネルMISFETＴｒ
ｎ、抵抗素子Ｒｎのそれぞれが完成する。同様に、半導
体領域８Ｂを形成する工程が終了した時点で、サリサイ
ド化前におけるpチャネルMISFETＴｒｐ、抵抗素子Ｒｐ
のそれぞれが完成する。

【００９６】（７）次に、サリサイド化処理を行う。ま
ず、図１６（Ｅ）に示すように、MISFETのソース領域、
ドレイン領域、ゲート電極に相当する半導体領域７Ｂ、
８Ｂ、多結晶珪素膜６Ａのそれぞれの表面上のゲート絶
縁膜５を除去し、各サリサイド化を行う表面を露出させ
る。

【００９７】さらに、抵抗素子形成領域ＲＡにおいて
は、抵抗素子Ｒｎの接続部７を構築する半導体領域７Ｂ
表面上、抵抗素子Ｒｐの接続部８を構築する半導体領域
８Ｂ表面上のゲート絶縁膜５を除去し各サリサイド化を
行う表面を露出させるとともに、抵抗部７Ｂ表面上のゲ
ート絶縁膜５、抵抗部８Ｂ表面上のゲート絶縁膜５のそ
れぞれによりサリサイド防止マスク５Ｍを形成する。

【００９８】トランジスタ形成領域ＴｒＡにおけるゲー
ト絶縁膜５の除去、抵抗素子形成領域ＲＡにおけるゲー
ト絶縁膜５の除去、並びにサリサイド防止マスク５Ｍの
形成は、例えばNH₄Fにより行われ、同一工程で行われ
る。抵抗素子形成領域ＲＡにおけるゲート絶縁膜５の除
去並びにサリサイド防止マスク５Ｍの形成には、同図１
６（Ｅ）に示すエッチングマスク５Ｐが使用される。エ
ッチングマスク５Ｐには例えばフォトリソグラフィ技術
で形成されたレジストマスクが使用される。エッチング
マスク５Ｐはゲート絶縁膜５の除去並びにサリサイド防
止マスク５Ｍの形成が終了した後に除去される。

【００９９】（８）図１６（Ｆ）に示すように、トラン
ジスタ形成領域ＴｒＡにおいて、nチャネルMISFETＴｒ
ｎの半導体領域７Ｂ表面上にサリサイド層７Ｃ、多結晶
珪素膜６Ａ表面上にサリサイド層６Ｂ、pチャネルMISFE
TＴｒｐの半導体領域８Ｂ表面上にサリサイド層８Ｃ、
多結晶珪素膜６Ａ表面上にサリサイド層６Ｂのそれぞれ
を形成する。サリサイド層７Ｃ、８Ｃのそれぞれとサリ
サイド層６Ｂとの間はサイドウォールスペーサ９Ｓがサ
リサイド防止マスクとして機能するので短絡しない。さ
らに、抵抗素子形成領域ＲＡにおいて、抵抗素子Ｒｎの
接続部７の半導体領域７Ｂ表面上にサリサイド層７Ｃ、
抵抗素子Ｒｐの接続部８の半導体領域８Ｂ表面上に半導
体領域８Ｃのそれぞれを形成する。抵抗素子Ｒｎの抵抗
部７Ｂ、抵抗素子Ｒｐの抵抗部８Ｂにおいては、それぞ
れの表面上にサリサイド防止マスク５Ｍが形成されてい
るので、サリサイド層は形成されない。前述のサリサイ
ド層７Ｃ、６Ｂ、８Ｃはいずれも同一製造工程で形成さ
れる。このサリサイド層７Ｃ、６Ｂ、８Ｃの形成方法
は、前述の第１の実施の形態に係る半導体集積回路３０
の製造方法において説明したので、この実施の形態での
説明は省略する。

【０１００】サリサイド層７Ｃ及び６Ｂの形成により、
半導体領域７Ａ、７Ｂ及びサリサイド層７Ｃからなる動
作領域７と、多結晶珪素膜６Ａ及びサリサイド層６Ｂか
らなるゲート電極６とを有するnチャネルMISFETＴｒｎ
が完成する。同様に、サリサイド層８Ｃ及び６Ｂの形成
により、半導体領域８Ａ、８Ｂ及びサリサイド層８Ｃか
らなる動作領域８と、多結晶珪素膜６Ａ及びサリサイド
層６Ｂからなるゲート電極６とを有するpチャネルMISFE
TＴｒｐが完成する。さらに、サリサイド層７Ｃの形成
により、半導体領域７Ｂ及びサリサイド層７Ｃからなる
接続部７と、表面にサリサイド層が形成されていない抵
抗部７Ｂとを有する抵抗素子Ｒｎが完成する。同様に、
サリサイド層８Ｃの形成により、半導体領域８Ｂ及びサ
リサイド層８Ｃからなる接続部８と、表面にサリサイド
層が形成されていない抵抗部８Ｂとを有する抵抗素子Ｒ
ｐが完成する。

【０１０１】（９）前述の第１の実施の形態に係る半導
体集積回路３０の製造方法において図１０（Ｐ）に示す
工程と同様に、層間絶縁膜１５、接続孔、配線１６のそ
れぞれを順次形成する。

【０１０２】（１０）そして、前述の図１３に示すよう
に、配線１６上に保護膜１７を形成することにより、本
実施の形態に係る半導体集積回路３０が完成する。

【０１０３】このような半導体集積回路３０の製造方法
においては、nチャネルMISFETＴｒｎの動作領域７の半
導体領域７Ｂ（及び半導体領域７Ａ）を形成する工程を
利用して抵抗素子Ｒｎの抵抗部７Ｂが形成できるので、
製造工程数が削減できる。同様に、pチャネルMISFETＴ
ｒｐの動作領域８の半導体領域８Ｂ（及び半導体領域８
Ａ）を形成する工程を利用して抵抗素子Ｒｐの抵抗部８
Ｂが形成できるので、製造工程数が削減できる。従っ
て、前述の第１の実施の形態に係る半導体集積回路３０
で得られる効果に加えて、より一層製造工程数が削減で
きる。

【０１０４】さらに、nチャネルMISFETＴｒｎ、pチャネ
ルMISFETＴｒｐのそれぞれのゲート絶縁膜５を形成する
工程でサリサイド防止マスク５Ｍが形成できるので、こ
のサリサイド防止マスク５Ｍを別途独立に形成する場合
に比べて、半導体集積回路３０の製造工程数が削減でき
る。

【０１０５】（第４の実施の形態）本実施の形態は、半
導体集積回路３０に搭載された抵抗素子Ｒを多結晶珪素
膜で形成する場合を説明する。

【０１０６】＜半導体集積回路の断面構成＞図１７は本
発明の第４の実施の形態に係る半導体集積回路３０の要
部縦断面構造図ある。図１７に示すように、本実施の形
態に係る半導体集積回路３０において、抵抗素子形成領
域ＲＡの抵抗素子Ｒは、素子分離領域２上に配設され、
抵抗部６Ａと、その一端側及び他端側にそれぞれ電気的
に接続された接続部６とを備え構築される。

【０１０７】抵抗部６Ａは多結晶珪素膜で形成され、こ
の多結晶珪素膜はトランジスタ形成領域ＴｒＡのnチャ
ネルMISFETＴｒｎ又はpチャネルMISFETＴｒｐのゲート
電極６を構築する多結晶珪素膜６Ａと実質的に同一構造
（製造プロセス的には同一製造工程）で形成される。抵
抗部６Ａ表面上にはサリサイド防止マスク９Ｍが形成さ
れており、サリサイド層は形成されない。

【０１０８】接続部６は多結晶珪素膜６Ａ及びその表面
上に形成されたサリサイド層６Ｂで形成される。すなわ
ち、この接続部６の構造はnチャネルMISFETＴｒｎ又はp
チャネルMISFETＴｒｐのゲート電極６と実質的に同一構
造（製造プロセス的には同一製造工程）で形成される。
接続部６には配線１６が電気的に接続される。

【０１０９】＜半導体集積回路の製造方法＞次に、半導
体集積回路３０の製造方法について説明する。図１８
（Ａ）乃至図２０（Ｆ）は製造方法を各製造工程毎に説
明するための半導体集積回路３０の工程縦断面構造図で
ある。

【０１１０】（１）前述の第１の実施の形態に係る半導
体集積回路３０の製造方法において図５（Ｅ）に示す工
程と同様に半導体基板１表面上の全域にゲート絶縁膜５
を形成する。そして、図５（Ｆ）及び図６（Ｇ）に示す
ように、トランジスタ形成領域ＴｒＡにおいてゲート電
極６を構築する多結晶珪素膜６Ａをゲート絶縁膜５表面
上に形成する。このとき、抵抗素子形成領域ＲＡにおい
ては、ゲート電極６を構築する多結晶珪素膜６Ａと同一
製造工程で抵抗素子Ｒを形成する多結晶珪素膜６Ａを形
成する（図１８（Ａ）参照）。

【０１１１】（２）図１８（Ａ）に示すように、LDD構
造を採用するMISFETを構築するために、トランジスタ形
成領域ＴｒＡにおいてp型ウエル領域３表面部分に低不
純物濃度のn型半導体領域７Ａを形成し、n型ウエル領域
４表面部分に低不純物濃度のp型半導体領域８Ａを形成
する。n型半導体領域７Ａは、例えばイオン打込み法に
より10¹⁴atoms/cm²程度の不純物濃度で砒素を注入する
ことにより形成される。同様に、p型半導体領域８Ａ
は、例えばイオン打込み法により10¹⁴atoms/cm²程度の
不純物濃度で硼素を注入することにより形成される。

【０１１２】（３）図１８（Ｂ）に示すように、抵抗素
子形成領域ＲＡにおいて、多結晶珪素膜６Ａに抵抗値を
設定する不純物を注入し、抵抗素子Ｒの抵抗部６Ａを形
成する。不純物の注入においてはトランジスタ形成領域
ＴｒＡがマスク６Ｐで覆われ、イオン打込み法により抵
抗素子形成領域ＲＡの多結晶珪素膜６Ａにのみ選択的に
不純物が注入される。マスク６Ｐには例えばフォトリソ
グラフィ技術で形成されたレジストマスクが使用され、
不純物には例えば砒素が使用される。

【０１１３】（４）図１９（Ｃ）に示すように、半導体
基板１全面に酸化珪素膜（符号は付けない。）、窒化珪
素膜９のそれぞれを順次形成する。窒化珪素膜９は、LD
D構造を採用するMISFETのサイドウォールスペーサ（及
びサリサイド防止マスク）９Ｓを形成するために形成さ
れ、例えばスパッタ法で堆積される。さらに、窒化珪素
膜９は、抵抗素子Ｒの抵抗部６Ａ表面上にサリサイド層
を形成しないためのサリサイド防止マスク９Ｍを形成す
るために形成される。

【０１１４】（５）図１９（Ｄ）に示すように、半導体
基板１全面にRIE等の異方性エッチングを行い、窒化珪
素膜９をパターンニングし、トランジスタ形成領域Ｔｒ
Ａにおいてサイドウォールスペーサ９Ｓを形成する。サ
イドウォールスペーサ９Ｓはゲート電極６を構築する多
結晶珪素膜６Ａの側壁にこの多結晶珪素膜６Ａに対して
自己整合で形成される。サイドウォールスペーサ９Ｓ
は、ソース領域とゲート電極との間並びにドレイン領域
とゲート電極との間にサリサイド層が形成されることを
防止するサリサイド防止マスク（９Ｍ）として兼用され
る。

【０１１５】さらに、抵抗素子形成領域ＲＡにおいて
は、窒化珪素膜９によりサリサイド防止マスク９Ｍが形
成される。このサリサイド防止マスク９Ｍはその表面上
に形成されたエッチングマスク９Ｐによりパターンニン
グされる。

【０１１６】（６）図２０（Ｅ）に示すように、トラン
ジスタ形成領域ＴｒＡのnチャネルMISFETＴｒｎ形成領
域においてウエル領域３表面部分に高不純物濃度のn型
半導体領域７Ｂを形成し、引き続きpチャネルMISFETＴ
ｒｐ形成領域においてウエル領域４表面部分に高不純物
濃度のp型半導体領域８Ｂを形成する。さらに、必要に
応じて前述の半導体領域７Ｂを形成する工程と同一製造
工程で、抵抗素子形成領域ＲＡにおいて抵抗素子Ｒの接
続部６に高不純物濃度のn型半導体領域７Ｂ（又はp型半
導体領域８Ｂ）を形成してもよい。

【０１１７】トランジスタ形成領域ＴｒＡにおいて半導
体領域７Ｂ、８Ｂのそれぞれはサイドウォールスペーサ
（サリサイド防止マスク）９Ｓを不純物導入マスクとし
て使用し形成される。半導体領域７ＢはnチャネルMISFE
TＴｒｎのソース領域又はドレイン領域を構築する。半
導体領域８ＢはpチャネルMISFETＴｒｐのソース領域又
はドレイン領域として使用される。

【０１１８】半導体領域７Ｂを形成する工程が終了した
時点で、サリサイド化前におけるnチャネルMISFETＴｒ
ｎ、抵抗素子Ｒｎのそれぞれが完成する。同様に、半導
体領域８Ｂを形成する工程が終了した時点で、サリサイ
ド化前におけるpチャネルMISFETＴｒｐ、抵抗素子Ｒの
それぞれが完成する。

【０１１９】（７）次に、サリサイド化処理を行う。ま
ず、前述の第１の実施の形態に係る半導体集積回路３０
の製造方法において図９（Ｍ）に示す工程と同様に、MI
SFETのソース領域、ドレイン領域、ゲート電極に相当す
る半導体領域７Ｂ、８Ｂ、多結晶珪素膜６Ａのそれぞれ
の表面上のゲート絶縁膜５を除去し、各サリサイド化を
行う表面を露出させる。

【０１２０】さらに、抵抗素子形成領域ＲＡにおいて
は、抵抗素子Ｒの接続部６を構築する多結晶珪素膜６Ａ
表面上の酸化珪素膜を除去しサリサイド化を行う表面を
露出させる。

【０１２１】トランジスタ形成領域ＴｒＡにおけるゲー
ト絶縁膜５の除去並びに抵抗素子形成領域ＲＡにおける
酸化珪素膜の除去は、例えばNH₄Fにより行われ、同一工
程で行われる。

【０１２２】（８）図２０（Ｆ）に示すように、トラン
ジスタ形成領域ＴｒＡにおいて、nチャネルMISFETＴｒ
ｎの半導体領域７Ｂ表面上にサリサイド層７Ｃ、多結晶
珪素膜６Ａ表面上にサリサイド層６Ｂ、pチャネルMISFE
TＴｒｐの半導体領域８Ｂ表面上にサリサイド層８Ｃ、
多結晶珪素膜６Ａ表面上にサリサイド層６Ｂのそれぞれ
を形成する。サリサイド層７Ｃ、８Ｃのそれぞれとサリ
サイド層６Ｂとの間はサイドウォールスペーサ９Ｓがサ
リサイド防止マスクとして機能するので短絡しない。さ
らに、抵抗素子形成領域ＲＡにおいて、抵抗素子Ｒの接
続部６の多結晶珪素膜６Ａ表面上にサリサイド層６Ｂを
形成する。抵抗素子Ｒの抵抗部６Ａ表面上にはサリサイ
ド防止マスク９Ｍが形成されているので、サリサイド層
は形成されない。前述のサリサイド層７Ｃ、６Ｂ、８Ｃ
はいずれも同一製造工程で形成される。このサリサイド
層７Ｃ、６Ｂ、８Ｃの形成方法は、前述の第１の実施の
形態に係る半導体集積回路３０の製造方法において説明
したので、この実施の形態での説明は省略する。

【０１２３】サリサイド層７Ｃ及び６Ｂの形成により、
半導体領域７Ａ、７Ｂ及びサリサイド層７Ｃからなる動
作領域７と、多結晶珪素膜６Ａ及びサリサイド層６Ｂか
らなるゲート電極６とを有するnチャネルMISFETＴｒｎ
が完成する。同様に、サリサイド層８Ｃ及び６Ｂの形成
により、半導体領域８Ａ、８Ｂ及びサリサイド層８Ｃか
らなる動作領域８と、多結晶珪素膜６Ａ及びサリサイド
層６Ｂからなるゲート電極６とを有するpチャネルMISFE
TＴｒｐが完成する。さらに、サリサイド層６Ｂの形成
により、多結晶珪素膜６Ａ及びサリサイド層６Ｂからな
る接続部６と、表面にサリサイド層が形成されていない
抵抗部６Ａとを有する抵抗素子Ｒが完成する。

【０１２４】（９）前述の第１の実施の形態に係る半導
体集積回路３０の製造方法において図１０（Ｐ）に示す
工程と同様に、層間絶縁膜１５、接続孔、配線１６のそ
れぞれを順次形成する。

【０１２５】（１０）そして、前述の図１７に示すよう
に、配線１６上に保護膜１７を形成することにより、本
実施の形態に係る半導体集積回路３０が完成する。

【０１２６】このような半導体集積回路３０の製造方法
においては、nチャネルMISFETＴｒｎ（又はpチャネルMI
SFETＴｒｐ）のゲート電極６の多結晶珪素膜６Ａを形成
する工程を利用して抵抗素子Ｒの抵抗部６Ａが形成で
き、ゲート電極６の多結晶珪素膜６Ａ及びサリサイド層
６Ｂを形成する工程を利用して抵抗素子Ｒの接続部６が
形成できるので、製造工程数が削減できる。従って、前
述の第１の実施の形態に係る半導体集積回路３０で得ら
れる効果に加えて、より一層製造工程数が削減できる。

【０１２７】なお、本発明は前述の実施の形態に限定さ
れない。本発明は、基本的にはサリサイド構造を有する
MISFETと抵抗素子とを備えていればよく、抵抗素子とし
て例えば静電気破壊防止回路の抵抗素子にも適用でき
る。

【０１２８】

【発明の効果】本発明は、トランジスタの回路動作の高
速化を実現しつつ、抵抗素子の占有面積を減少して集積
化を実現できる半導体集積回路を提供できる。

【０１２９】さらに、本発明は、抵抗素子の抵抗長の増
加に起因する信号速度の低下、消費電力の増大、抵抗値
のばらつき等を防止できる半導体集積回路を提供でき
る。

【０１３０】さらに、本発明は、特にサリサイド技術が
適用されるトランジスタと抵抗素子とが同一半導体基板
に混在する半導体集積回路において上記効果が得られ
る。さらに、本発明は、アナログデジタルラダー抵抗部
を構築する抵抗素子とアナログデジタルラダー抵抗部の
周囲に配設された回路を構築する絶縁ゲート型電界効果
トランジスタとが同一半導体基板に混在する半導体集積
回路において上記効果が得られる。

【０１３１】さらに、本発明は、製造工程数を削減でき
る半導体集積回路の製造方法を提供できる。本発明は、
特にMISFETにLDD構造が採用される場合に効率よく製造
工程数が削減できる半導体集積回路の製造方法を提供で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路の要部縦断面構造図である。

【図２】第１の実施の形態に係る半導体集積回路のブロ
ック回路図である。

【図３】本発明の第１の実施の形態に係る製造方法を各
製造工程毎に説明するための半導体集積回路の工程縦断
面構造図である（その１）。

【図４】本発明の第１の実施の形態に係る製造方法を各
製造工程毎に説明するための半導体集積回路の工程縦断
面構造図である（その２）。

【図５】本発明の第１の実施の形態に係る製造方法を各
製造工程毎に説明するための半導体集積回路の工程縦断
面構造図である（その３）。

【図６】本発明の第１の実施の形態に係る製造方法を各
製造工程毎に説明するための半導体集積回路の工程縦断
面構造図である（その４）。

【図７】本発明の第１の実施の形態に係る製造方法を各
製造工程毎に説明するための半導体集積回路の工程縦断
面構造図である（その５）。

【図８】本発明の第１の実施の形態に係る製造方法を各
製造工程毎に説明するための半導体集積回路の工程縦断
面構造図である（その６）。

【図９】本発明の第１の実施の形態に係る製造方法を各
製造工程毎に説明するための半導体集積回路の工程縦断
面構造図である（その７）。

【図１０】本発明の第１の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である（その８）。

【図１１】本発明の第２の実施の形態に係る半導体集積
回路の要部縦断面構造図である。

【図１２】本発明の第２の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である。

【図１３】本発明の第３の実施の形態に係る半導体集積
回路３０の要部縦断面構造図ある。

【図１４】本発明の第３の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である（その１）。

【図１５】本発明の第３の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である（その２）。

【図１６】本発明の第３の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である（その３）。

【図１７】本発明の第４の実施の形態に係る半導体集積
回路３０の要部縦断面構造図である。

【図１８】本発明の第４の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である（その１）。

【図１９】本発明の第４の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である（その２）。

【図２０】本発明の第４の実施の形態に係る製造方法を
各製造工程毎に説明するための半導体集積回路の工程縦
断面構造図である（その３）。

【符号の説明】

１半導体基板２素子分離領域３，４ウエル領域５ゲート絶縁膜５Ｍ，９Ｍサリサイド防止マスク６ゲート電極又は接続部６Ａ多結晶珪素膜又は抵抗部６Ｂ，７Ｃ，８Ｃサリサイド層７，８動作領域又は接続部７Ａ，７Ｂ，８Ａ，８Ｂ半導体領域９Ｓサイドウォールスペーサ又はサリサイド防止マス
ク１０，１１抵抗部３０半導体集積回路３１アナログデジタルコンバータ回路３１０アナログデジタルラダー抵抗部３１１デコーダ回路３１２アナログ信号入力回路３１３比較回路ＴｒＡトランジスタ形成領域Ｔｒｎ，Ｔｒｐ MISFET ＲＡ抵抗素子形成領域Ｒ，Ｒｎ，Ｒｐ抵抗素子

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F038 AR02 AR08 AR16 AR21 CD18 CD19 DF03 DF04 DF05 DF12 EZ13 EZ20 5F048 AA01 AA09 AB03 AB10 AC03 AC10 BA01 BB05 BB08 BC06 BD04 BE03 BF03 BF06 BF11 BG13 DA25

Claims

【特許請求の範囲】

【請求項１】半導体表面にサリサイド層を形成した動
作領域及び電極を有するトランジスタと、抵抗部と、この抵抗部の一端側及び他端側にそれぞれ電
気的に接続された接続部とを備えた抵抗素子と、前記接続部のみに設けられた前記トランジスタの動作領
域又は電極の半導体と同一のサリサイド構造と、を備えたことを特徴とする半導体集積回路。
【請求項２】前記トランジスタは絶縁ゲート型電界効
果トランジスタであり、前記動作領域はソース領域又ドレイン領域であり、前記電極はゲート電極であることを特徴とする請求項１
に記載の半導体集積回路。
【請求項３】前記動作領域は単結晶珪素で形成された
半導体領域であり、前記電極は多結晶珪素膜であり、前記サリサイド層はチタンシリサイド層、コバルトシリ
サイド層、タングステンシリサイド層、モリブデンシリ
サイド層、タンタルシリサイド層のいずれかであり、前記抵抗素子は前記動作領域と同一構造の半導体領域又
は電極と同一構造の多結晶珪素膜で形成されたことを特
徴とする請求項２に記載の半導体集積回路。
【請求項４】前記抵抗素子はアナログデジタルラダー
抵抗部を構築し、前記トランジスタはアナログデジタルラダー抵抗部の周
囲に配設された回路を構築したことを特徴とする請求項
１乃至請求項３のいずれか１に記載の半導体集積回路。
【請求項５】絶縁ゲート型電界効果トランジスタのソ
ース領域又はドレイン領域として使用される動作領域及
びゲート電極を形成するとともに、前記動作領域又はゲ
ート電極と同一製造工程で抵抗素子の抵抗部を形成する
工程と、前記動作領域とゲート電極との間にサリサイド層の形成
を防止する第１サリサイド防止マスクを形成するととも
に、前記第１サリサイド防止マスクと同一製造工程で前
記抵抗素子の抵抗部上に第２サリサイド防止マスクを形
成する工程と、前記動作領域上及びゲート電極上にサリサイド層を形成
するとともに、前記抵抗素子の抵抗部には前記第２サリ
サイド防止マスクでサリサイド層の形成を防止する工程
とを備えたことを特徴とする半導体集積回路の製造方
法。
【請求項６】前記第１サリサイド防止マスクを形成す
る工程は、前記動作領域のチャネル形成領域側に低不純物濃度領域
を形成するサイドウォールスペーサを形成する工程であ
ることを特徴とする請求項５に記載の半導体集積回路の
製造方法。