JP3161408B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 238000009792 diffusion process Methods 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- 238000000059 patterning Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 73
- 239000003990 capacitor Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特に詳しくは、ロジック部と
ＤＲＡＭ部とが混在された半導体装置に於ける特性が改
善された半導体装置及びその製造方法に関するものであ
る。
体装置の製造方法に関し、特に詳しくは、ロジック部と
ＤＲＡＭ部とが混在された半導体装置に於ける特性が改
善された半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来より、ロジック部とＤＲＡＭ部とが
混在された半導体装置は、一般的に知られており、各種
の分野で使用されている。然しながら、係るロジック・
ＤＲＡＭ混載品では、第１の素子領域（ロジック部）の
性能向上のため拡散層およびゲート上をシリサイド化す
ることが重要な要素の一つとなっている。
混在された半導体装置は、一般的に知られており、各種
の分野で使用されている。然しながら、係るロジック・
ＤＲＡＭ混載品では、第１の素子領域（ロジック部）の
性能向上のため拡散層およびゲート上をシリサイド化す
ることが重要な要素の一つとなっている。
【０００３】しかしながら、係るロジック・ＤＲＡＭ混
載品に於て、シリサイド処理を実行すると、当該第１の
素子領域のみならず、第２の素子領域（つまりＤＲＡＭ
部）の拡散層においてもシリサイド化が行われる事にな
る。その結果、当該ＤＲＡＭ部に於けるトランジスタ形
成部の拡散層からの接合リーク電流が増大し、ＤＲＡＭ
部のリテンション特性が悪化する事になる。
載品に於て、シリサイド処理を実行すると、当該第１の
素子領域のみならず、第２の素子領域（つまりＤＲＡＭ
部）の拡散層においてもシリサイド化が行われる事にな
る。その結果、当該ＤＲＡＭ部に於けるトランジスタ形
成部の拡散層からの接合リーク電流が増大し、ＤＲＡＭ
部のリテンション特性が悪化する事になる。
【０００４】その為、一つの方法として、即ち、図３に
示す様に、当該ロジック部とＤＲＡＭ部のそれぞれに形
成されるサイドウォール１４を有するポリシリコーン１
１で形成された電極部３ａ及び３ｂの上部表面層部のみ
をシリサイド層１２で構成した構造の半導体装置が考え
られる。然しながら、ロジック部に於いては、高速化が
要求される関係から、当該ロジック部に於けるトランジ
スタの少なくとも拡散層部をシリサイド化する必要があ
り、従って、当該ロジック・ＤＲＡＭ混載品に於いて
は、部分的に拡散層をシリサイド化する技術が必要とさ
れる。
示す様に、当該ロジック部とＤＲＡＭ部のそれぞれに形
成されるサイドウォール１４を有するポリシリコーン１
１で形成された電極部３ａ及び３ｂの上部表面層部のみ
をシリサイド層１２で構成した構造の半導体装置が考え
られる。然しながら、ロジック部に於いては、高速化が
要求される関係から、当該ロジック部に於けるトランジ
スタの少なくとも拡散層部をシリサイド化する必要があ
り、従って、当該ロジック・ＤＲＡＭ混載品に於いて
は、部分的に拡散層をシリサイド化する技術が必要とさ
れる。
【０００５】係る問題を解決する方法として、例えば特
開平１−２６４２５７号公報には、トランジスタの電極
を構成する拡散層のうち、少なくとも電荷蓄積ノードを
構成する拡散層を除いた拡散層にシリサイド層を形成し
たＭＯＳ形半導体メモリの製造方法が開示されている。
然しながら、この技術は、プレーナ形キャパシタ構造を
有するＭＯＳ型ＤＲＡＭであり、多数のメモリセルが配
列された第２素子領域と、制御回路、センスアンプ、入
出力回路などからなる第１素子領域とが半導体基板（以
下基板という）１の表面に形成されたものである。
開平１−２６４２５７号公報には、トランジスタの電極
を構成する拡散層のうち、少なくとも電荷蓄積ノードを
構成する拡散層を除いた拡散層にシリサイド層を形成し
たＭＯＳ形半導体メモリの製造方法が開示されている。
然しながら、この技術は、プレーナ形キャパシタ構造を
有するＭＯＳ型ＤＲＡＭであり、多数のメモリセルが配
列された第２素子領域と、制御回路、センスアンプ、入
出力回路などからなる第１素子領域とが半導体基板（以
下基板という）１の表面に形成されたものである。
【０００６】各メモリセルのトランジスタは、ゲート電
極３ａと、ソース電極とドレイン電極とを構成する拡散
層４ａ、５ａとからなり、キャパシタは電極６、絶縁膜
７およびｎ型拡散層８から構成されている。キャパシタ
とトランジスタは、拡散層４ａを介して電気的に接続さ
れ、拡散層４ａが電荷蓄積ノードの一部を構成するよう
になっている。
極３ａと、ソース電極とドレイン電極とを構成する拡散
層４ａ、５ａとからなり、キャパシタは電極６、絶縁膜
７およびｎ型拡散層８から構成されている。キャパシタ
とトランジスタは、拡散層４ａを介して電気的に接続さ
れ、拡散層４ａが電荷蓄積ノードの一部を構成するよう
になっている。
【０００７】トランジスタを構成する拡散層４ａ、５ａ
の各々は、ｎ−形拡散層９とｎ＋形拡散層１０とからな
るＬＤＤ構造をなし、これにより、短チャネル化を図る
とともにホットキャリアなどによる特性劣化が防止され
るようになっている。ゲート電極３ａ、３ｂは、ポリシ
リコン層１１にシリサイド層１２が積層されたポリサイ
ド構造になっている。
の各々は、ｎ−形拡散層９とｎ＋形拡散層１０とからな
るＬＤＤ構造をなし、これにより、短チャネル化を図る
とともにホットキャリアなどによる特性劣化が防止され
るようになっている。ゲート電極３ａ、３ｂは、ポリシ
リコン層１１にシリサイド層１２が積層されたポリサイ
ド構造になっている。
【０００８】一方、周辺回路Ｂのトランジスタを構成す
るゲート電極３ａと同様、ポリサイド構造となっている
が、ソース電極とドレイン電極とを構成する拡散層４
ｂ、５ｂの表面には、寄生抵抗の低減を目的として、シ
リサイド層１２が形成されている。このように、上記公
報に於ける具体例のＭＯＳ形ＤＲＡＭは、周辺回路Ｂの
トランジスタを構成する拡散層４ｂ、５ｂの表面にシリ
サイド層１２を形成することによって寄生抵抗の低減を
図る一方、メモリセルのトランジスタを構成する拡散層
４ａ，５ａの表面にはシリサイド層１２を積層しないこ
とにより、接合リーク電流の増大に起因する回路誤動作
の防止を図っている。
るゲート電極３ａと同様、ポリサイド構造となっている
が、ソース電極とドレイン電極とを構成する拡散層４
ｂ、５ｂの表面には、寄生抵抗の低減を目的として、シ
リサイド層１２が形成されている。このように、上記公
報に於ける具体例のＭＯＳ形ＤＲＡＭは、周辺回路Ｂの
トランジスタを構成する拡散層４ｂ、５ｂの表面にシリ
サイド層１２を形成することによって寄生抵抗の低減を
図る一方、メモリセルのトランジスタを構成する拡散層
４ａ，５ａの表面にはシリサイド層１２を積層しないこ
とにより、接合リーク電流の増大に起因する回路誤動作
の防止を図っている。
【０００９】次に、上記従来例に係るＭＯＳ型ＤＲＡＭ
の製造プロセスの一例を図４（ａ）〜（ｃ）を用いて簡
単に説明する。即ち、基板１の表面に、ゲート絶縁膜
２、ＣＶＤ法で順次被着したポリシリコン膜１１及びＳ
ｉ3 Ｎ4 膜１３をパターンニングすることにより、ポリ
シリコン層１１の表面にＳｉ3 Ｎ4 膜１３が積層された
ゲート電極３ａ、３ｂを形成する。（図４（ａ）） 次にゲート電極３ａ、３ｂをマスクに用いてそれらの両
側に低濃度のｎ−型拡散層９を形成した後、基板１の表
面にＣＶＤ法でＳｉＯ2 膜を被着し、反応性イオンエッ
チング（ＲＩＥ）を行ってゲート電極３ａ，３ｂの側面
にサイドウォール１４を形成する。
の製造プロセスの一例を図４（ａ）〜（ｃ）を用いて簡
単に説明する。即ち、基板１の表面に、ゲート絶縁膜
２、ＣＶＤ法で順次被着したポリシリコン膜１１及びＳ
ｉ3 Ｎ4 膜１３をパターンニングすることにより、ポリ
シリコン層１１の表面にＳｉ3 Ｎ4 膜１３が積層された
ゲート電極３ａ、３ｂを形成する。（図４（ａ）） 次にゲート電極３ａ、３ｂをマスクに用いてそれらの両
側に低濃度のｎ−型拡散層９を形成した後、基板１の表
面にＣＶＤ法でＳｉＯ2 膜を被着し、反応性イオンエッ
チング（ＲＩＥ）を行ってゲート電極３ａ，３ｂの側面
にサイドウォール１４を形成する。
【００１０】次に、ゲート電極３ａ、３ｂの両側に高濃
度のｎ＋型拡散層１０を形成しトランジスタの電極を構
成する拡散層４ａ，４ｂ，５ａ，５ｂを形成する。（図
４（ｂ）） 次にゲート電極３ａ，３ｂのＳｉ3 Ｎ4 膜１３を除去す
るとともに、第１の素子領域２０のゲート絶縁膜２を選
択的に除去し、基板１の表面にスパッタ法で高融点金属
を被着した後、基板１を約６００℃で加熱してシリサイ
ド反応を行い、その後、未反応の高融点金属を除去す
る。
度のｎ＋型拡散層１０を形成しトランジスタの電極を構
成する拡散層４ａ，４ｂ，５ａ，５ｂを形成する。（図
４（ｂ）） 次にゲート電極３ａ，３ｂのＳｉ3 Ｎ4 膜１３を除去す
るとともに、第１の素子領域２０のゲート絶縁膜２を選
択的に除去し、基板１の表面にスパッタ法で高融点金属
を被着した後、基板１を約６００℃で加熱してシリサイ
ド反応を行い、その後、未反応の高融点金属を除去す
る。
【００１１】最後に、約９００℃で熱処理を行ってシリ
サイド層１２を低抵抗化する。（図４（ｃ）） これにより、第２の素子領域部に於けるゲート電極３
ａ、第１の素子領域部に於けるトランジスタ部のゲート
電極３ｂ、及び当該トランジスタ部に於ける拡散層４
ｂ、５ｂの表面に選択的にシリサイド層１２が形成され
る。
サイド層１２を低抵抗化する。（図４（ｃ）） これにより、第２の素子領域部に於けるゲート電極３
ａ、第１の素子領域部に於けるトランジスタ部のゲート
電極３ｂ、及び当該トランジスタ部に於ける拡散層４
ｂ、５ｂの表面に選択的にシリサイド層１２が形成され
る。
【００１２】
【発明が解決しようとする課題】然るに、当該特開平１
−２６４２５７号公報には、部分的に拡散層をシリサイ
ド化するため、マスク絶縁膜としてゲート絶縁膜を用い
ている。しかしながら、素子の微細化が進むにつれゲー
ト絶縁膜も同様に薄膜化される。シリサイド化のマスク
としての酸化膜は、最低１００Ａ程度必要とされるた
め、薄膜化につれゲート酸化膜のマスク材料としての能
力は十分ではなくなってくる。
−２６４２５７号公報には、部分的に拡散層をシリサイ
ド化するため、マスク絶縁膜としてゲート絶縁膜を用い
ている。しかしながら、素子の微細化が進むにつれゲー
ト絶縁膜も同様に薄膜化される。シリサイド化のマスク
としての酸化膜は、最低１００Ａ程度必要とされるた
め、薄膜化につれゲート酸化膜のマスク材料としての能
力は十分ではなくなってくる。
【００１３】また、従来例では、部分的に拡散層をシリ
サイド化するための、選択的にマスク絶縁膜を除去する
工程が含まれている。通常この工程ではリソグラフィー
を必要とする。また、第１の素子領域と第２の素子領域
とのＳＤ拡散層を打ち分けて作る場合、第１の素子領域
のＳＤ拡散層を形成するため、始めに第２の素子領域の
拡散層をレジストで覆う必要がある。
サイド化するための、選択的にマスク絶縁膜を除去する
工程が含まれている。通常この工程ではリソグラフィー
を必要とする。また、第１の素子領域と第２の素子領域
とのＳＤ拡散層を打ち分けて作る場合、第１の素子領域
のＳＤ拡散層を形成するため、始めに第２の素子領域の
拡散層をレジストで覆う必要がある。
【００１４】続いて、第２の素子領域の拡散層を形成す
るため、第１の素子領域の拡散層をレジストで覆う必要
がある。したがって、従来の方法では、第１の素子領域
と第２の素子領域との拡散層を分けて形成する場合、ゲ
ート電極の加工を含め、４回ものフォトリソグラフ（Ｐ
Ｒ）工程が必要となる。また、孤立パターンの多い第１
の素子領域と、ラインアンドスペースの多い第２の素子
領域とでは、最適露光条件が異なる。したがって、第１
の素子領域と第２の素子領域とを同時に露光する従来の
方法では、精度良くゲート電極を加工することが難し
い。
るため、第１の素子領域の拡散層をレジストで覆う必要
がある。したがって、従来の方法では、第１の素子領域
と第２の素子領域との拡散層を分けて形成する場合、ゲ
ート電極の加工を含め、４回ものフォトリソグラフ（Ｐ
Ｒ）工程が必要となる。また、孤立パターンの多い第１
の素子領域と、ラインアンドスペースの多い第２の素子
領域とでは、最適露光条件が異なる。したがって、第１
の素子領域と第２の素子領域とを同時に露光する従来の
方法では、精度良くゲート電極を加工することが難し
い。
【００１５】その他、特開平９−６４２９４号公報に
は、周辺部とＤＲＡＭ部とが混載された半導体装置の構
造に関して記載されているが、同公報では、周辺部のみ
をシリサイド化する技術に関して記載されているに過ぎ
ず、双方のトランジスタを如何にシリサイド化するかに
関しては全く記載がない。又、特開平９−１８１２６９
号公報には、ロジック・ＤＲＡＭ混載品に於て、ロジッ
ク部では、ビット線も含めたトランジスタの電極部と拡
散部にシリサイドを形成する技術が示されているが、Ｄ
ＲＡＭ部では、単にビット線のみがシリサイド化する方
法が示されているのみで、係る方法では、工程が複雑で
且つ工程数が多くなると言う問題がある。
は、周辺部とＤＲＡＭ部とが混載された半導体装置の構
造に関して記載されているが、同公報では、周辺部のみ
をシリサイド化する技術に関して記載されているに過ぎ
ず、双方のトランジスタを如何にシリサイド化するかに
関しては全く記載がない。又、特開平９−１８１２６９
号公報には、ロジック・ＤＲＡＭ混載品に於て、ロジッ
ク部では、ビット線も含めたトランジスタの電極部と拡
散部にシリサイドを形成する技術が示されているが、Ｄ
ＲＡＭ部では、単にビット線のみがシリサイド化する方
法が示されているのみで、係る方法では、工程が複雑で
且つ工程数が多くなると言う問題がある。
【００１６】従って、本発明の目的は、上記した従来技
術の欠点を改良し、ロジック・ＤＲＡＭ混載品からなる
半導体装置であって、第１の素子領域（ロジック部）の
拡散層は高速化のためシリサイド化され、第２の素子領
域（ＤＲＡＭ部）の拡散層はリーク電流低減のためシリ
サイド化されない構造を有する半導体装置及び当該半導
体装置の製造方法を提供するものである。
術の欠点を改良し、ロジック・ＤＲＡＭ混載品からなる
半導体装置であって、第１の素子領域（ロジック部）の
拡散層は高速化のためシリサイド化され、第２の素子領
域（ＤＲＡＭ部）の拡散層はリーク電流低減のためシリ
サイド化されない構造を有する半導体装置及び当該半導
体装置の製造方法を提供するものである。
【００１７】更に、本発明に係る半導体装置の製造方法
に於て、当該拡散層を部分的にシリサイド化する方法に
於て、従来の方法よりもホトリソグラフィの工程数を削
減する事が可能な半導体装置の製造方法を提供すること
にある。
に於て、当該拡散層を部分的にシリサイド化する方法に
於て、従来の方法よりもホトリソグラフィの工程数を削
減する事が可能な半導体装置の製造方法を提供すること
にある。
【００１８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、第１の素子領域部及び第２の素子領域部とが混在さ
れている半導体装置に於て、当該第２の素子領域部のト
ランジスタ部を構成するゲート電極部の周辺に存在する
酸化膜が該第２の素子領域のみに設けられており且つ第
２の素子領域の拡散層を覆い、前記酸化膜の膜厚が、前
記第１の素子領域部のトランジスタ部を構成するゲート
電極部の厚さと略等しい様に構成されているとと共に、
当該第１の素子領域部に於いてはトランジスタ部を構成
する拡散層及びゲート電極部がシリサイド化され、当該
第２の素子領域部に於いてはトランジスタ部を構成する
ゲート電極部のみがシリサイド化されている半導体装置
であり、又本発明に係る第２の態様としては、上記した
半導体装置の製造方法に於て、当該ゲート電極部のシリ
コン基板上にゲート酸化膜を形成する工程と、ゲート酸
化膜上にポリシリコンを堆積する工程と、前記ポリシリ
コンを第２の素子領域部のみパターンニングしてゲート
電極を形成する工程と、第２の素子領域部の素子領域に
トランジスタを形成する工程と、当該半導体装置の全面
に酸化膜を堆積する工程と、当該酸化膜の内、不要な酸
化膜を除去する工程と、前記ポリシリコンを第１の素子
領域部のみパターンニングしてゲート電極を形成する工
程と、第１の素子領域にトランジスタを形成する工程
と、全面に高融点金属を被着しシリサイド化する工程を
含む半導体装置の製造方法であって、且つ、当該酸化膜
の内、不要な酸化膜を除去する工程は、当該酸化膜を上
面部からエッチング処理して、当該第１の素子領域部に
設けられている前記ポリシリコンの上面部と当該第２の
素子領域部に設けられている前記ゲート電極の上面部と
が、同一平面を形成する様に処理する半導体装置の製造
方法である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、第１の素子領域部及び第２の素子領域部とが混在さ
れている半導体装置に於て、当該第２の素子領域部のト
ランジスタ部を構成するゲート電極部の周辺に存在する
酸化膜が該第２の素子領域のみに設けられており且つ第
２の素子領域の拡散層を覆い、前記酸化膜の膜厚が、前
記第１の素子領域部のトランジスタ部を構成するゲート
電極部の厚さと略等しい様に構成されているとと共に、
当該第１の素子領域部に於いてはトランジスタ部を構成
する拡散層及びゲート電極部がシリサイド化され、当該
第２の素子領域部に於いてはトランジスタ部を構成する
ゲート電極部のみがシリサイド化されている半導体装置
であり、又本発明に係る第２の態様としては、上記した
半導体装置の製造方法に於て、当該ゲート電極部のシリ
コン基板上にゲート酸化膜を形成する工程と、ゲート酸
化膜上にポリシリコンを堆積する工程と、前記ポリシリ
コンを第２の素子領域部のみパターンニングしてゲート
電極を形成する工程と、第２の素子領域部の素子領域に
トランジスタを形成する工程と、当該半導体装置の全面
に酸化膜を堆積する工程と、当該酸化膜の内、不要な酸
化膜を除去する工程と、前記ポリシリコンを第１の素子
領域部のみパターンニングしてゲート電極を形成する工
程と、第１の素子領域にトランジスタを形成する工程
と、全面に高融点金属を被着しシリサイド化する工程を
含む半導体装置の製造方法であって、且つ、当該酸化膜
の内、不要な酸化膜を除去する工程は、当該酸化膜を上
面部からエッチング処理して、当該第１の素子領域部に
設けられている前記ポリシリコンの上面部と当該第２の
素子領域部に設けられている前記ゲート電極の上面部と
が、同一平面を形成する様に処理する半導体装置の製造
方法である。
【００１９】
【発明の実施の形態】本発明に係る当該半導体装置及び
半導体装置の製造方法は、上記した様な技術構成を採用
しており、その技術的な特徴部分は、第１の素子領域に
設けられたトランジスタ部の拡散層とゲート電極の上部
表面部、および、第２の素子領域に設けられたトランジ
スタ部のゲート電極の上部表面部を同時にシリサイド化
するものである。
半導体装置の製造方法は、上記した様な技術構成を採用
しており、その技術的な特徴部分は、第１の素子領域に
設けられたトランジスタ部の拡散層とゲート電極の上部
表面部、および、第２の素子領域に設けられたトランジ
スタ部のゲート電極の上部表面部を同時にシリサイド化
するものである。
【００２０】また、本発明に係る当該半導体装置及び半
導体装置の製造方法では、トランジスタを形成するに際
して、通常４工程を必要とするフォトリソグラフ（Ｐ
Ｒ）処理操作を、第１の素子領域と第２の素子領域とで
別々に実行する様に分離させることにより２工程のフォ
トリソグラフ（ＰＲ）処理操作で当該トランジスタ部を
形成することを特徴としている。
導体装置の製造方法では、トランジスタを形成するに際
して、通常４工程を必要とするフォトリソグラフ（Ｐ
Ｒ）処理操作を、第１の素子領域と第２の素子領域とで
別々に実行する様に分離させることにより２工程のフォ
トリソグラフ（ＰＲ）処理操作で当該トランジスタ部を
形成することを特徴としている。
【００２１】さらに、本発明によれば、第１の素子領域
と第２の素子領域とのトランジスタ部のゲート電極部を
精度良く形成することができると言う特徴を有してい
る。
と第２の素子領域とのトランジスタ部のゲート電極部を
精度良く形成することができると言う特徴を有してい
る。
【００２２】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例を図１（ａ）〜図２（ｃ）を参
照しながら詳細に説明する。図２（ｃ）は、本発明に係
る半導体装置４０の一具体例の構成を示す断面図であっ
て、図中、第１の素子領域部２０及び第２の素子領域部
３０とが混載されている半導体装置４０に於て、当該第
２の素子領域部３０のトランジスタ部４１を構成するゲ
ート電極部３ａの周辺に存在する酸化膜１５の膜厚ｄ
が、当該第１の素子領域部２０のトランジスタ部４２を
構成するゲート電極部３ｂの厚さＤと略等しくなる様に
構成された半導体装置４０が示されている。
装置の製造方法の具体例を図１（ａ）〜図２（ｃ）を参
照しながら詳細に説明する。図２（ｃ）は、本発明に係
る半導体装置４０の一具体例の構成を示す断面図であっ
て、図中、第１の素子領域部２０及び第２の素子領域部
３０とが混載されている半導体装置４０に於て、当該第
２の素子領域部３０のトランジスタ部４１を構成するゲ
ート電極部３ａの周辺に存在する酸化膜１５の膜厚ｄ
が、当該第１の素子領域部２０のトランジスタ部４２を
構成するゲート電極部３ｂの厚さＤと略等しくなる様に
構成された半導体装置４０が示されている。
【００２３】本発明に係る当該半導体装置４０の別の態
様としては、第１の素子領域部２０及び第２の素子領域
部３０とが混載されている半導体装置４０に於て、当該
第２の素子領域部３０のトランジスタ部４１を構成する
ゲート電極３ａ上面部のみがシリサイド構造１２を有
し、当該第１の素子領域部２０のトランジスタ部４２を
構成する拡散層部４ｂ、５ｂ及びゲート電極部３ｂの表
面がシリサイド構造１２を有している半導体装置であ
る。
様としては、第１の素子領域部２０及び第２の素子領域
部３０とが混載されている半導体装置４０に於て、当該
第２の素子領域部３０のトランジスタ部４１を構成する
ゲート電極３ａ上面部のみがシリサイド構造１２を有
し、当該第１の素子領域部２０のトランジスタ部４２を
構成する拡散層部４ｂ、５ｂ及びゲート電極部３ｂの表
面がシリサイド構造１２を有している半導体装置であ
る。
【００２４】尚、上記した本発明に係る当該半導体装置
４０に於て使用される当該第１の素子領域部２０はロジ
ック部であり、当該第２の素子領域部３０はＤＲＡＭ部
である事が望ましい。一方、本発明に係る当該半導体装
置の製造方法に関する基本的な技術構成としては、例え
ば、当該ゲート電極部が形成される予定のシリコン基板
１上にゲート酸化膜２を形成する工程と、ゲート酸化膜
２上にポリシリコン１１を堆積する工程と、第２の素子
領域部３０のみパターンニングしてゲート電極３ａを形
成する工程と、第２の素子領域部３０の素子領域にトラ
ンジスタ４１を形成する工程と、当該半導体装置４０の
全面に酸化膜１５を堆積する工程と、当該酸化膜１５の
内、不要な酸化膜を除去する工程と、第１の素子領域部
２０のみパターンニングしてゲート電極３ｂを形成する
工程と、第１の素子領域２０にトランジスタ４２を形成
する工程と、全面に高融点金属１２を被着しシリサイド
化する工程を、含む半導体装置の製造方法である。
４０に於て使用される当該第１の素子領域部２０はロジ
ック部であり、当該第２の素子領域部３０はＤＲＡＭ部
である事が望ましい。一方、本発明に係る当該半導体装
置の製造方法に関する基本的な技術構成としては、例え
ば、当該ゲート電極部が形成される予定のシリコン基板
１上にゲート酸化膜２を形成する工程と、ゲート酸化膜
２上にポリシリコン１１を堆積する工程と、第２の素子
領域部３０のみパターンニングしてゲート電極３ａを形
成する工程と、第２の素子領域部３０の素子領域にトラ
ンジスタ４１を形成する工程と、当該半導体装置４０の
全面に酸化膜１５を堆積する工程と、当該酸化膜１５の
内、不要な酸化膜を除去する工程と、第１の素子領域部
２０のみパターンニングしてゲート電極３ｂを形成する
工程と、第１の素子領域２０にトランジスタ４２を形成
する工程と、全面に高融点金属１２を被着しシリサイド
化する工程を、含む半導体装置の製造方法である。
【００２５】上記した本発明に係る当該半導体装置の製
造方法に於て、当該酸化膜１５の内、不要な酸化膜を除
去する工程は、当該酸化膜１５を、例えば、当該酸化膜
１５の上面部からエッチング処理して、当該第１の素子
領域部２０に設けられている電極部３ｂの上面部と当該
第２の素子領域部３０に設けられている電極部３ａの上
面部及び当該エッチング処理された当該酸化膜１５の上
面部とが、図１（ｃ）に示される様に、同一平面を形成
する様に処理するものである事が望ましい。
造方法に於て、当該酸化膜１５の内、不要な酸化膜を除
去する工程は、当該酸化膜１５を、例えば、当該酸化膜
１５の上面部からエッチング処理して、当該第１の素子
領域部２０に設けられている電極部３ｂの上面部と当該
第２の素子領域部３０に設けられている電極部３ａの上
面部及び当該エッチング処理された当該酸化膜１５の上
面部とが、図１（ｃ）に示される様に、同一平面を形成
する様に処理するものである事が望ましい。
【００２６】然も、本発明に係る当該半導体装置の製造
方法に於いては、当該第１の素子領域部２０のみパター
ンニングしてゲート電極３ｂを形成する工程に於いて
は、当該第２の素子領域部３０に存在する当該酸化膜１
５を残存させる様に処理する事が望ましい。本発明に係
る当該半導体装置の製造方法の具体例をより詳細に説明
するならば、当該半導体装置の製造方法は、論理演算回
路などを含む第１の素子領域２０と、記憶素子を含む第
２の素子領域３０とが半導体基板１の表面に形成されて
いる半導体装置４０を製造するものであって、シリコン
基板１上にゲート酸化膜２を形成する工程と、ゲート酸
化膜２上にポリシリコン１１を堆積する工程と、第２の
素子領域３０のみパターンニングしてゲート電極３ａを
形成する工程と、第２の素子領域３０のトランジスタ４
１を形成する工程と、全面に酸化膜１５を堆積する工程
と、ＣＭＰ等の適宜のエッチング方法を使用して不要な
酸化膜１５を除去する工程と、第１の素子領域２０のみ
パターンニングしてゲート電極３ｂを形成する工程と、
第１の素子領域２０に拡散層４ｂ、５ｂを形成し第１の
素子領域２０のトランジスタ４２を形成する工程と、当
該半導体装置４０の全面をシリサイド若しくはサリサイ
ド化する工程を含むことから構成されているものであっ
て、それによって、第１の素子領域２０のトランジスタ
４２は、拡散層４ｂ、５ｂとゲート電極部３ｂ上がシリ
サイド若しくはサリサイド構造となり、第２の素子領域
３０のトランジスタ４１に於いては、当該拡散層４ａ、
５ａはシリサイド化されず、ゲート電極３ａの上部のみ
がシリサイド若しくはサリサイド構造化されている構造
を持つ半導体装置が得られるものである。
方法に於いては、当該第１の素子領域部２０のみパター
ンニングしてゲート電極３ｂを形成する工程に於いて
は、当該第２の素子領域部３０に存在する当該酸化膜１
５を残存させる様に処理する事が望ましい。本発明に係
る当該半導体装置の製造方法の具体例をより詳細に説明
するならば、当該半導体装置の製造方法は、論理演算回
路などを含む第１の素子領域２０と、記憶素子を含む第
２の素子領域３０とが半導体基板１の表面に形成されて
いる半導体装置４０を製造するものであって、シリコン
基板１上にゲート酸化膜２を形成する工程と、ゲート酸
化膜２上にポリシリコン１１を堆積する工程と、第２の
素子領域３０のみパターンニングしてゲート電極３ａを
形成する工程と、第２の素子領域３０のトランジスタ４
１を形成する工程と、全面に酸化膜１５を堆積する工程
と、ＣＭＰ等の適宜のエッチング方法を使用して不要な
酸化膜１５を除去する工程と、第１の素子領域２０のみ
パターンニングしてゲート電極３ｂを形成する工程と、
第１の素子領域２０に拡散層４ｂ、５ｂを形成し第１の
素子領域２０のトランジスタ４２を形成する工程と、当
該半導体装置４０の全面をシリサイド若しくはサリサイ
ド化する工程を含むことから構成されているものであっ
て、それによって、第１の素子領域２０のトランジスタ
４２は、拡散層４ｂ、５ｂとゲート電極部３ｂ上がシリ
サイド若しくはサリサイド構造となり、第２の素子領域
３０のトランジスタ４１に於いては、当該拡散層４ａ、
５ａはシリサイド化されず、ゲート電極３ａの上部のみ
がシリサイド若しくはサリサイド構造化されている構造
を持つ半導体装置が得られるものである。
【００２７】以下の本発明に係る当該半導体装置の製造
方法の一具体例の構成を図１（ａ）〜図２（ｃ）を参照
しながら詳細に説明する。即ち、図１（ａ）に示す様
に、先ず、ｐ型のシリコン基板１上に、７００度〜８０
０度のＯ2 雰囲気中で、トランジスタのゲート絶縁膜と
なる酸化膜２を５０〜１００Ａ程度形成する。
方法の一具体例の構成を図１（ａ）〜図２（ｃ）を参照
しながら詳細に説明する。即ち、図１（ａ）に示す様
に、先ず、ｐ型のシリコン基板１上に、７００度〜８０
０度のＯ2 雰囲気中で、トランジスタのゲート絶縁膜と
なる酸化膜２を５０〜１００Ａ程度形成する。
【００２８】続いて、ゲート電極部となるポリシリコン
膜層１１を１０００〜２０００Å程度、ＣＶＤ法により
当該酸化膜２の上に堆積する。引き続き、ＰＳＧ膜をポ
リシリコン膜層１１上に塗布した後、８００度〜１００
０度のＮ2 雰囲気中で熱処理を行い、ゲート電極３ａと
なるポリシリコン膜層１１中にＰを拡散させて、ポリシ
リコンの抵抗率を下げる。
膜層１１を１０００〜２０００Å程度、ＣＶＤ法により
当該酸化膜２の上に堆積する。引き続き、ＰＳＧ膜をポ
リシリコン膜層１１上に塗布した後、８００度〜１００
０度のＮ2 雰囲気中で熱処理を行い、ゲート電極３ａと
なるポリシリコン膜層１１中にＰを拡散させて、ポリシ
リコンの抵抗率を下げる。
【００２９】このとき、ＰＳＧ膜を使用せず、不純物を
１０20（cm-3）程度ドープしたポリシリコンをゲート電
極材料として堆積するのみでもよい。続いて、第２の素
子領域３０のゲート電極３ａをパターンニングして、第
２の素子領域３０のゲート電極３ａを形成する。（図１
（ａ）） その後、第２の素子領域３０のＬＤＤ拡散層１０を形成
するため、１０13（cm -2）程度のＰもしくはＡｓイオン
を全面に注入する。
１０20（cm-3）程度ドープしたポリシリコンをゲート電
極材料として堆積するのみでもよい。続いて、第２の素
子領域３０のゲート電極３ａをパターンニングして、第
２の素子領域３０のゲート電極３ａを形成する。（図１
（ａ）） その後、第２の素子領域３０のＬＤＤ拡散層１０を形成
するため、１０13（cm -2）程度のＰもしくはＡｓイオン
を全面に注入する。
【００３０】続いて、全面にカバレッジのよい酸化膜を
１０００〜１５００Å程度堆積して、異方性ドライエッ
チングにて全面エッチバックを行うことにより、第２の
素子領域３０のゲート電極３ａに酸化膜サイドウォール
１４を形成する。その後、第２の素子領域３０の拡散層
４ａ、５ａを形成するため、１０15（cm -2）程度のＡｓ
イオンを全面に注入する。
１０００〜１５００Å程度堆積して、異方性ドライエッ
チングにて全面エッチバックを行うことにより、第２の
素子領域３０のゲート電極３ａに酸化膜サイドウォール
１４を形成する。その後、第２の素子領域３０の拡散層
４ａ、５ａを形成するため、１０15（cm -2）程度のＡｓ
イオンを全面に注入する。
【００３１】このとき、第２の素子領域３０の拡散層４
ａ、５ａはシングルドレイン（前記１０13（cm-2）程度
のＰもしくはＡｓイオンの注入のみ）でもよく、酸化膜
サイドウォール１４の形成及び１０15（cm-2）程度のＡ
ｓイオンの注入は必ずしも必要ではない。（図１
（ｂ）） 次いで、当該半導体装置４０の全面にＢＰＳＧやＨＤＰ
ＣＶＤなどにより形成される酸化膜１５を３０００〜５
０００Å程度形成する。
ａ、５ａはシングルドレイン（前記１０13（cm-2）程度
のＰもしくはＡｓイオンの注入のみ）でもよく、酸化膜
サイドウォール１４の形成及び１０15（cm-2）程度のＡ
ｓイオンの注入は必ずしも必要ではない。（図１
（ｂ）） 次いで、当該半導体装置４０の全面にＢＰＳＧやＨＤＰ
ＣＶＤなどにより形成される酸化膜１５を３０００〜５
０００Å程度形成する。
【００３２】その後、当該半導体装置の全面を任意のエ
ッチング処理方法を使用して、当該酸化膜１５を薄膜化
しているものであって、例えば、ＣＭＰ等の方法を採用
する事によって、当該酸化膜１５を研磨することによ
り、パターンニングされていない第１の素子領域２０の
ポリシリコン１１上部から酸化膜１５を除去し、パター
ンニングされた第２の素子領域３０のゲート３ａ−ゲー
ト３ａ間には酸化膜１５が残存している構造を得る。
ッチング処理方法を使用して、当該酸化膜１５を薄膜化
しているものであって、例えば、ＣＭＰ等の方法を採用
する事によって、当該酸化膜１５を研磨することによ
り、パターンニングされていない第１の素子領域２０の
ポリシリコン１１上部から酸化膜１５を除去し、パター
ンニングされた第２の素子領域３０のゲート３ａ−ゲー
ト３ａ間には酸化膜１５が残存している構造を得る。
【００３３】係る工程に於て、当該パターンニングされ
た第２の素子領域３０のゲート電極上部は酸化膜１５が
残存せず露出した状態にある。そして、第２の素子領域
３０のゲート３ａ−ゲート３ａ間に残存した酸化膜１５
が、後に第２の素子領域３０の拡散層４ａ、５ａのシリ
サイド化を防ぐ役目となる。
た第２の素子領域３０のゲート電極上部は酸化膜１５が
残存せず露出した状態にある。そして、第２の素子領域
３０のゲート３ａ−ゲート３ａ間に残存した酸化膜１５
が、後に第２の素子領域３０の拡散層４ａ、５ａのシリ
サイド化を防ぐ役目となる。
【００３４】更に、本発明に於いては、ポリシリコン膜
層１１上部の酸化膜１５が完全に残存しない構造を得る
ため、フッ酸（ＨＦ）を用いたウェットエッチングをさ
らにおこなうと効果的である。（図１（ｃ））その後、
第１の素子領域２０のゲート電極部３ｂをパターンニン
グして、第１の素子領域２０のゲート電極３ｂを形成す
る。（図２（ａ））次に、当該第１の素子領域２０のＬ
ＤＤ拡散層１０を形成するため、１０13(cm -2）程度の
ＰもしくはＡｓイオンを注入する。
層１１上部の酸化膜１５が完全に残存しない構造を得る
ため、フッ酸（ＨＦ）を用いたウェットエッチングをさ
らにおこなうと効果的である。（図１（ｃ））その後、
第１の素子領域２０のゲート電極部３ｂをパターンニン
グして、第１の素子領域２０のゲート電極３ｂを形成す
る。（図２（ａ））次に、当該第１の素子領域２０のＬ
ＤＤ拡散層１０を形成するため、１０13(cm -2）程度の
ＰもしくはＡｓイオンを注入する。
【００３５】続いて、当該半導体装置４０の全面にカバ
レッジのよい酸化膜を１０００〜１５００Å程度堆積し
て、異方性エッチングにより全面エッチバックを行うこ
とにより、第１の素子領域２０のゲート電極部３ｂに酸
化膜サイドウォール１４を形成する。続いて第１の素子
領域２０の拡散層４ｂ、５ｂを形成するため、１０
15（cm-2）程度のＡｓイオンを全面に注入する。（図２
（ｂ）） その後、当該半導体装置４０の全面にＴｉ、Ｗ，Ｍｏ、
Ｃｏ、Ｎｉなどの高融点金属をスパッタ法により被着し
た後、６００℃程度の熱処理を行い基板もしくはポリシ
リコンとのシリサイド化反応を行う。
レッジのよい酸化膜を１０００〜１５００Å程度堆積し
て、異方性エッチングにより全面エッチバックを行うこ
とにより、第１の素子領域２０のゲート電極部３ｂに酸
化膜サイドウォール１４を形成する。続いて第１の素子
領域２０の拡散層４ｂ、５ｂを形成するため、１０
15（cm-2）程度のＡｓイオンを全面に注入する。（図２
（ｂ）） その後、当該半導体装置４０の全面にＴｉ、Ｗ，Ｍｏ、
Ｃｏ、Ｎｉなどの高融点金属をスパッタ法により被着し
た後、６００℃程度の熱処理を行い基板もしくはポリシ
リコンとのシリサイド化反応を行う。
【００３６】その後、未反応の高融点金属を除去する。
最後に、９００℃程度の熱処理を行い、シリサイド膜を
低抵抗化する。これにより、第１の素子領域２０の拡散
層４ｂ、５ｂ、ゲート電極部３ｂ及び第２の素子領域３
０のゲート電極部３ａ上部にシリサイド膜１２が形成さ
れる。（図２（ｃ）） 従来例では、上記した様に、フォトリソグラフ（ＰＲ）
工程が４工程必要であったが、以上に述べたように、本
発明ではフォトリソグラフ（ＰＲ）工程を２工程使用す
るのみで、当該半導体装置を形成することが可能であ
る。
最後に、９００℃程度の熱処理を行い、シリサイド膜を
低抵抗化する。これにより、第１の素子領域２０の拡散
層４ｂ、５ｂ、ゲート電極部３ｂ及び第２の素子領域３
０のゲート電極部３ａ上部にシリサイド膜１２が形成さ
れる。（図２（ｃ）） 従来例では、上記した様に、フォトリソグラフ（ＰＲ）
工程が４工程必要であったが、以上に述べたように、本
発明ではフォトリソグラフ（ＰＲ）工程を２工程使用す
るのみで、当該半導体装置を形成することが可能であ
る。
【００３７】即ち、本発明に係る当該半導体装置の製造
方法に於いては、フォトリソグラフ（ＰＲ）工程数の減
少に反し、従来例にはない、酸化膜の形成とＣＭＰ工程
が追加されるが、従来例の技術と比較して本発明におけ
る半導体装置の製造方法に於いては、標準的な作業時間
は６０時間から４０時間に減少する。
方法に於いては、フォトリソグラフ（ＰＲ）工程数の減
少に反し、従来例にはない、酸化膜の形成とＣＭＰ工程
が追加されるが、従来例の技術と比較して本発明におけ
る半導体装置の製造方法に於いては、標準的な作業時間
は６０時間から４０時間に減少する。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
第１の素子領域２０に設けられたトランジスタ部の拡散
層およびゲート電極部上と、第２の素子領域３０に設け
られたトランジスタ部のゲート電極部上を効率良く、又
正確にシリサイド化する事が可能となるので、第２の素
子領域３０の拡散層をシリサイド化しないことにより、
第２の素子領域３０のトランジスタ部に於けるリーク電
流が抑制できると同時に、第１の素子領域部２０に於い
ては、当該トランジスタ部がシリサイド化される事によ
って、高速作動が可能となる。
第１の素子領域２０に設けられたトランジスタ部の拡散
層およびゲート電極部上と、第２の素子領域３０に設け
られたトランジスタ部のゲート電極部上を効率良く、又
正確にシリサイド化する事が可能となるので、第２の素
子領域３０の拡散層をシリサイド化しないことにより、
第２の素子領域３０のトランジスタ部に於けるリーク電
流が抑制できると同時に、第１の素子領域部２０に於い
ては、当該トランジスタ部がシリサイド化される事によ
って、高速作動が可能となる。
【００３９】フォトリソグラフ（ＰＲ）工程の工程数を
削減出来、通常４工程必要とされる、第１の素子領域の
拡散層をシリサイド化し、第２の素子領域の拡散層をシ
リサイド化しない構造が、２工程にて実現できるので、
製造コストを低減しえる経済的な方法が提供される。
又、本発明に於いては、第１の素子領域２０と第２の素
子領域３０と、別個に形成することにより、異なった寸
法で精度良くゲート電極を形成できる方法が提供され
る。
削減出来、通常４工程必要とされる、第１の素子領域の
拡散層をシリサイド化し、第２の素子領域の拡散層をシ
リサイド化しない構造が、２工程にて実現できるので、
製造コストを低減しえる経済的な方法が提供される。
又、本発明に於いては、第１の素子領域２０と第２の素
子領域３０と、別個に形成することにより、異なった寸
法で精度良くゲート電極を形成できる方法が提供され
る。
【図１】図１（ａ）〜図１（ｃ）は、本発明に係る半導
体装置の製造方法の一具体例の製造工程をその手順に従
って示した断面図である。
体装置の製造方法の一具体例の製造工程をその手順に従
って示した断面図である。
【図２】図２（ａ）〜図２（ｃ）は、本発明に係る半導
体装置の製造方法の一具体例の製造工程をその手順に従
って示した断面図である。
体装置の製造方法の一具体例の製造工程をその手順に従
って示した断面図である。
【図３】図３は、従来の半導体装置の構成例を示す断面
図である。
図である。
【図４】図４（ａ）〜図４（ｃ）は、従来の半導体装置
の製造方法の一具体例をその製造工程手順に従って示し
た断面図である。
の製造方法の一具体例をその製造工程手順に従って示し
た断面図である。
１…シリコン基板 ２…ゲート絶縁膜 ３ａ…ゲート電極部（第２の素子領域） ３ｂ…ゲート電極部（第１の素子領域） ４ａ，５ａ…拡散層（第２の素子領域） ４ｂ，５ｂ…拡散層（第１の素子領域） ６…キャパシタストレージノード ７…キャパシタ絶縁膜 ８…キャパシタ容量プレート ９…拡散層、ｎ＋拡散層 １０…ＬＤＤ拡散層、ｎ−拡散層 １１…ポリシリコン膜層 １２…シリサイド １３…Ｓｉ3 Ｎ4 膜 １４…酸化膜、サイドウォール １５…酸化膜 ２０…第１の素子領域部、ロジック部 ３０…第２の素子領域部、ＤＲＡＭ部 ４０…半導体装置、ロジック・ＤＲＡＭ混載品 ４１、４２…トランジスタ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 285 H01L 21/768 H01L 21/822 H01L 21/8229,21/8242 H01L 27/04 H01L 27/10 108
Claims (5)
- 【請求項１】 第１の素子領域部及び第２の素子領域部
とが混在されている半導体装置に於て、当該第２の素子
領域部のトランジスタ部を構成するゲート電極部の周辺
に存在する酸化膜が該第２の素子領域のみに設けられて
おり且つ第２の素子領域の拡散層を覆い、前記酸化膜の
膜厚が、前記第１の素子領域部のトランジスタ部を構成
するゲート電極部の厚さと略等しい様に構成されている
とと共に、当該第１の素子領域部に於いてはトランジス
タ部を構成する拡散層及びゲート電極部がシリサイド化
され、当該第２の素子領域部に於いてはトランジスタ部
を構成するゲート電極部のみがシリサイド化されている
事を特徴とする半導体装置。 - 【請求項２】 当該第１の素子領域部はロジック部であ
り、当該第２の素子領域部はＤＲＡＭ部である事を特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 請求項１又は２に記載された半導体装置
の製造方法に於て、当該ゲート電極部のシリコン基板上
にゲート酸化膜を形成する工程と、ゲート酸化膜上にポ
リシリコンを堆積する工程と、前記ポリシリコンを第２
の素子領域部のみパターンニングしてゲート電極を形成
する工程と、第２の素子領域部の素子領域にトランジス
タを形成する工程と、当該半導体装置の全面に酸化膜を
堆積する工程と、当該酸化膜の内、不要な酸化膜を除去
する工程と、前記ポリシリコンを第１の素子領域部のみ
パターンニングしてゲート電極を形成する工程と、第１
の素子領域にトランジスタを形成する工程と、全面に高
融点金属を被着しシリサイド化する工程を含む半導体装
置の製造方法であって、且つ、当該酸化膜の内、不要な
酸化膜を除去する工程は、当該酸化膜を上面部からエッ
チング処理して、当該第１の素子領域部に設けられてい
る前記ポリシリコンの上面部と当該第２の素子領域部に
設けられている前記ゲート電極の上面部とが、同一平面
を形成する様に処理するものである事を特徴とする半導
体装置の製造方法。 - 【請求項４】 第１の素子領域部のみパターンニングし
てゲート電極を形成する工程に於いては、当該第２の素
子領域部に存在する当該酸化膜を残存させる様に処理す
る事を特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 当該第１の素子領域部はロジック部であ
り、当該第２の素子 領域部はＤＲＡＭ部である事を特徴
とする請求項３又は４に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05038698A JP3161408B2 (ja) | 1998-03-03 | 1998-03-03 | 半導体装置及びその製造方法 |
| KR1019990006777A KR100324149B1 (ko) | 1998-03-03 | 1999-03-02 | 실리사이드층을 구비한 반도체 장치 및 그 제조방법 |
| US09/260,349 US6287911B1 (en) | 1998-03-03 | 1999-03-02 | Semiconductor device with silicide layers and fabrication method thereof |
| CNB99102737XA CN1139992C (zh) | 1998-03-03 | 1999-03-03 | 具有硅化物层的半导体器件及其制造方法 |
| TW088103277A TW408475B (en) | 1998-03-03 | 1999-03-03 | Semiconductor device with silicide layers and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05038698A JP3161408B2 (ja) | 1998-03-03 | 1998-03-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11251527A JPH11251527A (ja) | 1999-09-17 |
| JP3161408B2 true JP3161408B2 (ja) | 2001-04-25 |
Family
ID=12857440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05038698A Expired - Fee Related JP3161408B2 (ja) | 1998-03-03 | 1998-03-03 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6287911B1 (ja) |
| JP (1) | JP3161408B2 (ja) |
| KR (1) | KR100324149B1 (ja) |
| CN (1) | CN1139992C (ja) |
| TW (1) | TW408475B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3623400B2 (ja) | 1998-07-13 | 2005-02-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6432791B1 (en) * | 1999-04-14 | 2002-08-13 | Texas Instruments Incorporated | Integrated circuit capacitor and method |
| KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
| JP2002050697A (ja) * | 2000-08-07 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法、及び半導体装置 |
| JP3686318B2 (ja) | 2000-08-31 | 2005-08-24 | 松下電器産業株式会社 | 半導体記憶装置の製造方法 |
| US6403417B1 (en) * | 2001-03-13 | 2002-06-11 | United Microelectronics Corp. | Method for in-situ fabrication of a landing via and a strip contact in an embedded memory |
| JP2002324850A (ja) * | 2001-04-25 | 2002-11-08 | Mitsubishi Electric Corp | 半導体メモリ装置およびその製造方法 |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| TWI492368B (zh) | 2011-01-14 | 2015-07-11 | Semiconductor Energy Lab | 半導體記憶裝置 |
| US11152382B2 (en) * | 2019-10-28 | 2021-10-19 | Donghyuk Ju | Semiconductor one-time programmable memory for nanometer CMOS |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104078A (ja) | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS633447A (ja) | 1986-06-24 | 1988-01-08 | Nec Corp | Ｃｍｏｓ半導体集積回路装置の製造方法 |
| JP2569115B2 (ja) * | 1988-04-15 | 1997-01-08 | 株式会社日立製作所 | 半導体装置 |
| JPH0964294A (ja) | 1995-08-18 | 1997-03-07 | Sony Corp | 半導体装置の製造方法 |
| DE69526585D1 (de) * | 1995-12-06 | 2002-06-06 | Ibm | Temperaturkompensierter Referenzstromgenerator mit Widerständen mit grossen Temperaturkoeffizienten |
| JP2765544B2 (ja) | 1995-12-26 | 1998-06-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100249159B1 (ko) | 1997-09-26 | 2000-03-15 | 김영환 | 반도체 소자의 제조방법 |
| US5998252A (en) * | 1997-12-29 | 1999-12-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of salicide and sac (self-aligned contact) integration |
-
1998
- 1998-03-03 JP JP05038698A patent/JP3161408B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-02 KR KR1019990006777A patent/KR100324149B1/ko not_active IP Right Cessation
- 1999-03-02 US US09/260,349 patent/US6287911B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1227971A (zh) | 1999-09-08 |
| KR19990077523A (ko) | 1999-10-25 |
| KR100324149B1 (ko) | 2002-02-16 |
| JPH11251527A (ja) | 1999-09-17 |
| CN1139992C (zh) | 2004-02-25 |
| TW408475B (en) | 2000-10-11 |
| US6287911B1 (en) | 2001-09-11 |
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