JP2002324850A - 半導体メモリ装置およびその製造方法 - Google Patents

半導体メモリ装置およびその製造方法

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drain
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裕樹 新川田
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Abstract

(57)【要約】 【課題】 メモリセル領域とロジック領域を備えた半導
体メモリ装置とその製造方法において、メモリセル領域
のアクセストランジスタのソース、ドレインをそれらの
面積に拘わらず充分な厚さの絶縁膜で覆った状態で、そ
のゲート電極上にシリサイド膜を形成し、アクセストラ
ンジスタのソース、ドレインにシリサイド形成金属が拡
散するのを阻止し、リフレッシュ性能の低下を防止す
る。 【解決手段】 アクセストランジスタのソース、ドレイ
ン上に、ロジックトランジスタのサイドウオールと同じ
絶縁膜に、そのサイドウオールを取り囲む周囲絶縁膜と
同じ絶縁膜を積層した積層絶縁膜を形成し、この積層絶
縁膜の上面を、アクセストランジスタのゲート電極上の
シリサイド膜とほぼ同じ高さとする。製造方法において
は、ロジックトランジスタとアクセストランジスタのゲ
ート電極が露出するようにロジック領域とメモリセル領
域を共通に研磨し、併せてアクセストランジスタのソー
ス、ドレイン上の積層絶縁膜をも研磨する工程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリセル領域
には、複数のアクセストランジスタとそのドレインに接
続されたメモリキャパシタを有し、またロジック領域に
は複数のロジックトランジスタを備えたＤＲＡＭなどの
半導体メモリ装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】メモリセル領域とロジック領域を有する
メモリ装置において、ロジック領域のロジックトランジ
スタには、そのソース、ドレイン上にシリサイド膜を形
成してソース、ドレイン回路の低抵抗化を図り、併せて
そのゲート電極上にもシリサイド膜を形成し、サリサイ
ド構成として、ゲート回路の低抵抗化も図るようになさ
れる。しかし、メモリセル領域のアクセストランジスタ
のソース、ドレイン上にもシリサイド膜を形成すると、
そのソース、ドレインのリーク電流が大きくなり、ＤＲ
ＡＭのリフレッシュ性能が悪化するので、メモリセル領
域のアクセストランジスタはサリサイド構成にはできな
い。ただ、このアクセストランジスタのゲート電極の低
抵抗化の要求が強く、したがって、このアクセストラン
ジスタでは、そのソース、ドレインをシリサイド化せず
に、そのゲート電極だけをシリサイド化する要求が強
い。
【０００３】このような要求に対して、例えば特開２０
００−２６９４６１号公報には、メモリセル領域のアク
セストランジスタの相互間の距離を小さくして、そのド
レイン上を絶縁膜で埋めた状態で、アクセストランジス
タのゲート電極にシリサイド膜を形成する技術が開示さ
れている。しかし、ビット線を接続するアクセストラン
ジスタのソースはその面積が大きく、絶縁膜で埋められ
ない状態で、シリサイド膜の形成が行われており、この
アクセストランジスタのソースにおけるリーク電流の問
題がまだ解決されていない。
【０００４】
【発明が解決しようとする課題】この発明は、アクセス
トランジスタのソース、ドレインをそれらの面積に拘わ
らず充分な厚さの絶縁膜で覆った状態で、そのゲート電
極上にシリサイド膜を形成することが可能な改良された
半導体メモリ装置を提案するものである。
【０００５】またこの発明は、製造工程を複雑化せず
に、アクセストランジスタのソース、ドレインをそれら
の面積に拘わらず充分な厚さの絶縁膜で覆った状態で、
そのゲート電極上にシリサイド膜を形成することができ
る改良された半導体メモリ装置の製造方法を提案するも
のである。
【０００６】
【課題を解決するための手段】この発明による半導体メ
モリ装置は、メモリセル領域には、複数のアクセストラ
ンジスタとそのドレインに接続されたメモリキャパシタ
を有し、またロジック領域には複数のロジックトランジ
スタを備えた半導体メモリ装置であって、前記各ロジッ
クトランジスタはソース、ドレイン上の第１シリサイド
膜と、ゲート絶縁膜上のゲート電極とその上の第２シリ
サイド膜と、ゲート電極のサイドウオールと、このサイ
ドウオールを取り囲む周囲絶縁膜とを有し、前記各アク
セストランジスタはゲート絶縁膜上のゲート電極とその
上の第３シリサイド膜と、そのソース、ドレイン上の積
層絶縁膜とを有し、前記積層絶縁膜は、前記ロジックト
ランジスタのサイドウオールと同じ絶縁膜に前記周囲絶
縁膜と同じ絶縁膜を積層して構成され、その上面が前記
第３シリサイド膜とほぼ同じ高さに位置しているもので
ある。
【０００７】また、この発明による半導体メモリ装置
は、前記第２および第３シリサイド膜が互いに同じ材料
で、しかも前記第１シリサイド膜とは異なる材料で構成
されているものである。
【０００８】また、この発明による半導体メモリ装置
は、前記積層絶縁膜を貫通して前記アクセストランジス
タのソースに接続されたビット線用プラグコンタクトお
よびそのドレインに接続されたキャパシタ用プラグコン
タクトを備え、このビット線用プラグコンタクトとキャ
パシタ用プラグコンタクト上にはそれぞれ第４シリサイ
ド膜を有し、この各第４シリサイド膜にビット線とメモ
リキャパシタが接続されているものである。
【０００９】また、この発明による半導体メモリ装置
は、前記第２、第３および第４シリサイド膜が互いに同
じ材料で、しかも前記第１シリサイド膜とは異なる材料
で構成されているものである。
【００１０】また、この発明による半導体メモリ装置の
製造方法は、メモリセル領域には、複数のアクセストラ
ンジスタとそのドレインに接続されたメモリキャパシタ
を有し、またロジック領域には複数のロジックトランジ
スタを備えた半導体メモリ装置の製造方法であって、前
記ロジックトランジスタのゲート絶縁膜上と前記アクセ
ストランジスタのゲート絶縁膜上にそれぞれゲート電極
を形成する工程、前記ロジックトランジスタのゲート電
極にサイドウオールを形成する絶縁膜を被着するととも
にこの絶縁膜をアクセストランジスタのソース、ドレイ
ン上にも被着する工程、前記ロジックトランジスタのソ
ース、ドレイン上に第１シリサイド膜を形成する工程、
前記ロジックトランジスタのサイドウオールを取り囲む
絶縁膜を被着するとともにこの絶縁膜をアクセストラン
ジスタのソース、ドレイン上にも積層して積層絶縁膜を
形成する工程、前記ロジックトランジスタのゲート電極
と前記アクセストランジスタのゲート電極が露出するよ
うに前記ロジック領域とメモリセル領域を共通に研磨し
併せて前記アクセストランジスタのソース、ドレイン上
の積層絶縁膜をも研磨する工程、および前記ロジックト
ランジスタとアクセストランジスタの各ゲート電極上に
それぞれ第２、第３シリサイド膜を形成する工程を含ん
でいる。
【００１１】また、この発明による半導体メモリ装置の
製造方法は、前記第２、第３シリサイド膜が前記第１シ
リサイド膜とは異なる材料で形成される。
【００１２】さらに、この発明による半導体メモリ装置
の製造方法は、さらに、前記積層絶縁膜を貫通して前記
アクセストランジスタのソースに接続されるビット線用
プラグコンタクトとそのドレインに接続されるキャパシ
タ用プラグコンタクトを形成する工程を含み、前記ロジ
ック領域とメモリセル領域を共通に研磨するときにこの
ビット線用プラグコンタクトとキャパシタ用プラグコン
タクトをも研磨し、また前記各ゲート電極上に前記第
２、第３シリサイド膜を形成するときにこのビット線用
プラグコンタクトとキャパシタ用プラグコンタクト上に
も第４シリサイド膜を形成する。
【００１３】
【発明の実施の形態】実施の形態１．図１から図１２
は、この発明による半導体メモリ装置の実施の形態１を
その製造工程に沿って示す。この半導体メモリ装置は、
メモリセル領域１００とロジック領域２００を有し、各
図とも、その左側の領域Ａはメモリセル領域１００を、
またその右側の領域Ｂはロジック領域２００を示してい
る。メモリセル領域１００は、多数のアクセストランジ
スタと、多数のメモリキャパシタを含むが、図では一対
のアクセストランジスタと２つのメモリキャパシタを含
む部分を代表として示す。また、ロジック領域２００
は、メモリセル領域１００を制御する多数のロジックト
ランジスタを含むが、図では１つのロジックトランジス
タを代表として示す。
【００１４】図１は第１工程を示し、シリコン半導体基
板１０が準備され、素子部分を分離するために、分離酸
化膜１１Ａ、１１Ｂが半導体基板１０の上主面に形成さ
れている。分離酸化膜１１Ａはメモリセル領域１００を
代表する一対のアクセストランジスタを形成する部分を
取り囲んでおり、分離酸化膜１１Ｂはロジック領域２０
０を代表する１つのロジックトランジスタを形成する部
分を取り囲んでいる。
【００１５】図２は第２工程を示し、シリコン基板１０
の上主面上に、シリコン酸化膜１２、ポリシリコン膜１
３、ＴＥＯＳシリコン酸化膜１４がこの順番で形成され
ている。これらの膜１２、１３、１４はメモリセル領域
１００とロジック領域２００に共通に形成される。シリ
コン酸化膜１２は、メモリセル領域１００の各アクセス
トランジスタとロジック領域２００の各ロジックトラン
ジスタのそれぞれのゲート絶縁膜となる。ポリシリコン
膜１３は、各アクセストランジスタと、各ロジックトラ
ンジスタのそれぞれのゲート電極となる膜であり、不純
物がドープされたポリシリコン膜が用いられる。
【００１６】図３は第３工程を示し、ＴＥＯＳシリコン
酸化膜１４の上に、レジストパターン１５が形成されて
いる。このレジストパターン１５は、各アクセストラン
ジスタと各ロジックトランジスタのゲート電極成形用の
パターンであり、これはポリシリコン膜１３のゲート電
極となる部分および分離絶縁膜１１Ａ上の部分を覆うよ
うに、パターニングされている。
【００１７】図４は第４工程を示す。この工程は、レジ
ストパターン１５を用いて、その下のＴＥＯＳシリコン
酸化膜１４と、ポリシリコン膜１３をエッチングした工
程である。シリコン酸化膜１２は、エッチングされな
い。この第４工程において、ＴＥＯＳシリコン酸化膜１
４に続いてポリシリコン膜１３がパターニングされ、ア
クセストランジスタのゲート電極１３Ａ１、１３Ａ２お
よびロジックトランジスタのゲート電極１３Ｂ１が形成
される。ＴＥＯＳ絶縁膜１４もパターニングされ、ゲー
ト電極１３Ａ１、１３Ａ２上のＴＥＯＳ絶縁膜１４Ａ
１、１４Ａ２とゲート電極１３Ｂ１上のＴＥＯＳ絶縁膜
１４Ｂ１となっている。なお、分離絶縁膜１１Ｂのポリ
シリコン膜１３は除去されるが、分離絶縁膜１１Ａ上に
は、ポリシリコン膜１３とＴＥＯＳシリコン酸化膜１４
が残される。図４では、レジストパターン１５は、すで
に除去された状態を示している。
【００１８】図５は第５工程を示す。この第５工程で
は、まず、メモリセル領域１００において、パターニン
グされたＴＥＯＳシリコン酸化膜１４Ａ１、１４Ａ２
と、ゲート電極１３Ａ１，１３Ａ２と、分離絶縁膜１１
Ａ上に残されたＴＥＯＳシリコン酸化膜１４、ポリシリ
コン膜１３とをマスクにして、シリコン酸化膜１２を通
じてシリコン基板１０に低濃度不純物がイオン注入さ
れ、各アクセストランジスタのソース１６Ａ１、ドレイ
ン１７Ａ１、１７Ａ２が形成される。同時にロジック領
域２００においては、パターニングされたＴＥＯＳシリ
コン酸化膜１４Ｂ１、ゲート電極１３Ｂ１と、分離絶縁
膜１１Ｂとをマスクにして、シリコン酸化膜１２を通じ
て、シリコン基板１０に低濃度不純物がイオン注入さ
れ、ロジックトランジスタの浅いソース１８Ｂ１、浅い
ドレイン１９Ｂ１が形成される。続いて、サイドウオー
ルを構成するＬＤＤスペーサとして、ＴＥＯＳシリコン
酸化膜２０とシリコン窒化膜２１が被着される。このＴ
ＥＯＳシリコン酸化膜２０とシリコン窒化膜２１は、ロ
ジック領域２００では、各ロジックトランジスタのゲー
ト電極１３Ｂ１とその上のＴＥＯＳシリコン酸化膜１４
Ｂ１を取り囲むように被着され、また、メモリセル領域
１００では、アクセストランジスタのソース１６Ａ１の
上のゲート電極１３Ａ１、１３Ａ２の間の部分，および
アクセストランジスタのドレイン１７Ａ１、１７Ａ２の
上のゲート電極１３Ａ１、１３Ａ２と分離絶縁膜１１Ａ
上のポリシリコン膜１３との間の部分に、ゲート電極１
３Ａ１、１３Ａ２とその上のＴＥＯＳシリコン酸化膜１
４Ａ１、１４Ａ２を取り囲むように被着される。
【００１９】続いて、ロジック領域２００において、Ｔ
ＥＯＳシリコン酸化膜２０とシリコン窒化膜２１に対す
る異方性エッチングを行い、ロジックトランジスタのゲ
ート電極１３Ｂ１にサイドウオールを構成するＬＤＤス
ペーサ２２Ｂ１を形成した後、このＬＤＤスペーサ２２
Ｂ１をマスクとしてその両側のシリコン酸化膜１２を選
択的にエッチングし、ロジックトランジスタの深いソー
ス２３Ｂ１と深いドレイン２４Ｂ１が形成される。
【００２０】図６は第６工程を示す。この第６工程で
は、ロジックトランジスタの深いソース２３Ｂ１と深い
ドレイン２４Ｂ１の表面に、第１シリサイド膜２５Ｂ
１、２５Ｂ２が形成される。この第１シリサイド膜２５
Ｂ１、２５Ｂ２はコバルトシリコン（ＣｏＳｉ２）、チ
タンシリコン（ＴｉＳｉ２）、ニッケルシリコン（Ｎｉ
Ｓｉ２）、パドニウムシリコン（ＰｄＳｉ）、ジルコニ
ウムシリコン（ＺｒＳｉ）、ハフニウムシリコン（Ｈｆ
Ｓｉ）、白金シリコン（ＰｔＳｉ）、銅シリコン（Ｃｕ
Ｓｉ）、アルミニウムシリコン（ＡｌＳｉ）、銀シリコ
ン（ＡｇＳｉ）を含むグループから選ばれた金属シリサ
イド膜であり、これらの金属シリサイド膜を構成する金
属を、シリコン基板１０の上表面の全面に被着した後、
熱処理して形成される。ロジックトランジスタのＴＥＯ
Ｓシリコン酸化膜１４Ｂ１を始め、ソース２３Ｂ１、ド
レイン２４Ｂ１以外の部分は、絶縁膜で覆われているの
で、シリサイド膜は形成されない。
【００２１】図７は第７工程を示す。この第７工程で
は、シリコン基板１０の上表面の全面に、第１層間絶縁
膜２６が被着される。この層間絶縁膜２６は、メモリセ
ル領域１００においては、アクセストランジスタのソー
ス１６Ａ１の上部、およびドレイン１７Ａ１、１７Ａ２
の上部において、ＴＥＯＳシリコン酸化膜２０とシリコ
ン窒化膜２１の上に積層されて積層絶縁膜を構成し、ま
たロジック領域２００のロジックトランジスタのＬＤＤ
スペーサ２２Ｂ１を取り囲む周囲絶縁膜となる。
【００２２】図８は第８工程を示す。この第８工程で
は、シリコン基板１０の上表面の全面が、例えば化学機
械研磨（ＣＭＰ／Chemical Mechanical Polishing）に
より研磨され、メモリセル領域１００とロジック領域２
００のそれぞれ研磨面２７Ａ、２７Ｂが形成される。こ
の研磨は、メモリセル領域１００においてアクセストラ
ンジスタの各ゲート電極１３Ａ１、１３Ａ２の表面が露
出し、またロジック領域２００においてロジックトラン
ジスタのゲート電極１３Ｂ１が露出するまで、第１層間
絶縁膜２６、ＴＥＯＳシリコン酸化膜２０、シリコン窒
化膜２１、およびＴＥＯＳシリコン酸化膜１４１Ａ１、
１４Ａ２、１４Ｂ１を研磨する。この研磨の結果、メモ
リセル領域１００では、研磨面２７Ａにアクセストラン
ジスタの各ゲート電極１３Ａ１、１３Ａ２が露出し、ま
たソース１６Ａ１、ドレイン１７Ａ１、１７Ａ２上に
は、それぞれ積層絶縁膜２８Ａ１、２８Ａ２が形成され
る。この積層絶縁膜２８Ａ１、２８Ａ２は、ＴＥＯＳシ
リコン酸化膜２０、シリコン窒化膜２１および層間絶縁
膜２６の３層構造からなっている。積層絶縁膜２８Ａ１
は、ゲート電極１３Ａ１、１３Ａ２の間に位置し、また
積層絶縁膜２８Ａ２は、ゲート電極１３Ａ１、１３Ａ２
と分離絶縁膜１１Ａ上のポリシリコン膜１３との間に位
置している。
【００２３】図９は第９工程を示す。この第９工程で
は、ロジック領域２００に第２シリサイド膜２９Ｂが、
またメモリセル領域１００に第３シリサイド膜２９Ａが
それぞれ形成される。第３シリサイド膜２９Ａは、アク
セストランジスタの各ゲート電極１３Ａ１、１３Ａ２、
および分離絶縁膜１１Ａ上のポリシリコン膜１３上に形
成されている。また第２シリサイド膜２９Ｂは、ロジッ
クトランジスタのゲート電極１３Ｂ１上に形成されてい
る。これらのシリサイド膜２９Ａ、２９Ｂは、同時に同
じ金属シリサイド膜で形成される。これらのシリサイド
膜２９Ａ、２９Ｂは、コバルトシリコン（ＣｏＳｉ
２）、チタンシリコン（ＴｉＳｉ２）、ニッケルシリコ
ン（ＮｉＳｉ２）、パドニウムシリコン（ＰｄＳｉ）、
ジルコニウムシリコン（ＺｒＳｉ）、ハフニウムシリコ
ン（ＨｆＳｉ）、白金シリコン（ＰｔＳｉ）、銅シリコ
ン（ＣｕＳｉ）、アルミニウムシリコン（ＡｌＳｉ）、
または銀シリコン（ＡｇＳｉ）からなるグループから選
ばれた金属シリサイド膜であり、これらの金属シリサイ
ド膜を構成する金属を、メモリセル領域１００の研磨面
２７Ａおよびロジック領域２００の研磨面２７Ｂ上に被
着した後、熱処理して同時に形成される。
【００２４】前記金属シリサイド膜を構成する金属は、
研磨面２７Ａ、２７Ｂの全面に被着された後それを熱処
理し、その金属と、ゲート電極１３Ａ１、１３Ａ２、１
３Ｂ１を構成するポリシリコンおよび分離絶縁膜１１Ａ
上のポリシリコン膜１３との化合物として形成され、シ
リサイド膜２９Ａ，２９Ｂを構成する。この金属は、当
然メモリセル領域１００の積層絶縁膜２８Ａ１、２８Ａ
２およびロジック領域２００の層間絶縁膜２６上にも被
着されるが、これらの積層絶縁膜は絶縁物であるので、
これらとシリサイド化することはない。またこれらの積
層絶縁膜２８Ａ１、２８Ａ２が３層絶縁膜として充分な
厚さをもって構成されているため、前記金属シリサイド
を構成する金属が、この積層絶縁膜２８Ａ１、２８Ａ２
を突き抜けて、シリコン基板１０のソース１６Ａ１、ド
レイン１７Ａ１、１７Ａ２に拡散するのを阻止する。積
層絶縁膜２８Ａ１、２８Ａ２の上面は研磨面２７Ａであ
り、第３シリサイド膜２９Ａの厚さの中間に位置し、そ
れとほぼ同じ高さになっており、前記金属がソース１６
Ａ１、ドレイン１７Ａ１、１７Ａ２に拡散するのに充分
な厚さとなっている。
【００２５】積層絶縁膜２８Ａ１、２８Ａ２は、例え、
ソース１６Ａ１、ドレイン１７Ａ１、１７Ａ２が大き
く、ゲート電極１３Ａ１，１３Ａ２の間の間隔が大きく
ても、またゲート電極１３Ａ１、１３Ａ２とポリシリコ
ン膜１３との間隔が大きくても、ソース１６Ａ１、ドレ
イン１７Ａ１、１７Ａ２上に、ゲート電極１３Ａ１、１
３Ａ２とほぼ同じ厚さで形成され、第３シリサイド膜２
９Ａを構成する金属がそれを突き抜けてシリコン基板１
０のソース１６Ａ１、ドレイン１７Ａ１、１７Ａ２に拡
散するのを阻止する。結果として、ソース１６Ａ１、ド
レイン１７Ａ１、１７Ａ２のＰＮ接合に、リーク電流の
増大をもたらすことはない。
【００２６】図１０は第１０工程を示す。この第１０工
程では、シリコン基板１０の上表面の全面に第２層間絶
縁膜３０が被着される。メモリセル領域１００では、こ
の層間絶縁膜３０は、第３シリサイド膜２９Ａおよび積
層絶縁膜２８Ａ１、２８Ａ２を覆い、またロジック領域
２００では、層間絶縁膜２６およびＬＤＤスペーサ２２
Ｂ１、第２シリサイド２９Ｂを覆う。図１１は第１１工
程を示す。この第１１工程では、メモリセル領域１００
に、ビット線用ポリシリコンプラグコンタクト３１およ
びキャパシタ用ポリシリコンプラグコンタクト３２１、
３２２が形成される。ポリシリコンプラグコンタクト３
１は、層間絶縁膜３０と積層絶縁膜２８Ａ１、その下の
シリコン酸化膜１２を貫通してソース１６Ａ１に接合し
ている。ポリシリコンプラグコンタクト３２１、３２２
は、層間絶縁膜３０、積層絶縁膜２８Ａ２およびその下
のシリコン絶縁膜１２を貫通し、それぞれドレイン１７
Ａ１、１７Ａ２に接合している。
【００２７】図１２は第１２工程を示す。この第１２工
程では、メモリキャパシタ３３１、３３２とビット線３
４、３５、３６が形成されている。まず、メモリセル領
域１００では第２層間絶縁膜３０上にエッチングストッ
パ用のシリコン窒化膜３７が形成され、このシリコン窒
化膜３７上に第３層間絶縁膜３８が形成される。ロジッ
ク領域２００では、第２層間絶縁膜３０上に直接第３層
間絶縁膜３８が形成される。メモリセル領域１００で
は、第３層間絶縁膜３８およびシリコン窒化膜３７に孔
３８ａが形成され、この孔３８ａ内にメモリキャパシタ
３３１、３３２の筒状下部電極３３ａが形成される。こ
の下部電極は、ポリシリコンプラグコンタクト３２１、
３２２の上端に接合される。この筒状下部電極３３ａ上
には、キャパシタ絶縁膜３３ｂを介してキャパシタ筒状
上部電極３３ｃが形成される。キャパシタ上部電極３３
ｃ上には第４層間絶縁膜３９が形成され、ロジック領域
２００では第３層間絶縁膜３８上にこの第４層間絶縁膜
３９が直接形成される。メモリセル領域１００のポリシ
リコンプラグコンタクト３１上のシリコン窒化膜３７に
も孔３７ａが形成され、この孔３７ａにバリアメタル４
０が形成される。このバリアメタル４０上の層間絶縁膜
３８、３９には、それらを貫通するタングステンなどの
ビット線用プラグコンタクト４１が形成され、このプラ
グコンタクト４１上には、バリアメタル４２を介して、
メモリのビット線３４が形成される。
【００２８】ロジック領域２００では、第１シリサイド
膜２５Ｂ１、２５Ｂ２上に、バリアメタル４３Ｂ１、４
３Ｂ２が形成される。このバリアメタル４３Ｂ１、４３
Ｂ２は、バリアメタル４０と同時に同じ材料で形成され
る。第１から第４の層間絶縁膜２６、３０、３８、３９
を貫通して、ビット線用プラグコンタクト４４Ｂ１、４
４Ｂ２が形成される。このプラグコンタクト４４Ｂ１、
４４Ｂ２は、メモリセル領域１００のプラグコンタクト
４１と同時に同じ材料で形成される。このプラグコンタ
クト４４Ｂ１、４４Ｂ２上には、バリアメタル４５Ｂ
１、４５Ｂ２を介してロジック領域２００のビット線３
５、３６が形成され、これはメモリセル領域１００のビ
ット線３４と同時に同じ材料で形成される。
【００２９】図１２のメモリセル領域１００には、一対
のアクセストランジスタＴＡ１、ＴＡ２が、またロジッ
ク領域２００には、１つのロジックトランジスタＴＲ１
がそれぞれ示されている。アクセストランジスタＴＡ１
は、ソース１６Ａ１とドレイン１７Ａ１とゲート電極１
３Ａ１を有し、メモリキャパシタ３３１にメモリ電荷を
蓄積する。またアクセストランジスタＴＡ２はソース１
６Ａ１とドレイン１７Ａ２とゲート電極１３Ａ２とを有
し、メモリキャパシタ３３２にメモリ電荷を蓄積する。
これらのアクセストランジスタＴＡ１、ＴＡ２は、その
ゲート電極１３Ａ１、１３Ａ２上の第３シリサイド膜２
９Ａによって、ゲート抵抗の低抵抗化が図られ、迅速な
アクセス動作が可能となる。さらに、ロジックトランジ
スタＴＲ１は、ソース１８Ｂ１、２３Ｂ１と、ドレイン
１９Ｂ１、２４Ｂ１と、ゲート電極１３Ｂ１を有し、そ
のソース、ドレイン上の第１シリサイド膜２５Ｂ１、２
５Ｂ２によって、ソース、ドレイン回路の低抵抗化が図
られ、より高出力化が可能になるとともに、そのゲート
電極１３Ｂ１上の第２シリサイド膜２９Ｂによって、そ
のゲート回路の低抵抗化が図られ、高速化が図られる。
【００３０】実施の形態２．図１３から図１８は、この
発明による半導体メモリ装置の実施の形態２をその製造
工程に沿って示す。この実施の形態２は、メモリセル領
域１００のアクセストランジスタのソースに接続される
ビット線用ポリシリコンプラグコンタクトおよびそのド
レインに接続されるキャパシタ用ポリシリコンプラグコ
ンタクトにも第４シリサイド膜を形成し、それぞれの回
路の低抵抗化を図るものである。
【００３１】この実施の形態２の製造工程の前半は、図
１から図６に示した実施の形態１の第１から第６工程と
全く同じであり、その製造工程の後半が図１３から図１
８に示されている。図１３は実施の形態２の第７工程を
示す。この第７工程では、第１層間絶縁膜２６がシリコ
ン基板１０の上表面の全面に被着された後、ポリシリコ
ンプラグコンタクト５１、５２１、５２２が形成され
る。ポリシリコンプラグコンタクト５１は層間絶縁膜２
６、ソース１６Ａ１上のシリコン窒化膜２１とＴＥＯＳ
シリコン酸化膜２０とシリコン酸化膜１２を貫通し、ソ
ース１６Ａ１に接合している。ポリシリコンプラグコン
タクト５２１、５２２は、それぞれ層間絶縁膜２６、ド
レイン１７Ａ１、１７Ａ２上のシリコン窒化膜２１とＴ
ＥＯＳシリコン酸化膜２０とシリコン酸化膜１２を貫通
し、ドレイン１７Ａ１、１７Ａ２に接合している。
【００３２】図１４は実施の形態２の第８工程を示す。
この第８工程では、図８に示す実施の形態１の第８工程
と同様に、例えば化学機械研磨による研磨がシリコン基
板１０の上面の全面に施され、研磨面２７Ａ、２７Ｂが
形成されている。メモリセル領域１００の研磨面２７Ａ
は、ゲート電極１３Ａ１、１３Ａ２とともに、ポリシリ
コンプラグコンタクト５１、５２１、５２２が露出する
ように形成され、ポリシリコンプラグコンタクト５１は
ソース１６Ａ１上の積層絶縁膜２８Ａ１を貫通する結果
となっている。また、ポリシリコンプラグコンタクト５
２１、５２２は、ドレイン１７Ａ１、１７Ａ２上の積層
絶縁膜２８Ａ２を貫通する。
【００３３】図１５は実施の形態２の第９工程を示す。
この第９工程では、図９に示した実施の形態１の第９工
程と同様に、第２シリサイド膜２９Ｂ、第３シリサイド
膜２９Ａが形成されるとともに、第４シリサイド膜５３
Ａが、各ポリシリコンプラグコンタクト５１、５２１、
５２２の上面の研磨面２７Ａに形成される。この第４シ
リサイド膜５３Ａは、第２シリサイド膜２９Ｂ、第３シ
リサイド膜２９Ａと同時に、またそれらと同じ材料から
なる金属シリサイド膜として構成される。積層絶縁膜２
８Ａ１、２８Ａ２の上面の研磨面２７Ａは、これらのシ
リサイド膜２９Ａ、５３Ａとほぼ同じ高さに位置し、積
層絶縁膜２８Ａ１、２８Ａ２は、シリサイド膜を構成す
る金属が、ソース１６Ａ１、ドレイン１７Ａ１、１７Ａ
２に拡散するのを防止するに充分な厚さを有する。
【００３４】図１６は実施の形態２の第１０工程を示
す。この第１０工程では、シリコン基板１０の上表面の
全面に、第２層間絶縁膜３０が被着される。図１７は実
施の形態２の第１１工程を示す。この第１１工程では、
メモリセル領域１００において、タングステンなどのキ
ャパシタ用プラグコンタクト５４が形成される。このキ
ャパシタ用プラグコンタクト５４は、ポリシリコンプラ
グコンタクト５２１、５２２上の層間絶縁膜３０にそれ
ぞれ孔３０ａを形成し、この各孔３０ａの底にバリアメ
タル５５を形成した後に、各孔３０ａ内に形成され、バ
リアメタル５５を介してポリシリコンコンタクト５２
１、５２２上の第４シリサイド膜５３Ａにそれぞれ接続
されている。
【００３５】図１８は実施の形態２の第１２工程を示
す。この実施の形態２の第１２工程では、図１２に示し
た実施の形態１の第１２工程と同様に、メモリセル領域
１００には、メモリキャパシタ３３１、３３２およびビ
ット線３４が形成され、またロジック領域２００では、
ビット線３５、３６が形成される。実施の形態２では、
メモリキャパシタ３３１、３３２の各筒状下部電極３３
ａは、各キャパシタ用プラグコンタクト５４に接合され
る。ビット線３４は、ビット線用プラグコンタクト４１
を介してソース１６Ａ１に接続されるが、この実施の形
態２では、このビット線用プラグコンタクト４１は第２
から第４の層間絶縁膜３０、３８、３９を貫通する孔内
に形成され、この孔の底に形成されたバリアメタル５６
がポリシリコンプラグコンタクト５１上の第４シリサイ
ド膜５３Ａに接合し、このバリアメタル５６を介してポ
リシリコンプラグコンタクト５１に接続される。
【００３６】実施の形態２によれば、メモリキャパシタ
３３１、３３２をドレイン１７Ａ１、１７Ａ２に接続す
る回路に第４シリサイド膜５３Ａが形成されるととも
に、ビット線３４をソース１６Ａ１に接続する回路にも
第４シリサイド膜５３Ａが形成されているので、これら
の接続回路の低抵抗化を図ることができる。これは、メ
モリキャパシタ３３１、３３２へのメモリ電荷の蓄積を
より迅速化する上で効果がある。
【００３７】実施の形態３．この実施の形態３は実施の
形態１の変形である。この実施の形態３は、図１から図
１２に示した実施の形態１と同様な製造工程で製造され
るが、この実施の形態３では、ロジックトランジスタＴ
Ｒ１のソース２３Ｂ１上、およびドレイン２４Ｂ１上の
第１シリサイド膜２５Ｂ１、２５Ｂ２を構成する金属
と、アクセストランジスタＴＡ１、ＴＡ２のゲート電極
１３Ａ１、１３Ａ２およびロジックトランジスタＴＲ１
のゲート電極１３Ｂ１上のシリサイド膜２９Ａ、２９Ｂ
を構成する金属とが、互いに異種金属となるように、材
料が違えられる。結果として、第１シリサイド膜２５Ｂ
１、２５Ｂ２と第２、第３シリサイド膜２９Ｂ、２９Ａ
とは、異種のシリサイド膜とされる。
【００３８】ロジックトランジスタＴＲ１のソース、ド
レイン上の第１シリサイド膜２５Ｂ１、２５Ｂ２はその
抵抗を最小化するのに好適な金属材料を選択して形成さ
れるのに対し、各トランジスタのゲート電極上の第２、
第３シリサイド膜２９Ｂ、２９Ａは各トランジスタのゲ
ート回路の抵抗を最適化するのに好適な金属材料を選択
して形成される。これらの金属材料は、前述のグループ
の中から選択され、ロジックトランジスタのソース、ド
レイン回路の抵抗の最小化と、各トランジスタのゲート
回路の抵抗の最適化を図る。
【００３９】実施の形態４．この実施の形態４は実施の
形態２の変形である。この実施の形態４は、図１から図
６および図１３から図１８に示した実施の形態２と同様
な製造工程で製造されるが、この実施の形態４では、ロ
ジックトランジスタＴＲ１のソース２３Ｂ１上、および
ドレイン２４Ｂ１上の第１シリサイド膜２５Ｂ１、２５
Ｂ２を構成する金属と、アクセストランジスタＴＡ１、
ＴＡ２のゲート電極１３Ａ１、１３Ａ２、ロジックトラ
ンジスタＴＲ１のゲート電極１３Ｂ１上のシリサイド膜
２９Ａ、２９Ｂ、およびポリシリコンプラグコンタクト
５１、５２１、５２２上のシリサイド膜５３Ａを構成す
る金属とが、互いに異種金属となるように、材料が違え
られる。結果として、第１シリサイド膜２５Ｂ１、２５
Ｂ２と第２、第３、第４シリサイド膜２９Ｂ、２９Ａ、
５３Ａとは、異種のシリサイド膜とされる。
【００４０】ロジックトランジスタＴＲ１のソース、ド
レイン上の第１シリサイド膜２５Ｂ１、２５Ｂ２はその
抵抗を最小化するのに好適な金属材料を選択して形成さ
れるのに対し、各トランジスタのゲート電極上の第２、
第３シリサイド膜２９Ｂ、２９Ａおよび各ポリシリコン
プラグコンタクト上の第４シリサイド膜５３Ａは各トラ
ンジスタのゲート回路の抵抗を最適化するのに好適な金
属材料を選択して形成される。これらの金属材料は、前
述のグループの中から選択され、ロジックトランジスタ
のソース、ドレイン回路の抵抗の最小化と、各トランジ
スタのゲート回路の抵抗の最適化を図る。
【００４１】
【発明の効果】以上のようにこの発明による半導体メモ
リ装置は、メモリセル領域のアクセストランジスタのソ
ース、ドレイン上に、ロジックトランジスタのサイドウ
オールと同じ絶縁膜に、そのサイドウオールを取り囲む
周囲絶縁膜と同じ絶縁膜を積層した積層絶縁膜を形成
し、この積層絶縁膜の上面を、アクセストランジスタの
ゲート電極上の第３シリサイド膜とほぼ同じ高さに位置
させたものであり、ロジックトランジスタのサリサイド
化と、アクセストランジスタのゲートのシリサイド化を
図りながら、しかもアクセストランジスタのソース、ド
レインの面積が大きくなっても、その上を充分な厚さの
積層絶縁膜で覆い、アクセストランジスタのソース、ド
レインに対する金属の拡散を防止し、そのリーク電流の
増加を抑え、リフレッシュ性能を向上することができ
る。
【００４２】また、ロジックトランジスタとアクセスト
ランジスタの各ゲート電極上の第２、第３シリサイド膜
を互いに同じ材料とし、しかもロジックトランジスタの
ソース、ドレイン上の第１シリサイド膜とは異なる材料
で構成するものでは、ロジックトランジスタのソース、
ドレイン回路の抵抗の最小化と併せ、各トランジスタの
ゲート回路の抵抗の最適化を図ることができる。
【００４３】また、アクセストランジスタのソースに接
続されるビット線用プラグコンタクトおよびそのドレイ
ンに接続されるキャパシタ用プラグコンタクト上に第４
シリサイド膜を形成したものでは、アクセストランジス
タのビット線とソースとを接続する回路およびメモリキ
ャパシタとそのドレインとを接続する回路の低抵抗化を
図り、メモリ電荷の蓄積を迅速に行うことができ、併せ
てロジックトランジスタとアクセストランジスタの各ゲ
ート電極上の第２、第３シリサイド膜とビット線用プラ
グコンタクト上の第４シリサイド膜を互いに同じ材料と
し、しかもロジックトランジスタのソース、ドレイン上
の第１シリサイド膜とは異なる材料で構成するもので
は、ロジックトランジスタのソース、ドレイン回路の抵
抗の最小化と併せ、各トランジスタのゲート回路の抵抗
の最適化を図ることができる。
【００４４】また、この発明による半導体メモリ装置の
製造方法は、ロジックトランジスタのゲート電極にサイ
ドウオールを形成する絶縁膜をアクセストランジスタの
ソース、ドレイン上にも被着し、またロジックトランジ
スタのサイドウオールを取り囲む絶縁膜をアクセストラ
ンジスタのソース、ドレイン上にも被着して積層絶縁膜
を形成するとともに、ロジックトランジスタのゲート電
極とアクセストランジスタのゲート電極が露出するよう
にロジック領域とメモリセル領域を共通に研磨し、併せ
てアクセストランジスタのソース、ドレイン上の積層絶
縁膜をも研磨する工程を含んでおり、製造プロセスを複
雑化することなく、各トランジスタのゲート電極上に第
２、第３シリサイド膜を形成する工程で、金属がアクセ
ストランジスタのソース、ドレインに拡散するのを防止
し、そのリーク電流の増大を防止し、リフレッシュ性能
の向上をはかることができる。
【００４５】また、この発明による半導体メモリ装置の
製造方法において、ロジックトランジスタとアクセスト
ランジスタの各ゲート電極上の第２、第３シリサイド膜
を互いに同じ材料とし、しかもロジックトランジスタの
ソース、ドレイン上の第１シリサイド膜とは異なる材料
で形成するものでは、ロジックトランジスタのソース、
ドレイン回路の抵抗の最小化と併せ、各トランジスタの
ゲート回路の抵抗の最適化を図ることができる。
【００４６】また、この発明による半導体メモリ装置の
製造方法において、アクセストランジスタのソースに接
続されるビット線用プラグコンタクトおよびそのドレイ
ンに接続されるキャパシタ用プラグコンタクトに上に第
４シリサイド膜を形成するものでは、アクセストランジ
スタのビット線とソースとを接続する回路およびメモリ
キャパシタとそのドレインとを接続する回路の低抵抗化
を図ることができる。
【図面の簡単な説明】
【図１】 この発明による半導体メモリ装置の実施の形
態１の第１製造工程を示す断面図。
【図２】 この発明による半導体メモリ装置の実施の形
態１の第２製造工程を示す断面図。
【図３】 この発明による半導体メモリ装置の実施の形
態１の第３製造工程を示す断面図。
【図４】 この発明による半導体メモリ装置の実施の形
態１の第４製造工程を示す断面図。
【図５】 この発明による半導体メモリ装置の実施の形
態１の第５製造工程を示す断面図。
【図６】 この発明による半導体メモリ装置の実施の形
態１の第６製造工程を示す断面図。
【図７】 この発明による半導体メモリ装置の実施の形
態１の第７製造工程を示す断面図。
【図８】 この発明による半導体メモリ装置の実施の形
態１の第８製造工程を示す断面図。
【図９】 この発明による半導体メモリ装置の実施の形
態１の第９製造工程を示す断面図。
【図１０】 この発明による半導体メモリ装置の実施の
形態１の第１０製造工程を示す断面図。
【図１１】 この発明による半導体メモリ装置の実施の
形態１の第１１製造工程を示す断面図。
【図１２】 この発明による半導体メモリ装置の実施の
形態１の第１２製造工程を示す断面図。
【図１３】 この発明による半導体メモリ装置の実施の
形態２の第７製造工程を示す断面図。
【図１４】 この発明による半導体メモリ装置の実施の
形態２の第８製造工程を示す断面図。
【図１５】 この発明による半導体メモリ装置の実施の
形態２の第９製造工程を示す断面図。
【図１６】 この発明による半導体メモリ装置の実施の
形態２の第１０製造工程を示す断面図。
【図１７】 この発明による半導体メモリ装置の実施の
形態２の第１１製造工程を示す断面図。
【図１８】 この発明による半導体メモリ装置の実施の
形態２の第１２製造工程を示す断面図。
【符号の説明】
１０ シリコン基板、 １２ シリコン酸化膜、
１３ ポリシリコン膜、 １３Ａ１，１３Ａ２ アク
セストランジスタのゲート電極、 １３Ｂ１ロジック
トランジスタのゲート電極、 １４ ＴＥＯＳシリコ
ン酸化膜、１６Ａ１ アクセストランジスタのソース、
１７Ａ１，１７Ａ２ アクセストランジスタのドレ
イン、 １８Ｂ１，２３Ｂ１ ロジックトランジスタ
のソース、 １９Ｂ１，２４Ｂ１ ロジックトランジ
スタのドレイン、 ２０ＴＥＯＳシリコン酸化膜、
２１ シリコン窒化膜、 ２２Ｂ１ サイドウオー
ル、 ２５Ｂ１，２５Ｂ２ 第１シリサイド膜、
２６ 外周絶縁膜（第１層間絶縁膜） ２７Ａ，２７Ｂ
研磨面、 ２８Ａ１，２８Ａ２ 積層絶縁膜、
２９Ｂ 第２シリサイド膜、 ２９Ａ 第３シリサイ
ド膜、３０ 第２層間絶縁膜、 ３１，３２１，３２
２ ポリシリコンプラグコンタクト、 ３３１，３３
２ キャパシタ、 ３４，３５，３６ ビット線、３
８ 第３層間絶縁膜、 ３９ 第４層間絶縁膜、
５１，５２１，５２２ ポリシリコンプラグコンタク
ト、 ５３Ａ 第４シリサイド膜、 ＴＡ１，ＴＡ
２ アクセストランジスタ、 ＴＲ１ ロジックトラ
ンジスタ、１００ メモリセル領域、 ２００ ロジ
ック領域。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB03 BB18 BB19 BB20 BB21 BB22 BB23 BB24 BB25 BB40 CC01 CC05 DD04 DD55 DD64 DD65 DD72 DD75 DD78 DD84 EE05 EE09 EE12 EE14 EE17 FF14 FF16 GG16 HH04 HH16 HH20 5F083 AD31 AD49 GA02 GA06 GA25 JA35 JA36 JA37 JA38 JA39 JA53 MA06 MA19 MA20 NA08 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA06 ZA12

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル領域には、複数のアクセスト
    ランジスタとそのドレインに接続されたメモリキャパシ
    タを有し、またロジック領域には複数のロジックトラン
    ジスタを備えた半導体メモリ装置であって、前記各ロジ
    ックトランジスタはソース、ドレイン上の第１シリサイ
    ド膜と、ゲート絶縁膜上のゲート電極とその上の第２シ
    リサイド膜と、ゲート電極のサイドウオールと、このサ
    イドウオールを取り囲む周囲絶縁膜とを有し、前記各ア
    クセストランジスタはゲート絶縁膜上のゲート電極とそ
    の上の第３シリサイド膜と、そのソース、ドレイン上の
    積層絶縁膜とを有し、前記積層絶縁膜は、前記ロジック
    トランジスタのサイドウオールと同じ絶縁膜に前記周囲
    絶縁膜と同じ絶縁膜を積層して構成され、その上面が前
    記第３シリサイド膜とほぼ同じ高さに位置している半導
    体メモリ装置。
  2. 【請求項２】 前記第２および第３シリサイド膜は互い
    に同じ材料で、しかも前記第１シリサイド膜とは異なる
    材料で構成されている請求項１記載の半導体メモリ装
    置。
  3. 【請求項３】 前記積層絶縁膜を貫通して前記アクセス
    トランジスタのソースに接続されたビット線用プラグコ
    ンタクトおよびそのドレインに接続されたキャパシタ用
    プラグコンタクトを備え、このビット線用プラグコンタ
    クトおよびキャパシタ用プラグコンタクト上にはそれぞ
    れ第４シリサイド膜を有し、この各第４シリサイド膜に
    ビット線とメモリキャパシタが接続されている請求項１
    記載の半導体メモリ装置。
  4. 【請求項４】 前記第２、第３および第４シリサイド膜
    は互いに同じ材料で、しかも前記第１シリサイド膜とは
    異なる材料で構成されている請求項３記載の半導体メモ
    リ装置。
  5. 【請求項５】 メモリセル領域には、複数のアクセスト
    ランジスタとそのドレインに接続されたメモリキャパシ
    タを有し、またロジック領域には複数のロジックトラン
    ジスタを備えた半導体メモリ装置の製造方法であって、
    前記ロジックトランジスタのゲート絶縁膜上と前記アク
    セストランジスタのゲート絶縁膜上にそれぞれゲート電
    極を形成する工程、前記ロジックトランジスタのゲート
    電極にサイドウオールを形成する絶縁膜を被着するとと
    もにこの絶縁膜をアクセストランジスタのソース、ドレ
    イン上にも被着する工程、前記ロジックトランジスタの
    ソース、ドレイン上に第１シリサイド膜を形成する工
    程、前記ロジックトランジスタのサイドウオールを取り
    囲む絶縁膜を被着するとともにこの絶縁膜をアクセスト
    ランジスタのソース、ドレイン上にも積層して積層絶縁
    膜を形成する工程、前記ロジックトランジスタのゲート
    電極と前記アクセストランジスタのゲート電極が露出す
    るように前記ロジック領域とメモリセル領域を共通に研
    磨し併せて前記アクセストランジスタのソース、ドレイ
    ン上の積層絶縁膜をも研磨する工程、および前記ロジッ
    クトランジスタとアクセストランジスタの各ゲート電極
    上にそれぞれ第２、第３シリサイド膜を形成する工程を
    含んだ半導体メモリ装置の製造方法。
  6. 【請求項６】 前記第２、第３シリサイド膜が前記第１
    シリサイド膜とは異なる材料で形成される請求項５記載
    の半導体メモリ装置の製造方法。
  7. 【請求項７】 さらに、前記積層絶縁膜を貫通して前記
    アクセストランジスタのソースに接続されるビット線用
    プラグコンタクトとそのドレインに接続されるキャパシ
    タ用プラグコンタクトを形成する工程を含み、前記ロジ
    ック領域とメモリセル領域を共通に研磨するときにこの
    ビット線用コンタクトプラグとキャパシタ用プラグコン
    タクトをも研磨し、また前記各ゲート電極上に前記第
    ２、第３シリサイド膜を形成するときにこのビット線用
    コンタクトプラグとキャパシタ用プラグコンタクト上に
    も第４シリサイド膜を形成する請求項５記載の半導体メ
    モリ装置の製造方法。
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