JP2003347511A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
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Abstract
(57)【要約】
【課題】 メモリトランジスタの不純物拡散層の上面に
シリサイド層を形成することなく、メモリトランジスタ
のゲート電極の上面にシリサイド層を形成できるように
する。 【解決手段】 第１の活性領域１０１においては、ワー
ド線方向に並ぶメモリゲート電極１０５がワード線方向
に共通に形成され、ビット線方向に並ぶメモリトランジ
スタのソース領域又はドレイン領域となる不純物拡散層
１０７がビット線方向に共通に形成されている。メモリ
ゲート電極１０５同士の間には、上面の高さ位置がメモ
リゲート電極１０５の上面の高さ位置よりも低いゲート
間絶縁膜１０８が形成されいる。メモリゲート電極１０
５の上面にはシリサイド層１０９が形成されている。第
２の活性領域１０２においては、ロジックゲート電極１
１２の上面及びロジックトランジスタの不純物拡散層１
１４の上面にシリサイド層１１５が形成されている。
シリサイド層を形成することなく、メモリトランジスタ
のゲート電極の上面にシリサイド層を形成できるように
する。 【解決手段】 第１の活性領域１０１においては、ワー
ド線方向に並ぶメモリゲート電極１０５がワード線方向
に共通に形成され、ビット線方向に並ぶメモリトランジ
スタのソース領域又はドレイン領域となる不純物拡散層
１０７がビット線方向に共通に形成されている。メモリ
ゲート電極１０５同士の間には、上面の高さ位置がメモ
リゲート電極１０５の上面の高さ位置よりも低いゲート
間絶縁膜１０８が形成されいる。メモリゲート電極１０
５の上面にはシリサイド層１０９が形成されている。第
２の活性領域１０２においては、ロジックゲート電極１
１２の上面及びロジックトランジスタの不純物拡散層１
１４の上面にシリサイド層１１５が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ領域に、拡
散配線層構造を有する複数のメモリトランジスタがマト
リックス状に配置されていると共に、ロジック領域にロ
ジックトランジスタが配置されてなる半導体記憶装置及
びその製造方法に関する。
散配線層構造を有する複数のメモリトランジスタがマト
リックス状に配置されていると共に、ロジック領域にロ
ジックトランジスタが配置されてなる半導体記憶装置及
びその製造方法に関する。
【０００２】
【従来の技術】電気的に書き込み可能な不揮発性メモリ
として、拡散配線層がメモリトランジスタのソース又は
ドレインを兼ねる構造（仮想接地方式）を有する半導体
記憶装置が知られている。
として、拡散配線層がメモリトランジスタのソース又は
ドレインを兼ねる構造（仮想接地方式）を有する半導体
記憶装置が知られている。
【０００３】近年、半導体装置の超微細化、高集積化、
高性能化及び高信頼性化が求められてきており、前記の
仮想接地方式を有する半導体記憶装置においても、より
一層の高速化が求められている。
高性能化及び高信頼性化が求められてきており、前記の
仮想接地方式を有する半導体記憶装置においても、より
一層の高速化が求められている。
【０００４】以下、仮想接地方式を有するメモリトラン
ジスタと、ロジックトランジスタとが混載されてなる従
来の半導体記憶装置について、図１９及び図２０(a) 〜
(c)を参照しながら説明する。尚、図２０(a) は図１９
におけるＺａ−Ｚａ線の断面構造を示し、図２０(b) は
図１９におけるＺｂ−Ｚｂ線の断面構造を示し、図２０
(c) は図１９におけるＺｃ−Ｚｃ線の断面構造を示して
いる。
ジスタと、ロジックトランジスタとが混載されてなる従
来の半導体記憶装置について、図１９及び図２０(a) 〜
(c)を参照しながら説明する。尚、図２０(a) は図１９
におけるＺａ−Ｚａ線の断面構造を示し、図２０(b) は
図１９におけるＺｂ−Ｚｂ線の断面構造を示し、図２０
(c) は図１９におけるＺｃ−Ｚｃ線の断面構造を示して
いる。
【０００５】図１９及び図２０(a) 〜(c) に示すよう
に、半導体基板１０上には素子分離絶縁膜１３により互
いに分離された、メモリ領域である第１の活性領域１１
とロジック領域である第２の活性領域１２とが形成され
ており、第１の活性領域１１には複数のメモリトランジ
スタがマトリックス状に設けられていると共に、第２の
活性領域１２にはロジックトランジスタが設けられてい
る。
に、半導体基板１０上には素子分離絶縁膜１３により互
いに分離された、メモリ領域である第１の活性領域１１
とロジック領域である第２の活性領域１２とが形成され
ており、第１の活性領域１１には複数のメモリトランジ
スタがマトリックス状に設けられていると共に、第２の
活性領域１２にはロジックトランジスタが設けられてい
る。
【０００６】第１の活性領域１１には、シリコン酸化膜
よりなる下部ゲート絶縁膜１４ａ、シリコン窒化膜より
なる容量膜１４ｂ及びシリコン酸化膜よりなる上部ゲー
ト絶縁膜１４ｃを有する積層体からなるメモリ絶縁膜１
４を介して、メモリトランジスタのゲート電極１５が形
成されていると共に、該ゲート電極１５の側面には側壁
絶縁膜１６が形成されている。複数のメモリトランジス
タのうちワード線方向に並ぶメモリトランジスタの各ゲ
ート電極１５はワード線方向に共通に形成されており、
該共通のゲート電極１５はワード線を構成している。一
方、複数のメモリトランジスタのうちビット線方向に並
ぶメモリトランジスタのソース領域又はドレイン領域と
なる不純物拡散層１７はビット線方向に延びるように共
通に形成されており、該共通の不純物拡散層１７はビッ
ト線を構成している。複数のメモリトランジスタはメモ
リ領域保護絶縁膜１８により覆われている。尚、図１９
においては、図示の都合上、メモリ領域保護絶縁膜１８
は省略している。
よりなる下部ゲート絶縁膜１４ａ、シリコン窒化膜より
なる容量膜１４ｂ及びシリコン酸化膜よりなる上部ゲー
ト絶縁膜１４ｃを有する積層体からなるメモリ絶縁膜１
４を介して、メモリトランジスタのゲート電極１５が形
成されていると共に、該ゲート電極１５の側面には側壁
絶縁膜１６が形成されている。複数のメモリトランジス
タのうちワード線方向に並ぶメモリトランジスタの各ゲ
ート電極１５はワード線方向に共通に形成されており、
該共通のゲート電極１５はワード線を構成している。一
方、複数のメモリトランジスタのうちビット線方向に並
ぶメモリトランジスタのソース領域又はドレイン領域と
なる不純物拡散層１７はビット線方向に延びるように共
通に形成されており、該共通の不純物拡散層１７はビッ
ト線を構成している。複数のメモリトランジスタはメモ
リ領域保護絶縁膜１８により覆われている。尚、図１９
においては、図示の都合上、メモリ領域保護絶縁膜１８
は省略している。
【０００７】第２の活性領域１２には、シリコン酸化膜
よりなるロジック絶縁膜２１を介してロジックトランジ
スタのゲート電極２２が形成されていると共に、該ゲー
ト電極２２の側面には側壁絶縁膜２３が形成されてい
る。また、第２の活性領域１２には、ソース領域又はド
レイン領域となる不純物拡散層２４が形成されており、
ゲート電極２２の上面及び不純物拡散層２４の上面に
は、それぞれシリサイド層２５が形成されている。
よりなるロジック絶縁膜２１を介してロジックトランジ
スタのゲート電極２２が形成されていると共に、該ゲー
ト電極２２の側面には側壁絶縁膜２３が形成されてい
る。また、第２の活性領域１２には、ソース領域又はド
レイン領域となる不純物拡散層２４が形成されており、
ゲート電極２２の上面及び不純物拡散層２４の上面に
は、それぞれシリサイド層２５が形成されている。
【０００８】以下、前記従来の半導体記憶装置の製造方
法について、図２１(a) 〜(c) 、図２２(a) 〜(c) 、図
２３(a) 〜(c) 及び図２４(a) 〜(c) を参照しながら説
明する。尚、図２１(a) 、図２２(a) 、図２３(a) 及び
図２４(a) は図１９におけるＺａ−Ｚａ線の断面構造を
示し、図２１(b) 、図２２(b) 、図２３(b) 及び図２４
(b) は図１９におけるＺｂ−Ｚｂ線の断面構造を示し、
図２１(c) 、図２２(c) 、図２３(c) 及び図２４(c) は
図１９におけるＺｃ−Ｚｃ線の断面構造を示している。
法について、図２１(a) 〜(c) 、図２２(a) 〜(c) 、図
２３(a) 〜(c) 及び図２４(a) 〜(c) を参照しながら説
明する。尚、図２１(a) 、図２２(a) 、図２３(a) 及び
図２４(a) は図１９におけるＺａ−Ｚａ線の断面構造を
示し、図２１(b) 、図２２(b) 、図２３(b) 及び図２４
(b) は図１９におけるＺｂ−Ｚｂ線の断面構造を示し、
図２１(c) 、図２２(c) 、図２３(c) 及び図２４(c) は
図１９におけるＺｃ−Ｚｃ線の断面構造を示している。
【０００９】まず、図２１(a) 〜(c) に示すように、半
導体基板１０の表面部にシリコン酸化膜よりなる素子分
離絶縁膜１３を形成して、メモリ領域である第１の活性
領域１１とロジック領域である第２の活性領域１２とを
形成した後、第１の活性領域１１の所定領域に、不純物
イオン例えばヒ素イオンを注入し、その後、熱処理を施
すことにより、メモリトランジスタのソース領域及びド
レイン領域となるビット線方向に延びる不純物拡散層１
７を形成する。
導体基板１０の表面部にシリコン酸化膜よりなる素子分
離絶縁膜１３を形成して、メモリ領域である第１の活性
領域１１とロジック領域である第２の活性領域１２とを
形成した後、第１の活性領域１１の所定領域に、不純物
イオン例えばヒ素イオンを注入し、その後、熱処理を施
すことにより、メモリトランジスタのソース領域及びド
レイン領域となるビット線方向に延びる不純物拡散層１
７を形成する。
【００１０】次に、図２２(a) 〜(c) に示すように、第
１の活性領域１１及び第２の活性領域１２において、熱
酸化法により下層のシリコン酸化膜を形成した後、第１
の活性領域においては、減圧ＣＶＤ法により、中層のシ
リコン窒化膜及び上層のシリコン酸化膜を堆積し、その
後、第１の活性領域１１及び第２の活性領域１２におい
て、減圧ＣＶＤ法により多結晶シリコン膜を堆積する。
次に、第１の活性領域１１においては、多結晶シリコン
膜、上層のシリコン酸化膜、中層のシリコン窒化膜及び
下層のシリコン酸化膜をパターニングして、多結晶シリ
コン膜よりなるメモリトランジスタのゲート電極１５、
上層のシリコン酸化膜よりなる上部ゲート絶縁膜１４
ｃ、中層のシリコン窒化膜よりなる容量膜１４ｂ、下層
のシリコン酸化膜よりなる下部ゲート絶縁膜１４ａをそ
れぞれ形成する。これにより、メモリトランジスタのゲ
ート電極１５の下には、上部ゲート絶縁膜１４ｃ、容量
膜１４ｂ及び下部ゲート絶縁膜１４ａを有する積層体か
らなるメモリゲート絶縁膜１４が形成される。一方、第
２の活性領域１２においては、多結晶シリコン膜及び下
層のシリコン酸化膜をパターニングして、多結晶シリコ
ン膜よりなるロジックトランジスタのゲート電極２２及
び下層のシリコン酸化膜よりなるロジックゲート絶縁膜
２１を形成する。
１の活性領域１１及び第２の活性領域１２において、熱
酸化法により下層のシリコン酸化膜を形成した後、第１
の活性領域においては、減圧ＣＶＤ法により、中層のシ
リコン窒化膜及び上層のシリコン酸化膜を堆積し、その
後、第１の活性領域１１及び第２の活性領域１２におい
て、減圧ＣＶＤ法により多結晶シリコン膜を堆積する。
次に、第１の活性領域１１においては、多結晶シリコン
膜、上層のシリコン酸化膜、中層のシリコン窒化膜及び
下層のシリコン酸化膜をパターニングして、多結晶シリ
コン膜よりなるメモリトランジスタのゲート電極１５、
上層のシリコン酸化膜よりなる上部ゲート絶縁膜１４
ｃ、中層のシリコン窒化膜よりなる容量膜１４ｂ、下層
のシリコン酸化膜よりなる下部ゲート絶縁膜１４ａをそ
れぞれ形成する。これにより、メモリトランジスタのゲ
ート電極１５の下には、上部ゲート絶縁膜１４ｃ、容量
膜１４ｂ及び下部ゲート絶縁膜１４ａを有する積層体か
らなるメモリゲート絶縁膜１４が形成される。一方、第
２の活性領域１２においては、多結晶シリコン膜及び下
層のシリコン酸化膜をパターニングして、多結晶シリコ
ン膜よりなるロジックトランジスタのゲート電極２２及
び下層のシリコン酸化膜よりなるロジックゲート絶縁膜
２１を形成する。
【００１１】次に、第１の活性領域１１及び第２の活性
領域１２において、減圧ＣＶＤ法によりシリコン酸化膜
を堆積した後、該シリコン酸化膜に対してエッチバック
を行なうことにより、メモリトランジスタのゲート電極
１４の側面に側壁絶縁膜１６を形成すると共に、ロジッ
クトランジスタのゲート電極２２の側面に側壁絶縁膜２
３を形成する。次に、第２の活性領域１２においては、
ロジックトランジスタのゲート電極２２及び側壁絶縁膜
２３をマスクにして、不純物イオン例えばヒ素イオンを
注入した後、熱処理を施して、ソース領域又はドレイン
領域となる不純物拡散層２４を形成する。
領域１２において、減圧ＣＶＤ法によりシリコン酸化膜
を堆積した後、該シリコン酸化膜に対してエッチバック
を行なうことにより、メモリトランジスタのゲート電極
１４の側面に側壁絶縁膜１６を形成すると共に、ロジッ
クトランジスタのゲート電極２２の側面に側壁絶縁膜２
３を形成する。次に、第２の活性領域１２においては、
ロジックトランジスタのゲート電極２２及び側壁絶縁膜
２３をマスクにして、不純物イオン例えばヒ素イオンを
注入した後、熱処理を施して、ソース領域又はドレイン
領域となる不純物拡散層２４を形成する。
【００１２】次に、図２３(a) 〜(c) に示すように、第
１の活性領域１１及び第２の活性領域１２において、減
圧ＣＶＤ法により、シリコン酸化膜を堆積した後、該シ
リコン酸化膜の上に、第２の活性領域１２が開口したレ
ジストパターン２６を形成し、その後、シリコン酸化膜
に対してレジストパターン２６をマスクにしてエッチン
グを行なって、第１の活性領域１１を覆うメモリ領域保
護絶縁膜１８を形成する。
１の活性領域１１及び第２の活性領域１２において、減
圧ＣＶＤ法により、シリコン酸化膜を堆積した後、該シ
リコン酸化膜の上に、第２の活性領域１２が開口したレ
ジストパターン２６を形成し、その後、シリコン酸化膜
に対してレジストパターン２６をマスクにしてエッチン
グを行なって、第１の活性領域１１を覆うメモリ領域保
護絶縁膜１８を形成する。
【００１３】次に、図２４(a) 〜(c) に示すように、レ
ジストパターン２６を除去した後、サリサイド技術によ
り、ロジックトランジスタのゲート電極２２の上面及び
不純物拡散層２４の上面にシリサイド層２５を形成する
と、従来の半導体記憶装置が得られる。
ジストパターン２６を除去した後、サリサイド技術によ
り、ロジックトランジスタのゲート電極２２の上面及び
不純物拡散層２４の上面にシリサイド層２５を形成する
と、従来の半導体記憶装置が得られる。
【００１４】尚、その後、金属配線形成工程、保護膜形
成工程及びボンディングパッド形成工程等が行なわれる
が、これらの工程は周知であるので説明を省略する。
成工程及びボンディングパッド形成工程等が行なわれる
が、これらの工程は周知であるので説明を省略する。
【００１５】
【発明が解決しようとする課題】ところで、半導体記憶
装置の高速動作化の要請から、メモリトランジスタのゲ
ート電極１５の上面にシリサイド層を形成することが望
まれる。
装置の高速動作化の要請から、メモリトランジスタのゲ
ート電極１５の上面にシリサイド層を形成することが望
まれる。
【００１６】ところが、メモリトランジスタのゲート電
極１５の上面にシリサイド層を形成するためには、第１
の活性領域１１においてメモリ領域保護絶縁膜１８を形
成することなく、サリサイド技術を行なう必要がある
が、このようにすると、メモリトランジスタの不純物拡
散層１７の上面にもシリサイド層が形成されてしまうの
で、ビット線方向に並ぶ複数のメモリトランジスタのソ
ース領域又はドレイン領域が互いに短絡してしまうとい
う問題がある。
極１５の上面にシリサイド層を形成するためには、第１
の活性領域１１においてメモリ領域保護絶縁膜１８を形
成することなく、サリサイド技術を行なう必要がある
が、このようにすると、メモリトランジスタの不純物拡
散層１７の上面にもシリサイド層が形成されてしまうの
で、ビット線方向に並ぶ複数のメモリトランジスタのソ
ース領域又はドレイン領域が互いに短絡してしまうとい
う問題がある。
【００１７】前記に鑑み、本発明は、メモリトランジス
タの不純物拡散層の上面にシリサイド層を形成すること
なく、メモリトランジスタのゲート電極の上面にシリサ
イド層を形成できるようにすることを目的とする。
タの不純物拡散層の上面にシリサイド層を形成すること
なく、メモリトランジスタのゲート電極の上面にシリサ
イド層を形成できるようにすることを目的とする。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置は、素子分離絶縁膜に
より互いに分離されたメモリ領域及びロジック領域を有
する半導体基板上におけるメモリ領域に複数のメモリト
ランジスタがマトリックス状に配置されていると共にロ
ジック領域にロジックトランジスタが配置されてなる半
導体記憶装置を対象とし、複数のメモリトランジスタの
うちワード線方向に並ぶメモリトランジスタゲート電極
は、ワード線方向に延びるように共通に形成されてお
り、複数のメモリトランジスタのうちビット線方向に並
ぶメモリトランジスタのソース領域又はドレイン領域と
なる不純物拡散層はビット線方向に延びるように共通に
形成されており、複数のメモリトランジスタのゲート電
極同士の間における半導体基板の上には、上面の高さ位
置がゲート電極の上面の高さ位置よりも低いゲート間絶
縁膜が形成されており、ロジックトランジスタのゲート
電極の側面には側壁絶縁膜が形成されており、複数のメ
モリトランジスタのゲート電極の上面、ロジックトラン
ジスタのゲート電極の上面、及びロジックトランジスタ
のソース領域又はドレイン領域となる不純物拡散層の上
面における側壁絶縁膜から露出している部分の上面に
は、それぞれシリサイド層が形成されている。
め、本発明に係る半導体記憶装置は、素子分離絶縁膜に
より互いに分離されたメモリ領域及びロジック領域を有
する半導体基板上におけるメモリ領域に複数のメモリト
ランジスタがマトリックス状に配置されていると共にロ
ジック領域にロジックトランジスタが配置されてなる半
導体記憶装置を対象とし、複数のメモリトランジスタの
うちワード線方向に並ぶメモリトランジスタゲート電極
は、ワード線方向に延びるように共通に形成されてお
り、複数のメモリトランジスタのうちビット線方向に並
ぶメモリトランジスタのソース領域又はドレイン領域と
なる不純物拡散層はビット線方向に延びるように共通に
形成されており、複数のメモリトランジスタのゲート電
極同士の間における半導体基板の上には、上面の高さ位
置がゲート電極の上面の高さ位置よりも低いゲート間絶
縁膜が形成されており、ロジックトランジスタのゲート
電極の側面には側壁絶縁膜が形成されており、複数のメ
モリトランジスタのゲート電極の上面、ロジックトラン
ジスタのゲート電極の上面、及びロジックトランジスタ
のソース領域又はドレイン領域となる不純物拡散層の上
面における側壁絶縁膜から露出している部分の上面に
は、それぞれシリサイド層が形成されている。
【００１９】本発明に係る半導体記憶装置によると、複
数のメモリトランジスタのゲート電極同士の間における
半導体基板の上には、上面の高さ位置がゲート電極の上
面の高さ位置よりも低いゲート間絶縁膜が形成されてい
るため、メモリトランジスタのゲート電極の上面にシリ
サイド層を形成する際に、メモリトランジスタを構成す
る不純物拡散層の表面がシリサイド化されないので、メ
モリトランジスタを構成し且つビット線方向に隣り合う
不純物拡散層同士が短絡することがない。このため、ビ
ット線方向に並ぶ複数のメモリトランジスタのソース領
域又はドレイン領域が互いに短絡する事態を回避しつ
つ、メモリトランジスタのゲート電極の上面にシリサイ
ド層を形成してメモリトランジスタの高速動作化を実現
することができる。
数のメモリトランジスタのゲート電極同士の間における
半導体基板の上には、上面の高さ位置がゲート電極の上
面の高さ位置よりも低いゲート間絶縁膜が形成されてい
るため、メモリトランジスタのゲート電極の上面にシリ
サイド層を形成する際に、メモリトランジスタを構成す
る不純物拡散層の表面がシリサイド化されないので、メ
モリトランジスタを構成し且つビット線方向に隣り合う
不純物拡散層同士が短絡することがない。このため、ビ
ット線方向に並ぶ複数のメモリトランジスタのソース領
域又はドレイン領域が互いに短絡する事態を回避しつ
つ、メモリトランジスタのゲート電極の上面にシリサイ
ド層を形成してメモリトランジスタの高速動作化を実現
することができる。
【００２０】本発明に係る半導体記憶装置において、複
数のメモリトランジスタのゲート電極の下に形成されて
いるメモリゲート絶縁膜は、容量膜を有していることが
好ましい。
数のメモリトランジスタのゲート電極の下に形成されて
いるメモリゲート絶縁膜は、容量膜を有していることが
好ましい。
【００２１】このようにすると、メモリゲート絶縁膜中
に電荷をトラップするタイプのメモリ素子を実現するこ
とができる。
に電荷をトラップするタイプのメモリ素子を実現するこ
とができる。
【００２２】本発明に係る半導体記憶装置において、メ
モリゲート絶縁膜は、下層のシリコン酸化膜と上層のシ
リコン窒化膜とを有する積層体からなり、容量膜は上層
のシリコン窒化膜よりなることが好ましい。
モリゲート絶縁膜は、下層のシリコン酸化膜と上層のシ
リコン窒化膜とを有する積層体からなり、容量膜は上層
のシリコン窒化膜よりなることが好ましい。
【００２３】このようにすると、メモリゲート絶縁膜中
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
【００２４】本発明に係る半導体記憶装置において、メ
モリゲート絶縁膜は、下層のシリコン酸化膜と中層のシ
リコン窒化膜と上層のシリコン酸化膜とを有する積層体
からなり、容量膜は中層のシリコン窒化膜よりなること
が好ましい。
モリゲート絶縁膜は、下層のシリコン酸化膜と中層のシ
リコン窒化膜と上層のシリコン酸化膜とを有する積層体
からなり、容量膜は中層のシリコン窒化膜よりなること
が好ましい。
【００２５】このようにすると、メモリゲート絶縁膜中
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
【００２６】本発明に係る半導体記憶装置において、複
数のメモリトランジスタのゲート電極の下に形成されて
いるメモリゲート絶縁膜は、下層のシリコン酸化膜と中
層のシリコン窒化膜と上層のシリコン酸化膜とを有する
積層体からなり、中層のシリコン窒化膜は複数のメモリ
トランジスタのメモリゲート絶縁膜同士をつなぐように
共通に形成されていることが好ましい。
数のメモリトランジスタのゲート電極の下に形成されて
いるメモリゲート絶縁膜は、下層のシリコン酸化膜と中
層のシリコン窒化膜と上層のシリコン酸化膜とを有する
積層体からなり、中層のシリコン窒化膜は複数のメモリ
トランジスタのメモリゲート絶縁膜同士をつなぐように
共通に形成されていることが好ましい。
【００２７】このようにすると、ゲート間絶縁膜を形成
するためのエッチング工程が過多になっても、メモリト
ランジスタを構成する不純物拡散層が露出して、該不純
物拡散層の上面にシリサイド層が形成される事態を確実
に回避することができる。
するためのエッチング工程が過多になっても、メモリト
ランジスタを構成する不純物拡散層が露出して、該不純
物拡散層の上面にシリサイド層が形成される事態を確実
に回避することができる。
【００２８】本発明に係る半導体記憶装置において、複
数のメモリトランジスタのうちビット線方向に隣り合う
一対のメモリトランジスタの一方のソース領域と他方の
ドレイン領域とは共通の不純物拡散層よりなることが好
ましい。
数のメモリトランジスタのうちビット線方向に隣り合う
一対のメモリトランジスタの一方のソース領域と他方の
ドレイン領域とは共通の不純物拡散層よりなることが好
ましい。
【００２９】このようにすると、メモリトランジスタの
面積を低減することができる。
面積を低減することができる。
【００３０】本発明に係る第１の半導体記憶装置の製造
方法は、素子分離絶縁膜により互いに分離されたメモリ
領域及びロジック領域を有する半導体基板上におけるメ
モリ領域に複数のメモリトランジスタがマトリックス状
に配置されていると共にロジック領域にロジックトラン
ジスタが配置されてなる半導体記憶装置の製造方法を対
象とし、メモリ領域に、複数のメモリトランジスタのう
ちビット線方向に並ぶメモリトランジスタのソース領域
又はドレイン領域となる各不純物拡散層をビット線方向
に共通に形成する工程と、メモリ領域にメモリゲート絶
縁膜を形成すると共に、ロジック領域にロジックゲート
絶縁膜を形成する工程と、メモリゲート絶縁膜及びロジ
ックゲート絶縁膜の上にシリコン含有膜を堆積する工程
と、メモリ領域において、シリコン含有膜をパターニン
グして、複数のメモリトランジスタのうちワード線方向
に並ぶメモリトランジスタのゲート電極をワード線方向
に延びるように共通に形成すると共に、ロジック領域に
おいて、シリコン含有膜をパターニングして、ロジック
トランジスタのゲート電極を形成する工程と、ロジック
トランジスタのゲート電極の側面に側壁絶縁膜を形成す
る工程と、ロジック領域に、ロジックトランジスタのソ
ース領域又はドレイン領域となる不純物拡散層を形成す
る工程と、メモリ領域及びロジック領域に第１の絶縁膜
を形成した後、該第１の絶縁膜の上に、該第１の絶縁膜
と異なる材料よりなる第２の絶縁膜を形成する工程と、
メモリ領域において、第２の絶縁膜及び第１の絶縁膜に
対して順次エッチングを行なって、複数のメモリトラン
ジスタのゲート電極の上面を露出させると共に、複数の
メモリトランジスタのゲート電極同士の間に、第１の絶
縁膜よりなり、上面の高さ位置がゲート電極の上面の高
さ位置よりも低いゲート間絶縁膜を形成する工程と、ロ
ジック領域において、第２の絶縁膜及び第１の絶縁膜に
対して順次エッチングを行なって、ロジックトランジス
タのゲート電極の上面及び不純物拡散層の上面を露出さ
せる工程と、複数のメモリトランジスタのゲート電極の
上面、ロジックトランジスタのゲート電極の上面、及び
ロジックトランジスタの不純物拡散層の上面における側
壁絶縁膜から露出している部分の上面に、それぞれシリ
サイド層を形成する工程とを備えている。
方法は、素子分離絶縁膜により互いに分離されたメモリ
領域及びロジック領域を有する半導体基板上におけるメ
モリ領域に複数のメモリトランジスタがマトリックス状
に配置されていると共にロジック領域にロジックトラン
ジスタが配置されてなる半導体記憶装置の製造方法を対
象とし、メモリ領域に、複数のメモリトランジスタのう
ちビット線方向に並ぶメモリトランジスタのソース領域
又はドレイン領域となる各不純物拡散層をビット線方向
に共通に形成する工程と、メモリ領域にメモリゲート絶
縁膜を形成すると共に、ロジック領域にロジックゲート
絶縁膜を形成する工程と、メモリゲート絶縁膜及びロジ
ックゲート絶縁膜の上にシリコン含有膜を堆積する工程
と、メモリ領域において、シリコン含有膜をパターニン
グして、複数のメモリトランジスタのうちワード線方向
に並ぶメモリトランジスタのゲート電極をワード線方向
に延びるように共通に形成すると共に、ロジック領域に
おいて、シリコン含有膜をパターニングして、ロジック
トランジスタのゲート電極を形成する工程と、ロジック
トランジスタのゲート電極の側面に側壁絶縁膜を形成す
る工程と、ロジック領域に、ロジックトランジスタのソ
ース領域又はドレイン領域となる不純物拡散層を形成す
る工程と、メモリ領域及びロジック領域に第１の絶縁膜
を形成した後、該第１の絶縁膜の上に、該第１の絶縁膜
と異なる材料よりなる第２の絶縁膜を形成する工程と、
メモリ領域において、第２の絶縁膜及び第１の絶縁膜に
対して順次エッチングを行なって、複数のメモリトラン
ジスタのゲート電極の上面を露出させると共に、複数の
メモリトランジスタのゲート電極同士の間に、第１の絶
縁膜よりなり、上面の高さ位置がゲート電極の上面の高
さ位置よりも低いゲート間絶縁膜を形成する工程と、ロ
ジック領域において、第２の絶縁膜及び第１の絶縁膜に
対して順次エッチングを行なって、ロジックトランジス
タのゲート電極の上面及び不純物拡散層の上面を露出さ
せる工程と、複数のメモリトランジスタのゲート電極の
上面、ロジックトランジスタのゲート電極の上面、及び
ロジックトランジスタの不純物拡散層の上面における側
壁絶縁膜から露出している部分の上面に、それぞれシリ
サイド層を形成する工程とを備えている。
【００３１】本発明に係る第１の半導体記憶装置の製造
方法によると、複数のメモリトランジスタのゲート電極
同士の間に、第１の絶縁膜よりなり、上面の高さ位置が
ゲート電極の上面の高さ位置よりも低いゲート間絶縁膜
を形成しておいてから、メモリトランジスタのゲート電
極の上面にシリサイド層を形成するため、メモリトラン
ジスタのゲート電極の上面にシリサイド層を形成する際
に、メモリトランジスタを構成する不純物拡散層の表面
がシリサイド化されないので、メモリトランジスタを構
成し且つビット線方向に隣り合う不純物拡散層同士が短
絡することがない。このため、ビット線方向に並ぶ複数
のメモリトランジスタのソース領域又はドレイン領域が
互いに短絡する事態を回避しつつ、メモリトランジスタ
のゲート電極の上面にシリサイド層を形成してメモリト
ランジスタの高速動作化を実現することができる。
方法によると、複数のメモリトランジスタのゲート電極
同士の間に、第１の絶縁膜よりなり、上面の高さ位置が
ゲート電極の上面の高さ位置よりも低いゲート間絶縁膜
を形成しておいてから、メモリトランジスタのゲート電
極の上面にシリサイド層を形成するため、メモリトラン
ジスタのゲート電極の上面にシリサイド層を形成する際
に、メモリトランジスタを構成する不純物拡散層の表面
がシリサイド化されないので、メモリトランジスタを構
成し且つビット線方向に隣り合う不純物拡散層同士が短
絡することがない。このため、ビット線方向に並ぶ複数
のメモリトランジスタのソース領域又はドレイン領域が
互いに短絡する事態を回避しつつ、メモリトランジスタ
のゲート電極の上面にシリサイド層を形成してメモリト
ランジスタの高速動作化を実現することができる。
【００３２】本発明に係る第１の半導体記憶装置の製造
方法において、メモリゲート絶縁膜は、容量膜を有して
いることが好ましい。
方法において、メモリゲート絶縁膜は、容量膜を有して
いることが好ましい。
【００３３】このようにすると、メモリゲート絶縁膜中
に電荷をトラップするタイプのメモリ素子を実現するこ
とができる。
に電荷をトラップするタイプのメモリ素子を実現するこ
とができる。
【００３４】本発明に係る第１の半導体記憶装置の製造
方法において、メモリゲート絶縁膜は、下層のシリコン
酸化膜と上層のシリコン窒化膜とを有する積層体からな
り、容量膜は上層のシリコン窒化膜よりなることが好ま
しい。
方法において、メモリゲート絶縁膜は、下層のシリコン
酸化膜と上層のシリコン窒化膜とを有する積層体からな
り、容量膜は上層のシリコン窒化膜よりなることが好ま
しい。
【００３５】このようにすると、メモリゲート絶縁膜中
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
【００３６】本発明に係る第１の半導体記憶装置の製造
方法において、メモリゲート絶縁膜は、下層のシリコン
酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜
とを有する積層体からなり、容量膜は中層のシリコン窒
化膜よりなることが好ましい。
方法において、メモリゲート絶縁膜は、下層のシリコン
酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜
とを有する積層体からなり、容量膜は中層のシリコン窒
化膜よりなることが好ましい。
【００３７】このようにすると、メモリゲート絶縁膜中
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
に電荷をトラップするタイプのメモリ素子を確実に実現
することができる。
【００３８】本発明に係る第２の半導体記憶装置の製造
方法は、素子分離絶縁膜により互いに分離されたメモリ
領域及びロジック領域を有する半導体基板上におけるメ
モリ領域に複数のメモリトランジスタがマトリックス状
に配置されていると共にロジック領域にロジックトラン
ジスタが配置されてなる半導体記憶装置の製造方法を対
象とし、メモリ領域に、複数のメモリトランジスタのう
ちビット線方向に並ぶメモリトランジスタのソース領域
又はドレイン領域となる不純物拡散層をビット線方向に
共通に形成する工程と、メモリ領域にメモリゲート絶縁
膜を形成すると共に、ロジック領域にロジックゲート絶
縁膜を形成する工程と、メモリゲート絶縁膜及びロジッ
クゲート絶縁膜の上にシリコン含有膜を堆積する工程
と、シリコン含有膜をパターニングして、複数のメモリ
トランジスタのうちワード線方向に並ぶメモリトランジ
スタのゲート電極をワード線方向に延びるように共通に
形成すると共に、ロジック領域において、シリコン含有
膜をパターニングして、ロジックトランジスタのゲート
電極を形成する工程と、メモリ領域及びロジック領域に
第１の絶縁膜を形成した後、該第１の絶縁膜の上に、該
第１の絶縁膜と異なる材料よりなる第２の絶縁膜を形成
する工程と、メモリ領域において、第２の絶縁膜及び第
１の絶縁膜に対して順次エッチングを行なって、複数の
メモリトランジスタのゲート電極の上面を露出させると
共に、複数のメモリトランジスタのゲート電極同士の間
に、第１の絶縁膜よりなり、上面の高さ位置がゲート電
極の上面の高さ位置よりも低いゲート間絶縁膜を形成す
る工程と、ロジック領域において、第２の絶縁膜及び第
１の絶縁膜に対して順次エッチングを行なって、ロジッ
クトランジスタのゲート電極の上面及び不純物拡散層の
上面を露出させると共に、ロジックトランジスタのゲー
ト電極の側面に第１の絶縁膜よりなる側壁絶縁膜を形成
する工程と、ロジック領域に、ロジックトランジスタの
ソース領域又はドレイン領域となる不純物拡散層を形成
する工程と、複数のメモリトランジスタのゲート電極の
上面、ロジックトランジスタのゲート電極の上面、及び
ロジックトランジスタの不純物拡散層の上面における側
壁絶縁膜から露出している部分の上面に、それぞれシリ
サイド層を形成する工程とを備えている。
方法は、素子分離絶縁膜により互いに分離されたメモリ
領域及びロジック領域を有する半導体基板上におけるメ
モリ領域に複数のメモリトランジスタがマトリックス状
に配置されていると共にロジック領域にロジックトラン
ジスタが配置されてなる半導体記憶装置の製造方法を対
象とし、メモリ領域に、複数のメモリトランジスタのう
ちビット線方向に並ぶメモリトランジスタのソース領域
又はドレイン領域となる不純物拡散層をビット線方向に
共通に形成する工程と、メモリ領域にメモリゲート絶縁
膜を形成すると共に、ロジック領域にロジックゲート絶
縁膜を形成する工程と、メモリゲート絶縁膜及びロジッ
クゲート絶縁膜の上にシリコン含有膜を堆積する工程
と、シリコン含有膜をパターニングして、複数のメモリ
トランジスタのうちワード線方向に並ぶメモリトランジ
スタのゲート電極をワード線方向に延びるように共通に
形成すると共に、ロジック領域において、シリコン含有
膜をパターニングして、ロジックトランジスタのゲート
電極を形成する工程と、メモリ領域及びロジック領域に
第１の絶縁膜を形成した後、該第１の絶縁膜の上に、該
第１の絶縁膜と異なる材料よりなる第２の絶縁膜を形成
する工程と、メモリ領域において、第２の絶縁膜及び第
１の絶縁膜に対して順次エッチングを行なって、複数の
メモリトランジスタのゲート電極の上面を露出させると
共に、複数のメモリトランジスタのゲート電極同士の間
に、第１の絶縁膜よりなり、上面の高さ位置がゲート電
極の上面の高さ位置よりも低いゲート間絶縁膜を形成す
る工程と、ロジック領域において、第２の絶縁膜及び第
１の絶縁膜に対して順次エッチングを行なって、ロジッ
クトランジスタのゲート電極の上面及び不純物拡散層の
上面を露出させると共に、ロジックトランジスタのゲー
ト電極の側面に第１の絶縁膜よりなる側壁絶縁膜を形成
する工程と、ロジック領域に、ロジックトランジスタの
ソース領域又はドレイン領域となる不純物拡散層を形成
する工程と、複数のメモリトランジスタのゲート電極の
上面、ロジックトランジスタのゲート電極の上面、及び
ロジックトランジスタの不純物拡散層の上面における側
壁絶縁膜から露出している部分の上面に、それぞれシリ
サイド層を形成する工程とを備えている。
【００３９】本発明に係る第２の半導体記憶装置の製造
方法によると、複数のメモリトランジスタのゲート電極
同士の間に、第１の絶縁膜よりなり、上面の高さ位置が
ゲート電極の上面の高さ位置よりも低いゲート間絶縁膜
を形成しておいてから、メモリトランジスタのゲート電
極の上面にシリサイド層を形成するため、メモリトラン
ジスタのゲート電極の上面にシリサイド層を形成する際
に、メモリトランジスタを構成する不純物拡散層の表面
がシリサイド化されないので、メモリトランジスタを構
成し且つビット線方向に隣り合う不純物拡散層同士が短
絡することがない。このため、ビット線方向に並ぶ複数
のメモリトランジスタのソース領域又はドレイン領域が
互いに短絡する事態を回避しつつ、メモリトランジスタ
のゲート電極の上面にシリサイド層を形成してメモリト
ランジスタの高速動作化を実現することができる。
方法によると、複数のメモリトランジスタのゲート電極
同士の間に、第１の絶縁膜よりなり、上面の高さ位置が
ゲート電極の上面の高さ位置よりも低いゲート間絶縁膜
を形成しておいてから、メモリトランジスタのゲート電
極の上面にシリサイド層を形成するため、メモリトラン
ジスタのゲート電極の上面にシリサイド層を形成する際
に、メモリトランジスタを構成する不純物拡散層の表面
がシリサイド化されないので、メモリトランジスタを構
成し且つビット線方向に隣り合う不純物拡散層同士が短
絡することがない。このため、ビット線方向に並ぶ複数
のメモリトランジスタのソース領域又はドレイン領域が
互いに短絡する事態を回避しつつ、メモリトランジスタ
のゲート電極の上面にシリサイド層を形成してメモリト
ランジスタの高速動作化を実現することができる。
【００４０】また、ロジックトランジスタのゲート電極
の側面に第１の絶縁膜よりなる側壁絶縁膜を形成する工
程を備えているため、該側壁絶縁膜を形成するための工
程数を低減することができる。
の側面に第１の絶縁膜よりなる側壁絶縁膜を形成する工
程を備えているため、該側壁絶縁膜を形成するための工
程数を低減することができる。
【００４１】本発明に係る第２の半導体記憶装置の製造
方法において、メモリゲート絶縁膜は、下層のシリコン
酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜
とを有する積層体からなり、メモリゲート絶縁膜を形成
する工程は、中層のシリコン窒化膜をパターニングする
ことなく残存させる工程を含むことが好ましい。
方法において、メモリゲート絶縁膜は、下層のシリコン
酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜
とを有する積層体からなり、メモリゲート絶縁膜を形成
する工程は、中層のシリコン窒化膜をパターニングする
ことなく残存させる工程を含むことが好ましい。
【００４２】このようにすると、第２の絶縁膜及び第１
の絶縁膜に対して順次エッチングを行なってゲート間絶
縁膜を形成するためのエッチング工程が過多になって
も、メモリトランジスタを構成する不純物拡散層が露出
して、該不純物拡散層の上面にシリサイド層が形成され
る事態を確実に回避することができる。
の絶縁膜に対して順次エッチングを行なってゲート間絶
縁膜を形成するためのエッチング工程が過多になって
も、メモリトランジスタを構成する不純物拡散層が露出
して、該不純物拡散層の上面にシリサイド層が形成され
る事態を確実に回避することができる。
【００４３】本発明に係る第１又は第２の半導体記憶装
置の製造方法において、メモリ領域においてシリコン含
有膜をパターニングする工程と、ロジック領域において
シリコン含有膜をパターニングする工程とは、同時に行
なわれることが好ましい。
置の製造方法において、メモリ領域においてシリコン含
有膜をパターニングする工程と、ロジック領域において
シリコン含有膜をパターニングする工程とは、同時に行
なわれることが好ましい。
【００４４】このようにすると、メモリトランジスタの
ゲート電極及びロジックトランジスタのゲート電極の上
に上層コンタクトを形成する際のマージンを余分にとる
必要がなくなるので、微細化が可能となる。
ゲート電極及びロジックトランジスタのゲート電極の上
に上層コンタクトを形成する際のマージンを余分にとる
必要がなくなるので、微細化が可能となる。
【００４５】本発明に係る第１又は第２の半導体記憶装
置の製造方法において、複数のメモリトランジスタのう
ちビット線方向に並ぶ一対のメモリトランジスタの一方
のソース領域と他方のドレイン領域とは共通の不純物拡
散層よりなることが好ましい。
置の製造方法において、複数のメモリトランジスタのう
ちビット線方向に並ぶ一対のメモリトランジスタの一方
のソース領域と他方のドレイン領域とは共通の不純物拡
散層よりなることが好ましい。
【００４６】このようにすると、メモリトランジスタの
面積を低減することができる。
面積を低減することができる。
【００４７】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体記憶装置について、図１
及び図２(a) 〜(c) を参照しながら説明する。尚、図２
(a) は図１におけるＸａ−Ｘａ線の断面構造を示し、図
２(b) は図１におけるＸｂ−Ｘｂ線の断面構造を示し、
図２(c) は図１におけるＸｃ−Ｘｃ線の断面構造を示し
ている。
の第１の実施形態に係る半導体記憶装置について、図１
及び図２(a) 〜(c) を参照しながら説明する。尚、図２
(a) は図１におけるＸａ−Ｘａ線の断面構造を示し、図
２(b) は図１におけるＸｂ−Ｘｂ線の断面構造を示し、
図２(c) は図１におけるＸｃ−Ｘｃ線の断面構造を示し
ている。
【００４８】図１及び図２(a) 〜(c) に示すように、半
導体基板１００上には素子分離絶縁膜１０３により互い
に分離された、メモリ領域である第１の活性領域１０１
とロジック領域である第２の活性領域１０２とが形成さ
れており、第１の活性領域１０１には複数のメモリトラ
ンジスタがマトリックス状に設けられていると共に、第
２の活性領域１０２にはロジックトランジスタが設けら
れている。
導体基板１００上には素子分離絶縁膜１０３により互い
に分離された、メモリ領域である第１の活性領域１０１
とロジック領域である第２の活性領域１０２とが形成さ
れており、第１の活性領域１０１には複数のメモリトラ
ンジスタがマトリックス状に設けられていると共に、第
２の活性領域１０２にはロジックトランジスタが設けら
れている。
【００４９】第１の活性領域１０１には、シリコン酸化
膜よりなる下部ゲート絶縁膜１０４ａ、シリコン窒化膜
よりなる容量膜１０４ｂ及びシリコン酸化膜よりなる上
部ゲート絶縁膜１０４ｃを有する積層体からなるメモリ
絶縁膜１０４を介して、メモリゲート電極１０５が形成
されていると共に、メモリ絶縁膜１０４及びメモリゲー
ト電極１０５の側面には側壁絶縁膜１０６が形成されて
いる。ワード線方向に並ぶメモリゲート電極１０５はワ
ード線方向に共通に形成されており、該共通のメモリゲ
ート電極１０５はワード線を構成している。メモリゲー
ト電極１０５の上面にはシリサイド層１０９が形成され
ている。
膜よりなる下部ゲート絶縁膜１０４ａ、シリコン窒化膜
よりなる容量膜１０４ｂ及びシリコン酸化膜よりなる上
部ゲート絶縁膜１０４ｃを有する積層体からなるメモリ
絶縁膜１０４を介して、メモリゲート電極１０５が形成
されていると共に、メモリ絶縁膜１０４及びメモリゲー
ト電極１０５の側面には側壁絶縁膜１０６が形成されて
いる。ワード線方向に並ぶメモリゲート電極１０５はワ
ード線方向に共通に形成されており、該共通のメモリゲ
ート電極１０５はワード線を構成している。メモリゲー
ト電極１０５の上面にはシリサイド層１０９が形成され
ている。
【００５０】第１の活性領域１０１には、ビット線方向
に延びるように不純物拡散層１０７が形成されており、
該不純物拡散層１０７は、ビット線方向に並ぶメモリト
ランジスタのソース領域又はドレイン領域となると共に
ビット線を構成している。
に延びるように不純物拡散層１０７が形成されており、
該不純物拡散層１０７は、ビット線方向に並ぶメモリト
ランジスタのソース領域又はドレイン領域となると共に
ビット線を構成している。
【００５１】以上説明した、メモリ絶縁膜１０４、メモ
リゲート電極１０５、シリサイド層１０９及び不純物拡
散層１０７によってメモリトランジスタが構成されてい
る。
リゲート電極１０５、シリサイド層１０９及び不純物拡
散層１０７によってメモリトランジスタが構成されてい
る。
【００５２】メモリゲート電極１０５同士の間には、上
面の高さ位置がゲート電極１０５の高さ位置よりも低い
ゲート間絶縁膜１０８が形成されている。
面の高さ位置がゲート電極１０５の高さ位置よりも低い
ゲート間絶縁膜１０８が形成されている。
【００５３】第２の活性領域１０２には、シリコン酸化
膜よりなるロジック絶縁膜１１１を介してロジックゲー
ト電極１１２が形成されていると共に、ロジック絶縁膜
１１１及びロジックゲート電極１１２の側面には側壁絶
縁膜１１３が形成されている。また、第２の活性領域１
０２には、ソース領域又はドレイン領域となる不純物拡
散層１１４が形成されており、ロジックゲート電極１１
２の上面及び不純物拡散層１１４の上面には、それぞれ
シリサイド層１１５が形成されている。
膜よりなるロジック絶縁膜１１１を介してロジックゲー
ト電極１１２が形成されていると共に、ロジック絶縁膜
１１１及びロジックゲート電極１１２の側面には側壁絶
縁膜１１３が形成されている。また、第２の活性領域１
０２には、ソース領域又はドレイン領域となる不純物拡
散層１１４が形成されており、ロジックゲート電極１１
２の上面及び不純物拡散層１１４の上面には、それぞれ
シリサイド層１１５が形成されている。
【００５４】以上説明した、ロジック絶縁膜１１１、ロ
ジックゲート電極１１２及び不純物拡散層１１４によっ
てロジックトランジスタが構成されている。
ジックゲート電極１１２及び不純物拡散層１１４によっ
てロジックトランジスタが構成されている。
【００５５】以下、第１の実施形態に係る半導体記憶装
置の製造方法について、図３(a) 〜(c) 、図４(a) 〜
(c)、図５(a) 〜(c) 、図６(a) 〜(c) 、図７(a) 〜(c)
、図８(a) 〜(c) 及び図９(a) 〜(c) を参照しながら
説明する。尚、図３(a) 、図４(a) 、図５(a) 、図６
(a) 、図７(a) 、図８(a) 及び図９(a) は図１における
Ｘａ−Ｘａ線の断面構造を示し、図３(b) 、図４(b) 、
図５(b) 、図６(b) 、図７(b) 、図８(b) 及び図９(b)
は図１におけるＸｂ−Ｘｂ線の断面構造を示し、図３
(c) 、図４(c) 、図５(c) 、図６(c) 、図７(c) 、図８
(c) 及び図９(c) は図１におけるＸｃ−Ｘｃ線の断面構
造を示している。
置の製造方法について、図３(a) 〜(c) 、図４(a) 〜
(c)、図５(a) 〜(c) 、図６(a) 〜(c) 、図７(a) 〜(c)
、図８(a) 〜(c) 及び図９(a) 〜(c) を参照しながら
説明する。尚、図３(a) 、図４(a) 、図５(a) 、図６
(a) 、図７(a) 、図８(a) 及び図９(a) は図１における
Ｘａ−Ｘａ線の断面構造を示し、図３(b) 、図４(b) 、
図５(b) 、図６(b) 、図７(b) 、図８(b) 及び図９(b)
は図１におけるＸｂ−Ｘｂ線の断面構造を示し、図３
(c) 、図４(c) 、図５(c) 、図６(c) 、図７(c) 、図８
(c) 及び図９(c) は図１におけるＸｃ−Ｘｃ線の断面構
造を示している。
【００５６】まず、図３(a) 〜(c) に示すように、半導
体基板１００の表面部に３００ｎｍ程度の深さを持つ溝
にシリコン酸化膜を埋め込んで素子分離絶縁膜１０３を
形成することにより、メモリ領域である第１の活性領域
１０１とロジック領域である第２の活性領域１０２とを
形成する。次に、第１の活性領域１０１の所定領域に、
不純物イオン例えばヒ素イオンを加速電圧：５０ｋｅ
Ｖ、ドーズ量：５×１０ 15／ｃｍ2 で注入した後、窒素
雰囲気中における例えば９００℃の温度下で６０分間の
熱処理を施すことにより、メモリトランジスタのソース
領域及びドレイン領域となるビット線方向に延びる不純
物拡散層１０７を形成する。
体基板１００の表面部に３００ｎｍ程度の深さを持つ溝
にシリコン酸化膜を埋め込んで素子分離絶縁膜１０３を
形成することにより、メモリ領域である第１の活性領域
１０１とロジック領域である第２の活性領域１０２とを
形成する。次に、第１の活性領域１０１の所定領域に、
不純物イオン例えばヒ素イオンを加速電圧：５０ｋｅ
Ｖ、ドーズ量：５×１０ 15／ｃｍ2 で注入した後、窒素
雰囲気中における例えば９００℃の温度下で６０分間の
熱処理を施すことにより、メモリトランジスタのソース
領域及びドレイン領域となるビット線方向に延びる不純
物拡散層１０７を形成する。
【００５７】次に、図４(a) 〜(c) に示すように、第１
の活性領域１０１及び第２の活性領域１０２において、
熱酸化法により１０ｎｍの厚さを持つ下層のシリコン酸
化膜を形成した後、第１の活性領域１０１においては、
減圧ＣＶＤ法により、７ｎｍの厚さを持つ中層のシリコ
ン窒化膜及び１０ｎｍの厚さを持つ上層のシリコン酸化
膜を堆積し、その後、第１の活性領域１０１及び第２の
活性領域１０２において、減圧ＣＶＤ法により２００ｎ
ｍ程度の厚さを持つ多結晶シリコン膜を堆積する。次
に、多結晶シリコン膜に、不純物イオン例えば燐イオン
を加速電圧：１０ｋｅＶ、ドーズ量：２×１０15／ｃｍ
2 で注入した後、窒素雰囲気中における例えば８００℃
の温度下で１５分間の熱処理を施す。次に、第１の活性
領域１０１においては、多結晶シリコン膜、上層のシリ
コン酸化膜、中層のシリコン窒化膜及び下層のシリコン
酸化膜をパターニングして、多結晶シリコン膜よりなる
メモリゲート電極１０５、上層のシリコン酸化膜よりな
る上部ゲート絶縁膜１０４ｃ、中層のシリコン窒化膜よ
りなる容量膜１０４ｂ、下層のシリコン酸化膜よりなる
下部ゲート絶縁膜１０４ａをそれぞれ形成する。これに
より、メモリゲート電極１０５の下には、上部ゲート絶
縁膜１０４ｃ、容量膜１０４ｂ及び下部ゲート絶縁膜１
０４ａを有する積層体からなるメモリゲート絶縁膜１０
４が形成される。一方、第２の活性領域１０２において
は、多結晶シリコン膜及び下層のシリコン酸化膜をパタ
ーニングして、多結晶シリコン膜よりなるロジックゲー
ト電極１１２及び下層のシリコン酸化膜よりなるロジッ
クゲート絶縁膜１１１を形成する。
の活性領域１０１及び第２の活性領域１０２において、
熱酸化法により１０ｎｍの厚さを持つ下層のシリコン酸
化膜を形成した後、第１の活性領域１０１においては、
減圧ＣＶＤ法により、７ｎｍの厚さを持つ中層のシリコ
ン窒化膜及び１０ｎｍの厚さを持つ上層のシリコン酸化
膜を堆積し、その後、第１の活性領域１０１及び第２の
活性領域１０２において、減圧ＣＶＤ法により２００ｎ
ｍ程度の厚さを持つ多結晶シリコン膜を堆積する。次
に、多結晶シリコン膜に、不純物イオン例えば燐イオン
を加速電圧：１０ｋｅＶ、ドーズ量：２×１０15／ｃｍ
2 で注入した後、窒素雰囲気中における例えば８００℃
の温度下で１５分間の熱処理を施す。次に、第１の活性
領域１０１においては、多結晶シリコン膜、上層のシリ
コン酸化膜、中層のシリコン窒化膜及び下層のシリコン
酸化膜をパターニングして、多結晶シリコン膜よりなる
メモリゲート電極１０５、上層のシリコン酸化膜よりな
る上部ゲート絶縁膜１０４ｃ、中層のシリコン窒化膜よ
りなる容量膜１０４ｂ、下層のシリコン酸化膜よりなる
下部ゲート絶縁膜１０４ａをそれぞれ形成する。これに
より、メモリゲート電極１０５の下には、上部ゲート絶
縁膜１０４ｃ、容量膜１０４ｂ及び下部ゲート絶縁膜１
０４ａを有する積層体からなるメモリゲート絶縁膜１０
４が形成される。一方、第２の活性領域１０２において
は、多結晶シリコン膜及び下層のシリコン酸化膜をパタ
ーニングして、多結晶シリコン膜よりなるロジックゲー
ト電極１１２及び下層のシリコン酸化膜よりなるロジッ
クゲート絶縁膜１１１を形成する。
【００５８】次に、第１の活性領域１０１及び第２の活
性領域１０２において、減圧ＣＶＤ法により、１００ｎ
ｍ程度の厚さを持つシリコン酸化膜を堆積した後、該シ
リコン酸化膜に対して、１１０ｎｍ程度のエッチバック
を行なうことにより、メモリゲート電極１０５及びメモ
リ絶縁膜１０４の側面に側壁絶縁膜１０６を形成すると
共に、ロジックゲート電極１１２の側面に側壁絶縁膜１
１３を形成する。次に、第２の活性領域１０２において
は、ロジックゲート電極１１２及び側壁絶縁膜１１３を
マスクにして、不純物イオン例えばヒ素イオンを注入し
た後、熱処理を施して、ソース領域又はドレイン領域と
なる不純物拡散層１１４を形成する。
性領域１０２において、減圧ＣＶＤ法により、１００ｎ
ｍ程度の厚さを持つシリコン酸化膜を堆積した後、該シ
リコン酸化膜に対して、１１０ｎｍ程度のエッチバック
を行なうことにより、メモリゲート電極１０５及びメモ
リ絶縁膜１０４の側面に側壁絶縁膜１０６を形成すると
共に、ロジックゲート電極１１２の側面に側壁絶縁膜１
１３を形成する。次に、第２の活性領域１０２において
は、ロジックゲート電極１１２及び側壁絶縁膜１１３を
マスクにして、不純物イオン例えばヒ素イオンを注入し
た後、熱処理を施して、ソース領域又はドレイン領域と
なる不純物拡散層１１４を形成する。
【００５９】次に、図５(a) 〜(c) に示すように、第１
の活性領域１０１及び第２の活性領域１０２において、
プラズマＣＶＤ法により、３０ｎｍ程度の厚さを持つシ
リコン酸化膜よりなる第１の絶縁膜１１８を堆積した
後、常圧ＣＶＤ法により、第１の絶縁膜１１８の上に、
２ｗｔ％の燐不純物及び７ｗｔ％のホウ素不純物を含む
ＢＰＳＧ膜よりなる第２の絶縁膜１１９を堆積する。
の活性領域１０１及び第２の活性領域１０２において、
プラズマＣＶＤ法により、３０ｎｍ程度の厚さを持つシ
リコン酸化膜よりなる第１の絶縁膜１１８を堆積した
後、常圧ＣＶＤ法により、第１の絶縁膜１１８の上に、
２ｗｔ％の燐不純物及び７ｗｔ％のホウ素不純物を含む
ＢＰＳＧ膜よりなる第２の絶縁膜１１９を堆積する。
【００６０】このように、エッチング耐性が異なる第１
の絶縁膜１１８と第２の絶縁膜１１９とを堆積すると共
に、下層にエッチング耐性が相対的に高い第１の絶縁膜
１１８を薄く堆積し且つ上層にエッチング耐性が相対的
に低い第２の絶縁膜１１９をメモリゲート電極１０５間
の距離を考慮した膜厚に堆積することにより、メモリゲ
ート電極１０５同士の間に、半導体基板１００の上面を
露出させることなく、第１の絶縁膜１１８及び第２の絶
縁膜１１９を制御性良く埋め込むことが可能となる。
の絶縁膜１１８と第２の絶縁膜１１９とを堆積すると共
に、下層にエッチング耐性が相対的に高い第１の絶縁膜
１１８を薄く堆積し且つ上層にエッチング耐性が相対的
に低い第２の絶縁膜１１９をメモリゲート電極１０５間
の距離を考慮した膜厚に堆積することにより、メモリゲ
ート電極１０５同士の間に、半導体基板１００の上面を
露出させることなく、第１の絶縁膜１１８及び第２の絶
縁膜１１９を制御性良く埋め込むことが可能となる。
【００６１】次に、図６(a) 〜(c) に示すように、第２
の絶縁膜１１９の上に、第１の活性領域１０１が開口す
る第１のレジストパターン１２１を形成した後、第２の
絶縁膜１１９及び第１の絶縁膜１１８に対して第１のレ
ジストパターン１２１をマスクに異方性エッチングを行
なって、メモリゲート電極１０５の上面を露出させる。
の絶縁膜１１９の上に、第１の活性領域１０１が開口す
る第１のレジストパターン１２１を形成した後、第２の
絶縁膜１１９及び第１の絶縁膜１１８に対して第１のレ
ジストパターン１２１をマスクに異方性エッチングを行
なって、メモリゲート電極１０５の上面を露出させる。
【００６２】次に、図７(a) 〜(c) に示すように、第１
のレジストパターン１２１を除去した後、希フッ酸溶液
を用いるウェットエッチングにより、第２の絶縁膜１１
９を除去する。これにより、第１の活性領域１０１にお
いては、メモリゲート電極１０５同士の間に、上面の高
さ位置がゲート電極１０５の高さ位置よりも低い第１の
絶縁膜１１８よりなるゲート間絶縁膜１０８が形成され
ると共に、第２の活性領域１０２においては第１の絶縁
膜１１８が残存する。
のレジストパターン１２１を除去した後、希フッ酸溶液
を用いるウェットエッチングにより、第２の絶縁膜１１
９を除去する。これにより、第１の活性領域１０１にお
いては、メモリゲート電極１０５同士の間に、上面の高
さ位置がゲート電極１０５の高さ位置よりも低い第１の
絶縁膜１１８よりなるゲート間絶縁膜１０８が形成され
ると共に、第２の活性領域１０２においては第１の絶縁
膜１１８が残存する。
【００６３】次に、図８(a) 〜(c) に示すように、第２
の活性領域１０２が開口する第２のレジストパターン１
２２を形成した後、第１の絶縁膜１１８に対して第２の
レジストパターン１２２をマスクにウェットエッチング
を行なって、第２の活性領域１０２に残存する第１の絶
縁膜１１８を除去することにより、ロジックゲート電極
１１２の上面を露出させる。
の活性領域１０２が開口する第２のレジストパターン１
２２を形成した後、第１の絶縁膜１１８に対して第２の
レジストパターン１２２をマスクにウェットエッチング
を行なって、第２の活性領域１０２に残存する第１の絶
縁膜１１８を除去することにより、ロジックゲート電極
１１２の上面を露出させる。
【００６４】次に、図９(a) 〜(c) に示すように、サリ
サイド技術により、第１の活性領域１０１において、メ
モリゲート電極１０５の上面にシリサイド層１０９を形
成すると共に、第２の活性領域１０２において、ロジッ
クゲート電極１１２の上面及び不純物拡散層１１４の上
面にシリサイド層１１５を形成すると、第１の実施形態
に係る半導体記憶装置が得られる。
サイド技術により、第１の活性領域１０１において、メ
モリゲート電極１０５の上面にシリサイド層１０９を形
成すると共に、第２の活性領域１０２において、ロジッ
クゲート電極１１２の上面及び不純物拡散層１１４の上
面にシリサイド層１１５を形成すると、第１の実施形態
に係る半導体記憶装置が得られる。
【００６５】尚、その後、金属配線形成工程、保護膜形
成工程及びボンディングパッド形成工程等が行なわれる
が、これらの工程は周知であるので説明を省略する。
成工程及びボンディングパッド形成工程等が行なわれる
が、これらの工程は周知であるので説明を省略する。
【００６６】第１の実施形態によると、メモリトランジ
スタを構成する不純物拡散層１０７の上面をゲート間絶
縁膜１０８で覆った状態でサリサイドを行なうため、不
純物拡散層１０７の上面にシリサイド層が形成されない
ので、ビット線方向に隣り合う不純物拡散層１０７同士
が短絡することがない。
スタを構成する不純物拡散層１０７の上面をゲート間絶
縁膜１０８で覆った状態でサリサイドを行なうため、不
純物拡散層１０７の上面にシリサイド層が形成されない
ので、ビット線方向に隣り合う不純物拡散層１０７同士
が短絡することがない。
【００６７】また、メモリゲート電極１０５同士の間
に、第１の絶縁膜１１８及び第２の絶縁膜１１９よりな
り、エッチング耐性が異なる２層の絶縁膜をＣＶＤ法を
用いて埋め込むため、第１の絶縁膜１１８及び第２の絶
縁膜１１９の膜厚を制御することによって、メモリゲー
ト電極１０５同士の距離に関係せずに所望の深さに絶縁
膜を埋め込むことが可能となる。
に、第１の絶縁膜１１８及び第２の絶縁膜１１９よりな
り、エッチング耐性が異なる２層の絶縁膜をＣＶＤ法を
用いて埋め込むため、第１の絶縁膜１１８及び第２の絶
縁膜１１９の膜厚を制御することによって、メモリゲー
ト電極１０５同士の距離に関係せずに所望の深さに絶縁
膜を埋め込むことが可能となる。
【００６８】また、メモリゲート電極１０５とロジック
ゲート電極１１２とを同時に形成するため、メモリゲー
ト電極１０５及びロジックゲート電極１１２の上に上層
コンタクトを形成する際のマージンを余分にとる必要が
なくなるので、微細化が可能となる。もっとも、上層コ
ンタクトを形成する際のマージンを余分にとる場合に
は、メモリゲート電極１０５とロジックゲート電極１１
２とを異なる工程で形成してもよい。
ゲート電極１１２とを同時に形成するため、メモリゲー
ト電極１０５及びロジックゲート電極１１２の上に上層
コンタクトを形成する際のマージンを余分にとる必要が
なくなるので、微細化が可能となる。もっとも、上層コ
ンタクトを形成する際のマージンを余分にとる場合に
は、メモリゲート電極１０５とロジックゲート電極１１
２とを異なる工程で形成してもよい。
【００６９】さらに、第１の実施形態においては、第１
の活性領域１０１に形成されるメモリ素子は、メモリゲ
ート絶縁膜１０４中に電荷をトラップするタイプのメモ
リ素子であったが、これに代えて、浮遊ゲート電極中に
電荷をトラップするタイプのメモリ素子であってもよ
い。
の活性領域１０１に形成されるメモリ素子は、メモリゲ
ート絶縁膜１０４中に電荷をトラップするタイプのメモ
リ素子であったが、これに代えて、浮遊ゲート電極中に
電荷をトラップするタイプのメモリ素子であってもよ
い。
【００７０】以下、浮遊ゲート電極中に電荷をトラップ
するタイプのメモリ素子について、第１の実施形態の変
形例として説明する。
するタイプのメモリ素子について、第１の実施形態の変
形例として説明する。
【００７１】（第１の実施形態の変形例）以下、第１の
実施形態の変形例に係る半導体記憶装置について、図１
及び図１０(a) 〜(c) を参照しながら説明する。
実施形態の変形例に係る半導体記憶装置について、図１
及び図１０(a) 〜(c) を参照しながら説明する。
【００７２】第１の実施形態の変形例に係る半導体記憶
装置は、浮遊ゲート及びフローティングゲートを有する
フローティングゲート型の半導体記憶装置である。尚、
図１０(a) は図１におけるＸａ−Ｘａ線の断面構造を示
し、図１０(b) は図１におけるＸｂ−Ｘｂ線の断面構造
を示し、図１０(c) は図１におけるＸｃ−Ｘｃ線の断面
構造を示している。
装置は、浮遊ゲート及びフローティングゲートを有する
フローティングゲート型の半導体記憶装置である。尚、
図１０(a) は図１におけるＸａ−Ｘａ線の断面構造を示
し、図１０(b) は図１におけるＸｂ−Ｘｂ線の断面構造
を示し、図１０(c) は図１におけるＸｃ−Ｘｃ線の断面
構造を示している。
【００７３】図１及び図１０(a) 〜(c) に示すように、
半導体基板１００上には素子分離絶縁膜１０３により互
いに分離された、メモリ領域である第１の活性領域１０
１とロジック領域である第２の活性領域１０２とが形成
されており、第１の活性領域１０１には複数のメモリト
ランジスタがマトリックス状に設けられていると共に、
第２の活性領域１０２にはロジックトランジスタが設け
られている。
半導体基板１００上には素子分離絶縁膜１０３により互
いに分離された、メモリ領域である第１の活性領域１０
１とロジック領域である第２の活性領域１０２とが形成
されており、第１の活性領域１０１には複数のメモリト
ランジスタがマトリックス状に設けられていると共に、
第２の活性領域１０２にはロジックトランジスタが設け
られている。
【００７４】第１の活性領域１０１には、メモリトラン
ジスタを構成する、トンネル絶縁膜１３１、フローティ
ングゲート電極１３２、中間絶縁膜１３３及びメモリゲ
ート電極１０５が形成されていると共に、トンネル絶縁
膜１３１、トンネル絶縁膜１３１、フローティングゲー
ト電極１３２、中間絶縁膜１３３及びメモリゲート電極
１０５の側面には側壁絶縁膜１０６が形成されている。
ワード線方向に並ぶメモリゲート電極１０５はワード線
方向に共通に形成されており、該共通のメモリゲート電
極１０５はワード線を構成している。メモリゲート電極
１０５の上面にはシリサイド層１０９が形成されてい
る。
ジスタを構成する、トンネル絶縁膜１３１、フローティ
ングゲート電極１３２、中間絶縁膜１３３及びメモリゲ
ート電極１０５が形成されていると共に、トンネル絶縁
膜１３１、トンネル絶縁膜１３１、フローティングゲー
ト電極１３２、中間絶縁膜１３３及びメモリゲート電極
１０５の側面には側壁絶縁膜１０６が形成されている。
ワード線方向に並ぶメモリゲート電極１０５はワード線
方向に共通に形成されており、該共通のメモリゲート電
極１０５はワード線を構成している。メモリゲート電極
１０５の上面にはシリサイド層１０９が形成されてい
る。
【００７５】第１の活性領域１０１には、ビット線方向
に延びるように不純物拡散層１０７が形成されており、
該不純物拡散層１０７は、ビット線方向に並ぶメモリト
ランジスタのソース領域又はドレイン領域となると共に
ビット線を構成している。
に延びるように不純物拡散層１０７が形成されており、
該不純物拡散層１０７は、ビット線方向に並ぶメモリト
ランジスタのソース領域又はドレイン領域となると共に
ビット線を構成している。
【００７６】以上説明した、トンネル絶縁膜１３１、フ
ローティングゲート電極１３２、中間絶縁膜１３３、メ
モリゲート電極１０５、シリサイド層１０９及び不純物
拡散層１０７によってメモリトランジスタが構成されて
いる。
ローティングゲート電極１３２、中間絶縁膜１３３、メ
モリゲート電極１０５、シリサイド層１０９及び不純物
拡散層１０７によってメモリトランジスタが構成されて
いる。
【００７７】メモリゲート電極１０５同士の間には、上
面の高さ位置がゲート電極１０５の高さ位置よりも低い
ゲート間絶縁膜１０８が形成されている。
面の高さ位置がゲート電極１０５の高さ位置よりも低い
ゲート間絶縁膜１０８が形成されている。
【００７８】第２の活性領域１０２には、シリコン酸化
膜よりなるロジック絶縁膜１１１を介してロジックゲー
ト電極１１２が形成されていると共に、ロジック絶縁膜
１１１及びロジックゲート電極１１２の側面には側壁絶
縁膜１１３が形成されている。また、第２の活性領域１
０２には、ソース領域又はドレイン領域となる不純物拡
散層１１４が形成されており、ロジックゲート電極１１
２の上面及び不純物拡散層１１４の上面には、それぞれ
シリサイド層１１５が形成されている。
膜よりなるロジック絶縁膜１１１を介してロジックゲー
ト電極１１２が形成されていると共に、ロジック絶縁膜
１１１及びロジックゲート電極１１２の側面には側壁絶
縁膜１１３が形成されている。また、第２の活性領域１
０２には、ソース領域又はドレイン領域となる不純物拡
散層１１４が形成されており、ロジックゲート電極１１
２の上面及び不純物拡散層１１４の上面には、それぞれ
シリサイド層１１５が形成されている。
【００７９】以上説明した、ロジック絶縁膜１１１、ロ
ジックゲート電極１１２及び不純物拡散層１１４によっ
てロジックトランジスタが構成されている。
ジックゲート電極１１２及び不純物拡散層１１４によっ
てロジックトランジスタが構成されている。
【００８０】以下、第１の実施形態の変形例に係る半導
体記憶装置の製造方法について、図１及び図１０(a) 〜
(c) を参照しながら説明する。
体記憶装置の製造方法について、図１及び図１０(a) 〜
(c) を参照しながら説明する。
【００８１】まず、第１の実施形態と同様にして、メモ
リ領域である第１の活性領域１０１とロジック領域であ
る第２の活性領域１０２とを形成した後、メモリトラン
ジスタのソース領域及びドレイン領域となるビット線方
向に延びる不純物拡散層１０７を形成する。
リ領域である第１の活性領域１０１とロジック領域であ
る第２の活性領域１０２とを形成した後、メモリトラン
ジスタのソース領域及びドレイン領域となるビット線方
向に延びる不純物拡散層１０７を形成する。
【００８２】次に、第１の活性領域１０１及び第２の活
性領域１０２において、熱酸化法により１０ｎｍの厚さ
を持つ下層のシリコン酸化膜を形成する。
性領域１０２において、熱酸化法により１０ｎｍの厚さ
を持つ下層のシリコン酸化膜を形成する。
【００８３】次に、第１の活性領域１０１においては、
減圧ＣＶＤ法により、１５０ｎｍの厚さを持つ第１の多
結晶シリコン膜を堆積した後、該第１の多結晶シリコン
膜に、不純物イオン例えば燐イオンを加速電圧：１０ｋ
ｅＶ、ドーズ量：２×１０15／ｃｍ2 で注入し、その
後、窒素雰囲気中における例えば８００℃の温度下で１
５分間の熱処理を施す。次に、第１の多結晶シリコン膜
をパターニングして、該第１の多結晶シリコン膜よりな
るフローティングゲート電極１３１を形成する。
減圧ＣＶＤ法により、１５０ｎｍの厚さを持つ第１の多
結晶シリコン膜を堆積した後、該第１の多結晶シリコン
膜に、不純物イオン例えば燐イオンを加速電圧：１０ｋ
ｅＶ、ドーズ量：２×１０15／ｃｍ2 で注入し、その
後、窒素雰囲気中における例えば８００℃の温度下で１
５分間の熱処理を施す。次に、第１の多結晶シリコン膜
をパターニングして、該第１の多結晶シリコン膜よりな
るフローティングゲート電極１３１を形成する。
【００８４】次に、第１の活性領域１０１及び第２の活
性領域１０２において、減圧ＣＶＤ法により、１０ｎｍ
の厚さを持つ上層のシリコン酸化膜及び２００ｎｍ程度
の厚さを持つ第２の多結晶シリコン膜を順次堆積した
後、該第２の多結晶シリコン膜に、不純物イオン例えば
燐イオンを加速電圧：１０ｋｅＶ、ドーズ量：２×１０
15／ｃｍ2 で注入し、その後、窒素雰囲気中における例
えば８００℃の温度下で１５分間の熱処理を施す。次
に、第２の多結晶シリコン膜及び上層のシリコン酸化膜
をパターニングして、第１の活性領域１０１において
は、第２の多結晶シリコン膜よりなるメモリゲート電極
１０５及び上層のシリコン酸化膜よりなる中間絶縁膜１
３３を形成する。一方、第２の活性領域１０２において
は、第２の多結晶シリコン膜及び上層のシリコン酸化膜
をパターニングして、第２の多結晶シリコン膜よりなる
ロジックゲート電極１１２及び上層のシリコン酸化膜よ
りなるロジックゲート絶縁膜１１１を形成する。
性領域１０２において、減圧ＣＶＤ法により、１０ｎｍ
の厚さを持つ上層のシリコン酸化膜及び２００ｎｍ程度
の厚さを持つ第２の多結晶シリコン膜を順次堆積した
後、該第２の多結晶シリコン膜に、不純物イオン例えば
燐イオンを加速電圧：１０ｋｅＶ、ドーズ量：２×１０
15／ｃｍ2 で注入し、その後、窒素雰囲気中における例
えば８００℃の温度下で１５分間の熱処理を施す。次
に、第２の多結晶シリコン膜及び上層のシリコン酸化膜
をパターニングして、第１の活性領域１０１において
は、第２の多結晶シリコン膜よりなるメモリゲート電極
１０５及び上層のシリコン酸化膜よりなる中間絶縁膜１
３３を形成する。一方、第２の活性領域１０２において
は、第２の多結晶シリコン膜及び上層のシリコン酸化膜
をパターニングして、第２の多結晶シリコン膜よりなる
ロジックゲート電極１１２及び上層のシリコン酸化膜よ
りなるロジックゲート絶縁膜１１１を形成する。
【００８５】次に、第１の実施形態と同様にして、第１
の活性領域１０１においては、トンネル絶縁膜１３１、
フローティングゲート電極１３２、中間絶縁膜１３３及
びメモリゲート電極１０５の側面に側壁絶縁膜１０６を
形成すると共に、第２の活性領域１０２においては、ロ
ジックゲート電極１１２及びロジックゲート絶縁膜１１
１の側面に側壁絶縁膜１１３を形成した後、第２の活性
領域１０２においては、ロジックトランジスタのソース
領域又はドレイン領域となる不純物拡散層１１４を形成
する。
の活性領域１０１においては、トンネル絶縁膜１３１、
フローティングゲート電極１３２、中間絶縁膜１３３及
びメモリゲート電極１０５の側面に側壁絶縁膜１０６を
形成すると共に、第２の活性領域１０２においては、ロ
ジックゲート電極１１２及びロジックゲート絶縁膜１１
１の側面に側壁絶縁膜１１３を形成した後、第２の活性
領域１０２においては、ロジックトランジスタのソース
領域又はドレイン領域となる不純物拡散層１１４を形成
する。
【００８６】次に、第１の実施形態と同様にして、第１
の活性領域１０１においては、トンネル絶縁膜１３１、
フローティングゲート電極１３１、中間絶縁膜１３２及
びメモリゲート電極１０５よりなる積層体同士の間に、
上面の高さ位置がメモリゲート電極１０５の高さ位置よ
りも低いゲート間絶縁膜１０８を形成した後、メモリゲ
ート電極１０５の上面にシリサイド層１０９を形成する
と共に、ロジックトランジスタゲート電極１１２の上面
及び不純物拡散層１１４の上面にシリサイド層１１５を
形成すると、第１の実施形態の変形例に係る半導体記憶
装置が得られる。
の活性領域１０１においては、トンネル絶縁膜１３１、
フローティングゲート電極１３１、中間絶縁膜１３２及
びメモリゲート電極１０５よりなる積層体同士の間に、
上面の高さ位置がメモリゲート電極１０５の高さ位置よ
りも低いゲート間絶縁膜１０８を形成した後、メモリゲ
ート電極１０５の上面にシリサイド層１０９を形成する
と共に、ロジックトランジスタゲート電極１１２の上面
及び不純物拡散層１１４の上面にシリサイド層１１５を
形成すると、第１の実施形態の変形例に係る半導体記憶
装置が得られる。
【００８７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体記憶装置について、図１１及び図
１２(a) 〜(c) を参照しながら説明する。尚、図１２
(a) は図１１におけるＹａ−Ｙａ線の断面構造を示し、
図１２(b) は図１１におけるＹｂ−Ｙｂ線の断面構造を
示し、図１２(c) は図１１におけるＹｃ−Ｙｃ線の断面
構造を示している。
実施形態に係る半導体記憶装置について、図１１及び図
１２(a) 〜(c) を参照しながら説明する。尚、図１２
(a) は図１１におけるＹａ−Ｙａ線の断面構造を示し、
図１２(b) は図１１におけるＹｂ−Ｙｂ線の断面構造を
示し、図１２(c) は図１１におけるＹｃ−Ｙｃ線の断面
構造を示している。
【００８８】図１１及び図１２(a) 〜(c) に示すよう
に、半導体基板２００上には素子分離絶縁膜２０３によ
り互いに分離された、メモリ領域である第１の活性領域
２０１とロジック領域である第２の活性領域２０２とが
形成されており、第１の活性領域２０１には複数のメモ
リトランジスタがマトリックス状に設けられていると共
に、第２の活性領域２０２にはロジックトランジスタが
設けられている。
に、半導体基板２００上には素子分離絶縁膜２０３によ
り互いに分離された、メモリ領域である第１の活性領域
２０１とロジック領域である第２の活性領域２０２とが
形成されており、第１の活性領域２０１には複数のメモ
リトランジスタがマトリックス状に設けられていると共
に、第２の活性領域２０２にはロジックトランジスタが
設けられている。
【００８９】第１の活性領域２０１には、シリコン酸化
膜よりなる下部ゲート絶縁膜２０４ａ、シリコン窒化膜
よりなる容量膜２０４ｂ及びシリコン酸化膜よりなる上
部ゲート絶縁膜２０４ｃを有する積層体からなるメモリ
絶縁膜２０４を介して、メモリゲート電極２０５が形成
されている。ワード線方向に並ぶメモリゲート電極２０
５はワード線方向に共通に形成されており、該共通のゲ
ート電極２０５はワード線を構成している。メモリゲー
ト電極２０５の上面には、シリサイド層２０９が形成さ
れている。
膜よりなる下部ゲート絶縁膜２０４ａ、シリコン窒化膜
よりなる容量膜２０４ｂ及びシリコン酸化膜よりなる上
部ゲート絶縁膜２０４ｃを有する積層体からなるメモリ
絶縁膜２０４を介して、メモリゲート電極２０５が形成
されている。ワード線方向に並ぶメモリゲート電極２０
５はワード線方向に共通に形成されており、該共通のゲ
ート電極２０５はワード線を構成している。メモリゲー
ト電極２０５の上面には、シリサイド層２０９が形成さ
れている。
【００９０】第１の活性領域２０１には、ビット線方向
に延びるように不純物拡散層２０７が形成されており、
該不純物拡散層２０７は、ビット線方向に並ぶメモリト
ランジスタのソース領域又はドレイン領域となると共に
ビット線を構成している。
に延びるように不純物拡散層２０７が形成されており、
該不純物拡散層２０７は、ビット線方向に並ぶメモリト
ランジスタのソース領域又はドレイン領域となると共に
ビット線を構成している。
【００９１】以上説明した、メモリ絶縁膜２０４、メモ
リゲート電極２０５、シリサイド層２０９及び不純物拡
散層２０７によってメモリトランジスタが構成されてい
る。
リゲート電極２０５、シリサイド層２０９及び不純物拡
散層２０７によってメモリトランジスタが構成されてい
る。
【００９２】メモリゲート電極２０５同士の間には、上
面の高さ位置がメモリゲート電極２０５の高さ位置より
も低いゲート間絶縁膜２０８が形成されている。
面の高さ位置がメモリゲート電極２０５の高さ位置より
も低いゲート間絶縁膜２０８が形成されている。
【００９３】第２の活性領域２０２には、シリコン酸化
膜よりなるロジックゲート絶縁膜２１１を介してロジッ
クゲート電極２１２が形成されていると共に、該ロジッ
クゲート電極２１２の側面には側壁絶縁膜２１３が形成
されている。また、第２の活性領域２０２には、ソース
領域又はドレイン領域となる不純物拡散層２１４が形成
されており、ロジックゲート電極２１２の上面及び不純
物拡散層２１４の上面には、それぞれシリサイド層２１
５が形成されている。
膜よりなるロジックゲート絶縁膜２１１を介してロジッ
クゲート電極２１２が形成されていると共に、該ロジッ
クゲート電極２１２の側面には側壁絶縁膜２１３が形成
されている。また、第２の活性領域２０２には、ソース
領域又はドレイン領域となる不純物拡散層２１４が形成
されており、ロジックゲート電極２１２の上面及び不純
物拡散層２１４の上面には、それぞれシリサイド層２１
５が形成されている。
【００９４】以上説明した、ロジックゲート絶縁膜２１
１、ロジックゲート電極２１２及び不純物拡散層２１４
によってロジックトランジスタが構成されている。
１、ロジックゲート電極２１２及び不純物拡散層２１４
によってロジックトランジスタが構成されている。
【００９５】以下、第２の実施形態に係る半導体記憶装
置の製造方法について、図１３(a)〜(c) 、図１４(a)
〜(c)、図１５(a) 〜(c) 、図１６(a) 〜(c) 、図１７
(a)〜(c) 及び図１８(a) 〜(c) を参照しながら説明す
る。尚、図１３(a) 、図１４(a) 、図１５(a) 、図１６
(a) 、図１７(a) 及び図１８(a) は図１１におけるＹａ
−Ｙａ線の断面構造を示し、図１３(b) 、図１４(b) 、
図１５(b) 、図１６(b) 、図１７(b) 及び図１８(b) は
図１１におけるＹｂ−Ｙｂ線の断面構造を示し、図１３
(c) 、図１４(c) 、図１５(c) 、図１６(c) 、図１７
(c) 及び図１８(c) は図１１におけるＹｃ−Ｙｃ線の断
面構造を示している。
置の製造方法について、図１３(a)〜(c) 、図１４(a)
〜(c)、図１５(a) 〜(c) 、図１６(a) 〜(c) 、図１７
(a)〜(c) 及び図１８(a) 〜(c) を参照しながら説明す
る。尚、図１３(a) 、図１４(a) 、図１５(a) 、図１６
(a) 、図１７(a) 及び図１８(a) は図１１におけるＹａ
−Ｙａ線の断面構造を示し、図１３(b) 、図１４(b) 、
図１５(b) 、図１６(b) 、図１７(b) 及び図１８(b) は
図１１におけるＹｂ−Ｙｂ線の断面構造を示し、図１３
(c) 、図１４(c) 、図１５(c) 、図１６(c) 、図１７
(c) 及び図１８(c) は図１１におけるＹｃ−Ｙｃ線の断
面構造を示している。
【００９６】まず、図１３(a) 〜(c) に示すように、半
導体基板２００の表面部に３００ｎｍ程度の深さを持つ
溝にシリコン酸化膜を埋め込んで素子分離絶縁膜２０３
を形成することにより、メモリ領域である第１の活性領
域２０１とロジック領域である第２の活性領域２０２と
を形成する。次に、第１の活性領域２０１の所定領域
に、不純物イオン例えばヒ素イオンを加速電圧：５０ｋ
ｅＶ、ドーズ量：５×１０15／ｃｍ2 で注入した後、窒
素雰囲気中における例えば９００℃の温度下で６０分間
の熱処理を施すことにより、メモリトランジスタのソー
ス領域及びドレイン領域となるビット線方向に延びる不
純物拡散層２０７を形成する。
導体基板２００の表面部に３００ｎｍ程度の深さを持つ
溝にシリコン酸化膜を埋め込んで素子分離絶縁膜２０３
を形成することにより、メモリ領域である第１の活性領
域２０１とロジック領域である第２の活性領域２０２と
を形成する。次に、第１の活性領域２０１の所定領域
に、不純物イオン例えばヒ素イオンを加速電圧：５０ｋ
ｅＶ、ドーズ量：５×１０15／ｃｍ2 で注入した後、窒
素雰囲気中における例えば９００℃の温度下で６０分間
の熱処理を施すことにより、メモリトランジスタのソー
ス領域及びドレイン領域となるビット線方向に延びる不
純物拡散層２０７を形成する。
【００９７】次に、図１４(a) 〜(c) に示すように、第
１の活性領域２０１及び第２の活性領域２０２におい
て、熱酸化法により１０ｎｍの厚さを持つ下層のシリコ
ン酸化膜を形成した後、第１の活性領域２０１において
は、減圧ＣＶＤ法により、７ｎｍの厚さを持つ中層のシ
リコン窒化膜及び１０ｎｍの厚さを持つ上層のシリコン
酸化膜を堆積し、その後、第１の活性領域２０１及び第
２の活性領域２０２において、減圧ＣＶＤ法により２０
０ｎｍ程度の厚さを持つ多結晶シリコン膜を堆積する。
次に、多結晶シリコン膜に、不純物イオン例えば燐イオ
ンを加速電圧：１０ｋｅＶ、ドーズ量：２×１０15／ｃ
ｍ2 で注入した後、窒素雰囲気中における例えば８００
℃の温度下で１５分間の熱処理を施す。次に、第１の活
性領域２０１においては、多結晶シリコン膜及び上層の
シリコン酸化膜をパターニングして、多結晶シリコン膜
よりなるメモリゲート電極２０５及び上層のシリコン酸
化膜よりなる上部ゲート絶縁膜２０４ｃを形成する。こ
れにより、メモリゲート電極２０５の下には、上部ゲー
ト絶縁膜２０４ｃ、パターン化されていないシリコン窒
化膜よりなる容量膜２０４ｂ及びパターン化されていな
い下層のシリコン酸化膜よりなる下部ゲート絶縁膜２０
４ａを有する積層体からなるメモリゲート絶縁膜２０４
が形成される。一方、第２の活性領域２０２において
は、多結晶シリコン膜及び下層のシリコン酸化膜をパタ
ーニングして、多結晶シリコン膜よりなるロジックゲー
ト電極２１２及び下層のシリコン酸化膜よりなるロジッ
クゲート絶縁膜２１１を形成する。
１の活性領域２０１及び第２の活性領域２０２におい
て、熱酸化法により１０ｎｍの厚さを持つ下層のシリコ
ン酸化膜を形成した後、第１の活性領域２０１において
は、減圧ＣＶＤ法により、７ｎｍの厚さを持つ中層のシ
リコン窒化膜及び１０ｎｍの厚さを持つ上層のシリコン
酸化膜を堆積し、その後、第１の活性領域２０１及び第
２の活性領域２０２において、減圧ＣＶＤ法により２０
０ｎｍ程度の厚さを持つ多結晶シリコン膜を堆積する。
次に、多結晶シリコン膜に、不純物イオン例えば燐イオ
ンを加速電圧：１０ｋｅＶ、ドーズ量：２×１０15／ｃ
ｍ2 で注入した後、窒素雰囲気中における例えば８００
℃の温度下で１５分間の熱処理を施す。次に、第１の活
性領域２０１においては、多結晶シリコン膜及び上層の
シリコン酸化膜をパターニングして、多結晶シリコン膜
よりなるメモリゲート電極２０５及び上層のシリコン酸
化膜よりなる上部ゲート絶縁膜２０４ｃを形成する。こ
れにより、メモリゲート電極２０５の下には、上部ゲー
ト絶縁膜２０４ｃ、パターン化されていないシリコン窒
化膜よりなる容量膜２０４ｂ及びパターン化されていな
い下層のシリコン酸化膜よりなる下部ゲート絶縁膜２０
４ａを有する積層体からなるメモリゲート絶縁膜２０４
が形成される。一方、第２の活性領域２０２において
は、多結晶シリコン膜及び下層のシリコン酸化膜をパタ
ーニングして、多結晶シリコン膜よりなるロジックゲー
ト電極２１２及び下層のシリコン酸化膜よりなるロジッ
クゲート絶縁膜２１１を形成する。
【００９８】次に、第１の活性領域２０１及び第２の活
性領域２０２において、プラズマＣＶＤ法により、３０
ｎｍ程度の厚さを持つシリコン酸化膜よりなる第１の絶
縁膜２１８を堆積する。
性領域２０２において、プラズマＣＶＤ法により、３０
ｎｍ程度の厚さを持つシリコン酸化膜よりなる第１の絶
縁膜２１８を堆積する。
【００９９】次に、図１５(a) 〜(c) に示すように、第
１の活性領域２０１及び第２の活性領域２０２におい
て、常圧ＣＶＤ法により、第１の絶縁膜２１８の上に、
２ｗｔ％の燐不純物及び７ｗｔ％のホウ素不純物を含む
ＢＰＳＧ膜よりなる第２の絶縁膜２１９を堆積した後、
該第２の絶縁膜２１９の上に、第１の活性領域２０１が
開口する第１のレジストパターン２２１を形成し、その
後、第２の絶縁膜２１９に対して第１のレジストパター
ン２２１をマスクにして異方性ドライエッチングを行な
うことにより、第１の活性領域２０１において第１の絶
縁膜２１８におけるゲート電極２０５の上側部分を露出
させる。
１の活性領域２０１及び第２の活性領域２０２におい
て、常圧ＣＶＤ法により、第１の絶縁膜２１８の上に、
２ｗｔ％の燐不純物及び７ｗｔ％のホウ素不純物を含む
ＢＰＳＧ膜よりなる第２の絶縁膜２１９を堆積した後、
該第２の絶縁膜２１９の上に、第１の活性領域２０１が
開口する第１のレジストパターン２２１を形成し、その
後、第２の絶縁膜２１９に対して第１のレジストパター
ン２２１をマスクにして異方性ドライエッチングを行な
うことにより、第１の活性領域２０１において第１の絶
縁膜２１８におけるゲート電極２０５の上側部分を露出
させる。
【０１００】次に、図１６(a) 〜(c) に示すように、第
２の活性領域２０４が開口する第２のレジストパターン
２２２を形成した後、第２の絶縁膜２１９に対して第２
のレジストパターン２２２をマスクにして希フッ酸溶液
を用いるウェットエッチングを行なって、第２の活性領
域２０４の第２の絶縁膜２１９を除去する。
２の活性領域２０４が開口する第２のレジストパターン
２２２を形成した後、第２の絶縁膜２１９に対して第２
のレジストパターン２２２をマスクにして希フッ酸溶液
を用いるウェットエッチングを行なって、第２の活性領
域２０４の第２の絶縁膜２１９を除去する。
【０１０１】次に、図１７(a) 〜(c) に示すように、第
２のレジストパターン２２２を除去した後、第１の絶縁
膜２１８に対して１１０ｎｍ程度のエッチバックを行な
うことにより、第１の活性領域２０１において、メモリ
ゲート電極２０５同士の間に、上面の高さ位置がメモリ
ゲート電極２０５の高さ位置よりも低いゲート間絶縁膜
２０８を形成すると共に、第２の活性領域２０２におい
て、ロジックゲート電極２１２の側面に側壁絶縁膜２１
３を形成する。
２のレジストパターン２２２を除去した後、第１の絶縁
膜２１８に対して１１０ｎｍ程度のエッチバックを行な
うことにより、第１の活性領域２０１において、メモリ
ゲート電極２０５同士の間に、上面の高さ位置がメモリ
ゲート電極２０５の高さ位置よりも低いゲート間絶縁膜
２０８を形成すると共に、第２の活性領域２０２におい
て、ロジックゲート電極２１２の側面に側壁絶縁膜２１
３を形成する。
【０１０２】次に、第２の活性領域２０２において、ロ
ジックゲート電極２１２及び側壁絶縁膜２１３をマスク
にして、不純物イオン例えばヒ素イオンを注入した後、
熱処理を施して、ソース領域又はドレイン領域となる不
純物拡散層２１４を形成し、その後、ウェットエッチン
グにより、残存する第２の絶縁膜２１９を除去する。
ジックゲート電極２１２及び側壁絶縁膜２１３をマスク
にして、不純物イオン例えばヒ素イオンを注入した後、
熱処理を施して、ソース領域又はドレイン領域となる不
純物拡散層２１４を形成し、その後、ウェットエッチン
グにより、残存する第２の絶縁膜２１９を除去する。
【０１０３】次に、図１８(a) 〜(c) に示すように、サ
リサイド技術により、第１の活性領域２０１において、
メモリゲート電極２０５の上面にシリサイド層２０９を
形成すると共に、第２の活性領域２０２において、ロジ
ックゲート電極２１２の上面及び不純物拡散層２１４の
上面にシリサイド層２１５を形成すると、第２の実施形
態に係る半導体記憶装置が得られる。
リサイド技術により、第１の活性領域２０１において、
メモリゲート電極２０５の上面にシリサイド層２０９を
形成すると共に、第２の活性領域２０２において、ロジ
ックゲート電極２１２の上面及び不純物拡散層２１４の
上面にシリサイド層２１５を形成すると、第２の実施形
態に係る半導体記憶装置が得られる。
【０１０４】尚、その後、金属配線形成工程、保護膜形
成工程及びボンディングパッド形成工程等が行なわれる
が、これらの工程は周知であるので説明を省略する。
成工程及びボンディングパッド形成工程等が行なわれる
が、これらの工程は周知であるので説明を省略する。
【０１０５】第２の実施形態によると、メモリトランジ
スタを構成する不純物拡散層２０７の上面をゲート間絶
縁膜２０８で覆った状態でサリサイドを行なうため、不
純物拡散層２０７の上面にシリサイド層が形成されない
ので、ビット線方向に隣り合う不純物拡散層１０７同士
が短絡することがない。
スタを構成する不純物拡散層２０７の上面をゲート間絶
縁膜２０８で覆った状態でサリサイドを行なうため、不
純物拡散層２０７の上面にシリサイド層が形成されない
ので、ビット線方向に隣り合う不純物拡散層１０７同士
が短絡することがない。
【０１０６】また、上部ゲート絶縁膜２０４ｃとなる上
層のシリコン酸化膜の下に、パターン化されていないシ
リコン窒化膜よりなる容量膜２０４ｂが存在するため、
第２の絶縁膜２１９に対するウェットエッチングが過多
になっても、第１の活性領域２０１において不純物拡散
層２０７が露出する恐れがない。
層のシリコン酸化膜の下に、パターン化されていないシ
リコン窒化膜よりなる容量膜２０４ｂが存在するため、
第２の絶縁膜２１９に対するウェットエッチングが過多
になっても、第１の活性領域２０１において不純物拡散
層２０７が露出する恐れがない。
【０１０７】また、第１の活性領域２０１において、メ
モリゲート電極２０５同士の間に第１の絶縁膜２１８よ
りなるゲート間絶縁膜２０８を形成すると同時に、第２
の活性領域２０２において、ロジックゲート電極２１２
の側面に第１の絶縁膜２１８よりなる側壁絶縁膜２１３
を形成するため、該側壁絶縁膜２１３を形成するための
工程数を低減することができる。
モリゲート電極２０５同士の間に第１の絶縁膜２１８よ
りなるゲート間絶縁膜２０８を形成すると同時に、第２
の活性領域２０２において、ロジックゲート電極２１２
の側面に第１の絶縁膜２１８よりなる側壁絶縁膜２１３
を形成するため、該側壁絶縁膜２１３を形成するための
工程数を低減することができる。
【０１０８】また、メモリゲート電極２０５とロジック
ゲート電極２１２とを同時に形成するため、メモリゲー
ト電極２０５及びロジックゲート電極２１２の上に上層
コンタクトを形成する際のマージンを余分にとる必要が
なくなるので、微細化が可能となる。もっとも、上層コ
ンタクトを形成する際のマージンを余分にとる場合に
は、メモリゲート電極２０５とロジックゲート電極２１
２とを異なる工程で形成してもよい。
ゲート電極２１２とを同時に形成するため、メモリゲー
ト電極２０５及びロジックゲート電極２１２の上に上層
コンタクトを形成する際のマージンを余分にとる必要が
なくなるので、微細化が可能となる。もっとも、上層コ
ンタクトを形成する際のマージンを余分にとる場合に
は、メモリゲート電極２０５とロジックゲート電極２１
２とを異なる工程で形成してもよい。
【０１０９】さらに、第２の実施形態においては、第１
の活性領域２０１に形成されるメモリ素子は、メモリゲ
ート絶縁膜２０４中に電荷をトラップするタイプのメモ
リ素子であったが、これに代えて、第１の実施形態の変
形例と同様に、浮遊ゲート電極中に電荷をトラップする
タイプのメモリ素子であってもよい。
の活性領域２０１に形成されるメモリ素子は、メモリゲ
ート絶縁膜２０４中に電荷をトラップするタイプのメモ
リ素子であったが、これに代えて、第１の実施形態の変
形例と同様に、浮遊ゲート電極中に電荷をトラップする
タイプのメモリ素子であってもよい。
【０１１０】
【発明の効果】本発明に係る半導体記憶装置、第１又は
第２の半導体記憶装置の製造方法によると、メモリトラ
ンジスタのゲート電極の上面にシリサイド層を形成する
際に、メモリトランジスタを構成する不純物拡散層の表
面がシリサイド化されないので、メモリトランジスタを
構成し且つビット線方向に隣り合う不純物拡散層同士が
短絡することがない。このため、ビット線方向に並ぶ複
数のメモリトランジスタのソース領域又はドレイン領域
が互いに短絡する事態を回避しつつ、メモリトランジス
タのゲート電極の上面にシリサイド層を形成してメモリ
トランジスタの高速動作化を実現することができる。
第２の半導体記憶装置の製造方法によると、メモリトラ
ンジスタのゲート電極の上面にシリサイド層を形成する
際に、メモリトランジスタを構成する不純物拡散層の表
面がシリサイド化されないので、メモリトランジスタを
構成し且つビット線方向に隣り合う不純物拡散層同士が
短絡することがない。このため、ビット線方向に並ぶ複
数のメモリトランジスタのソース領域又はドレイン領域
が互いに短絡する事態を回避しつつ、メモリトランジス
タのゲート電極の上面にシリサイド層を形成してメモリ
トランジスタの高速動作化を実現することができる。
【図１】第１の実施形態に係る半導体記憶装置の平面図
である。
である。
【図２】(a) は図１におけるＸａ−Ｘａ線の断面図であ
り、(b) は図１におけるＸｂ−Ｘｂ線の断面図であり、
(c) は図１におけるＸｃ−Ｘｃ線の断面図である。
り、(b) は図１におけるＸｂ−Ｘｂ線の断面図であり、
(c) は図１におけるＸｃ−Ｘｃ線の断面図である。
【図３】(a) 〜(c) は、第１の実施形態に係る半導体記
憶装置の製造方法の工程を示す断面図である。
憶装置の製造方法の工程を示す断面図である。
【図４】(a) 〜(c) は、第１の実施形態に係る半導体記
憶装置の製造方法の工程を示す断面図である。
憶装置の製造方法の工程を示す断面図である。
【図５】(a) 〜(c) は、第１の実施形態に係る半導体記
憶装置の製造方法の工程を示す断面図である。
憶装置の製造方法の工程を示す断面図である。
【図６】(a) 〜(c) は、第１の実施形態に係る半導体記
憶装置の製造方法の工程を示す断面図である。
憶装置の製造方法の工程を示す断面図である。
【図７】(a) 〜(c) は、第１の実施形態に係る半導体記
憶装置の製造方法の工程を示す断面図である。
憶装置の製造方法の工程を示す断面図である。
【図８】(a) 〜(c) は、第１の実施形態に係る半導体記
憶装置の製造方法の工程を示す断面図である。
憶装置の製造方法の工程を示す断面図である。
【図９】(a) 〜(c) は、第１の実施形態に係る半導体記
憶装置の製造方法の工程を示す断面図である。
憶装置の製造方法の工程を示す断面図である。
【図１０】(a) 〜(c) は、第１の実施形態の変形例に係
る半導体記憶装置の断面図である。
る半導体記憶装置の断面図である。
【図１１】第２の実施形態に係る半導体記憶装置の平面
図である。
図である。
【図１２】(a) は図１１におけるＹａ−Ｙａ線の断面図
であり、(b) は図１１におけるＹｂ−Ｙｂ線の断面図で
あり、(c) は図１１におけるＹｃ−Ｙｃ線の断面図であ
る。
であり、(b) は図１１におけるＹｂ−Ｙｂ線の断面図で
あり、(c) は図１１におけるＹｃ−Ｙｃ線の断面図であ
る。
【図１３】(a) 〜(c) は、第２の実施形態に係る半導体
記憶装置の製造方法の工程を示す断面図である。
記憶装置の製造方法の工程を示す断面図である。
【図１４】(a) 〜(c) は、第２の実施形態に係る半導体
記憶装置の製造方法の工程を示す断面図である。
記憶装置の製造方法の工程を示す断面図である。
【図１５】(a) 〜(c) は、第２の実施形態に係る半導体
記憶装置の製造方法の工程を示す断面図である。
記憶装置の製造方法の工程を示す断面図である。
【図１６】(a) 〜(c) は、第２の実施形態に係る半導体
記憶装置の製造方法の工程を示す断面図である。
記憶装置の製造方法の工程を示す断面図である。
【図１７】(a) 〜(c) は、第２の実施形態に係る半導体
記憶装置の製造方法の工程を示す断面図である。
記憶装置の製造方法の工程を示す断面図である。
【図１８】(a) 〜(c) は、第２の実施形態に係る半導体
記憶装置の製造方法の工程を示す断面図である。
記憶装置の製造方法の工程を示す断面図である。
【図１９】従来の半導体記憶装置の平面図である。
【図２０】(a) は図１９におけるＺａ−Ｚａ線の断面図
であり、(b) は図１９におけるＺｂ−Ｚｂ線の断面図で
あり、(c) は図１９におけるＺｃ−Ｚｃ線の断面図であ
る。
であり、(b) は図１９におけるＺｂ−Ｚｂ線の断面図で
あり、(c) は図１９におけるＺｃ−Ｚｃ線の断面図であ
る。
【図２１】(a) 〜(c) は、従来の半導体記憶装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２２】(a) 〜(c) は、従来の半導体記憶装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２３】(a) 〜(c) は、従来の半導体記憶装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２４】(a) 〜(c) は、従来の半導体記憶装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
１００ 半導体基板
１０１ 第１の活性領域
１０２ 第２の活性領域
１０３ 素子分離絶縁膜
１０４ メモリ絶縁膜
１０４ａ 下部ゲート絶縁膜
１０４ｂ 容量膜
１０４ｃ 上部ゲート絶縁膜
１０５ メモリゲート電極
１０６ 側壁絶縁膜
１０７ 不純物拡散層
１０８ ゲート間絶縁膜
１０９ シリサイド層
１１１ ロジック絶縁膜
１１２ ロジックゲート電極
１１３ 側壁絶縁膜
１１４ 不純物拡散層
１１５ シリサイド層
１１８ 第１の絶縁膜
１１９ 第２の絶縁膜
１２１ 第１のレジストパターン
１２２ 第２のレジストパターン
１３１ トンネル絶縁膜
１３２ フローティングゲート電極
１３３ 中間絶縁膜
２００ 半導体基板
２０１ 第１の活性領域
２０２ 第２の活性領域
２０３ 素子分離絶縁膜
２０４ メモリ絶縁膜
２０４ａ 下部ゲート絶縁膜
２０４ｂ 容量膜
２０４ｃ 上部ゲート絶縁膜
２０５ メモリゲート電極
２０７ 不純物拡散層
２０８ ゲート間絶縁膜
２０９ シリサイド層
２１１ ロジック絶縁膜
２１２ ロジックゲート電極
２１３ 側壁絶縁膜
２１４ 不純物拡散層
２１５ シリサイド層
２１８ 第１の絶縁膜
２１９ 第２の絶縁膜
２２１ 第１のレジストパターン
２２２ 第２のレジストパターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 4M104 BB01 CC01 CC05 GG16
5F083 EP18 EP23 EP77 GA27 JA04
JA19 JA35 JA53 JA56 PR03
PR05 PR29 PR33 PR36 ZA12
5F101 BA45 BB05 BB08 BD10 BD33
BH09 BH14 BH15 BH19 BH21
Claims (15)
- 【請求項１】 素子分離絶縁膜により互いに分離された
メモリ領域及びロジック領域を有する半導体基板上にお
ける前記メモリ領域に複数のメモリトランジスタがマト
リックス状に配置されていると共に前記ロジック領域に
ロジックトランジスタが配置されてなる半導体記憶装置
であって、 前記複数のメモリトランジスタのうちワード線方向に並
ぶメモリトランジスタのゲート電極は、ワード線方向に
延びるように共通に形成されており、 前記複数のメモリトランジスタのうちビット線方向に並
ぶメモリトランジスタのソース領域又はドレイン領域と
なる不純物拡散層はビット線方向に延びるように共通に
形成されており、 前記複数のメモリトランジスタのゲート電極同士の間に
おける前記半導体基板の上には、上面の高さ位置が前記
ゲート電極の上面の高さ位置よりも低いゲート間絶縁膜
が形成されており、 前記ロジックトランジスタのゲート電極の側面には側壁
絶縁膜が形成されており、 前記複数のメモリトランジスタのゲート電極の上面、前
記ロジックトランジスタのゲート電極の上面、及び前記
ロジックトランジスタのソース領域又はドレイン領域と
なる不純物拡散層の上面における前記側壁絶縁膜から露
出している部分の上面には、それぞれシリサイド層が形
成されていることを特徴とする半導体記憶装置。 - 【請求項２】 前記複数のメモリトランジスタのゲート
電極の下に形成されているメモリゲート絶縁膜は、容量
膜を有していることを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項３】 前記メモリゲート絶縁膜は、下層のシリ
コン酸化膜と上層のシリコン窒化膜とを有する積層体か
らなり、 前記容量膜は前記上層のシリコン窒化膜よりなることを
特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記メモリゲート絶縁膜は、下層のシリ
コン酸化膜と中層のシリコン窒化膜と上層のシリコン酸
化膜とを有する積層体からなり、前記容量膜は前記中層
のシリコン窒化膜よりなることを特徴とする請求項２に
記載の半導体記憶装置。 - 【請求項５】 前記複数のメモリトランジスタのゲート
電極の下に形成されているメモリゲート絶縁膜は、下層
のシリコン酸化膜と中層のシリコン窒化膜と上層のシリ
コン酸化膜とを有する積層体からなり、前記中層のシリ
コン窒化膜は前記複数のメモリトランジスタのメモリゲ
ート絶縁膜同士をつなぐように共通に形成されているこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項６】 前記複数のメモリトランジスタのうちビ
ット線方向に隣り合う一対のメモリトランジスタの一方
のソース領域と他方のドレイン領域とは共通の不純物拡
散層よりなることを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項７】 素子分離絶縁膜により互いに分離された
メモリ領域及びロジック領域を有する半導体基板上にお
ける前記メモリ領域に複数のメモリトランジスタがマト
リックス状に配置されていると共に前記ロジック領域に
ロジックトランジスタが配置されてなる半導体記憶装置
の製造方法であって、 前記メモリ領域に、前記複数のメモリトランジスタのう
ちビット線方向に並ぶメモリトランジスタのソース領域
又はドレイン領域となる各不純物拡散層をビット線方向
に共通に形成する工程と、 前記メモリ領域にメモリゲート絶縁膜を形成すると共
に、前記ロジック領域にロジックゲート絶縁膜を形成す
る工程と、 前記メモリゲート絶縁膜及び前記ロジックゲート絶縁膜
の上にシリコン含有膜を堆積する工程と、 前記メモリ領域において、前記シリコン含有膜をパター
ニングして、前記複数のメモリトランジスタのうちワー
ド線方向に並ぶメモリトランジスタのゲート電極をワー
ド線方向に延びるように共通に形成すると共に、前記ロ
ジック領域において、前記シリコン含有膜をパターニン
グして、前記ロジックトランジスタのゲート電極を形成
する工程と、 前記ロジックトランジスタのゲート電極の側面に側壁絶
縁膜を形成する工程と、 前記ロジック領域に、前記ロジックトランジスタのソー
ス領域又はドレイン領域となる不純物拡散層を形成する
工程と、 前記メモリ領域及び前記ロジック領域に第１の絶縁膜を
形成した後、該第１の絶縁膜の上に、該第１の絶縁膜と
異なる材料よりなる第２の絶縁膜を形成する工程と、 前記メモリ領域において、前記第２の絶縁膜及び前記第
１の絶縁膜に対して順次エッチングを行なって、前記複
数のメモリトランジスタのゲート電極の上面を露出させ
ると共に、前記複数のメモリトランジスタのゲート電極
同士の間に、前記第１の絶縁膜よりなり、上面の高さ位
置が前記ゲート電極の上面の高さ位置よりも低いゲート
間絶縁膜を形成する工程と、 前記ロジック領域において、前記第２の絶縁膜及び前記
第１の絶縁膜に対して順次エッチングを行なって、前記
ロジックトランジスタのゲート電極の上面及び前記不純
物拡散層の上面を露出させる工程と、 前記複数のメモリトランジスタのゲート電極の上面、前
記ロジックトランジスタのゲート電極の上面、及び前記
ロジックトランジスタの前記不純物拡散層の上面におけ
る前記側壁絶縁膜から露出している部分の上面に、それ
ぞれシリサイド層を形成する工程とを備えていることを
特徴とする半導体記憶装置の製造方法。 - 【請求項８】 前記メモリゲート絶縁膜は、容量膜を有
していることを特徴とする請求項７に記載の半導体記憶
装置の製造方法。 - 【請求項９】 前記メモリゲート絶縁膜は、下層のシリ
コン酸化膜と上層のシリコン窒化膜とを有する積層体か
らなり、 前記容量膜は前記上層のシリコン窒化膜よりなることを
特徴とする請求項８に記載の半導体記憶装置の製造方
法。 - 【請求項１０】 前記メモリゲート絶縁膜は、下層のシ
リコン酸化膜と中層のシリコン窒化膜と上層のシリコン
酸化膜とを有する積層体からなり、 前記容量膜は前記中層のシリコン窒化膜よりなることを
特徴とする請求項８に記載の半導体記憶装置の製造方
法。 - 【請求項１１】 素子分離絶縁膜により互いに分離され
たメモリ領域及びロジック領域を有する半導体基板上に
おける前記メモリ領域に複数のメモリトランジスタがマ
トリックス状に配置されていると共に前記ロジック領域
にロジックトランジスタが配置されてなる半導体記憶装
置の製造方法であって、 前記メモリ領域に、前記複数のメモリトランジスタのう
ちビット線方向に並ぶメモリトランジスタのソース領域
又はドレイン領域となる不純物拡散層をビット線方向に
共通に形成する工程と、 前記メモリ領域にメモリゲート絶縁膜を形成すると共
に、前記ロジック領域にロジックゲート絶縁膜を形成す
る工程と、 前記メモリゲート絶縁膜及び前記ロジックゲート絶縁膜
の上にシリコン含有膜を堆積する工程と、 前記シリコン含有膜をパターニングして、前記複数のメ
モリトランジスタのうちワード線方向に並ぶメモリトラ
ンジスタのゲート電極をワード線方向に延びるように共
通に形成すると共に、前記ロジック領域において、前記
シリコン含有膜をパターニングして、前記ロジックトラ
ンジスタのゲート電極を形成する工程と、 前記メモリ領域及び前記ロジック領域に第１の絶縁膜を
形成した後、該第１の絶縁膜の上に、該第１の絶縁膜と
異なる材料よりなる第２の絶縁膜を形成する工程と、 前記メモリ領域において、前記第２の絶縁膜及び前記第
１の絶縁膜に対して順次エッチングを行なって、前記複
数のメモリトランジスタのゲート電極の上面を露出させ
ると共に、前記複数のメモリトランジスタのゲート電極
同士の間に、前記第１の絶縁膜よりなり、上面の高さ位
置が前記ゲート電極の上面の高さ位置よりも低いゲート
間絶縁膜を形成する工程と、 前記ロジック領域において、前記第２の絶縁膜及び前記
第１の絶縁膜に対して順次エッチングを行なって、前記
ロジックトランジスタのゲート電極の上面及び前記不純
物拡散層の上面を露出させると共に、前記ロジックトラ
ンジスタのゲート電極の側面に前記第１の絶縁膜よりな
る側壁絶縁膜を形成する工程と、 前記ロジック領域に、前記ロジックトランジスタのソー
ス領域又はドレイン領域となる不純物拡散層を形成する
工程と、 前記複数のメモリトランジスタのゲート電極の上面、前
記ロジックトランジスタのゲート電極の上面、及び前記
ロジックトランジスタの前記不純物拡散層の上面におけ
る前記側壁絶縁膜から露出している部分の上面に、それ
ぞれシリサイド層を形成する工程とを備えていることを
特徴とする半導体記憶装置の製造方法。 - 【請求項１２】 前記メモリゲート絶縁膜は、下層のシ
リコン酸化膜と中層のシリコン窒化膜と上層のシリコン
酸化膜とを有する積層体からなり、 前記メモリゲート絶縁膜を形成する工程は、前記中層の
シリコン窒化膜をパターニングすることなく残存させる
工程を含むことを特徴とする請求項１１に記載の半導体
記憶装置の製造方法。 - 【請求項１３】 前記メモリゲート絶縁膜は、下層のシ
リコン酸化膜と中層のシリコン窒化膜と上層のシリコン
酸化膜とを有する積層体からなり、 前記メモリ領域において前記第２の絶縁膜及び前記第１
の絶縁膜に対してエッチングを行なう工程は、前記中層
のシリコン窒化膜を残存させる工程を含むことを特徴と
する請求項１０に記載の半導体記憶装置の製造方法。 - 【請求項１４】 前記メモリ領域において前記シリコン
含有膜をパターニングする工程と、前記ロジック領域に
おいて前記シリコン含有膜をパターニングする工程と
は、同時に行なわれることを特徴とする請求項７又は１
１に記載の半導体記憶装置の製造方法。 - 【請求項１５】 前記複数のメモリトランジスタのうち
ビット線方向に並ぶ一対のメモリトランジスタの一方の
ソース領域と他方のドレイン領域とは共通の不純物拡散
層よりなることを特徴とする請求項７又は１１に記載の
半導体記憶装置の製造方法。
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|---|---|---|---|
| JP2002157062A JP2003347511A (ja) | 2002-05-30 | 2002-05-30 | 半導体記憶装置及びその製造方法 |
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|---|---|---|---|
| JP2002157062A JP2003347511A (ja) | 2002-05-30 | 2002-05-30 | 半導体記憶装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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ID=29561507
Family Applications (1)
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|---|---|---|---|
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