JP2003031770A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
Abstract
(57)【要約】
【課題】 半導体記憶装置の製造工程を削減するため、
セルトランジスタのゲートパターンを形成するためのマ
スクを用いてＮ型不純物を注入すると、Ｐ型コンタクト
を形成する領域にもＮ型不純物が注入されて、コンタク
トをとるのに十分な不純物濃度を得られない。 【解決手段】 半導体基板１表面のＰウェル３の内部に
セル領域と周辺領域とを分離するシリコン酸化膜４ａを
形成する。このため、周辺領域を覆うとともにセル領域
のゲートパターンを有するフォトレジストを用いてセル
トランジスタ７のゲート電極９を形成し、このフォトレ
ジストをそのまま用いてイオン注入できる。このとき、
Ｐ型不純物拡散層６が形成される領域はフォトレジスト
で覆われているためＮ型不純物は注入されず、フォトリ
ソグラフィ工程を削減できるとともに、コンタクトを取
るのに十分なＰ型不純物拡散層６の不純物濃度を得られ
る。
セルトランジスタのゲートパターンを形成するためのマ
スクを用いてＮ型不純物を注入すると、Ｐ型コンタクト
を形成する領域にもＮ型不純物が注入されて、コンタク
トをとるのに十分な不純物濃度を得られない。 【解決手段】 半導体基板１表面のＰウェル３の内部に
セル領域と周辺領域とを分離するシリコン酸化膜４ａを
形成する。このため、周辺領域を覆うとともにセル領域
のゲートパターンを有するフォトレジストを用いてセル
トランジスタ７のゲート電極９を形成し、このフォトレ
ジストをそのまま用いてイオン注入できる。このとき、
Ｐ型不純物拡散層６が形成される領域はフォトレジスト
で覆われているためＮ型不純物は注入されず、フォトリ
ソグラフィ工程を削減できるとともに、コンタクトを取
るのに十分なＰ型不純物拡散層６の不純物濃度を得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルと周辺
回路が混載された半導体記憶装置及びその製造方法に関
する。
回路が混載された半導体記憶装置及びその製造方法に関
する。
【０００２】
【従来の技術】一般に、フラッシュメモリ等の半導体記
憶装置はチップ内部にメモリセルのほか、その動作に必
要なロジック回路等の周辺回路を有している。したがっ
て、これらの周辺回路を構成する抵抗、トランジスタ等
の素子もチップ内部に形成されている。
憶装置はチップ内部にメモリセルのほか、その動作に必
要なロジック回路等の周辺回路を有している。したがっ
て、これらの周辺回路を構成する抵抗、トランジスタ等
の素子もチップ内部に形成されている。
【０００３】上記したような構成のフラッシュメモリを
製造する際、製造コストを低減するため、製造プロセス
の効率化が要求される。このため、メモリセルを構成す
るセルトランジスタと、周辺回路を構成するトランジス
タをほぼ同一の製造プロセスを用いて製造することによ
り、効率化が図られている。
製造する際、製造コストを低減するため、製造プロセス
の効率化が要求される。このため、メモリセルを構成す
るセルトランジスタと、周辺回路を構成するトランジス
タをほぼ同一の製造プロセスを用いて製造することによ
り、効率化が図られている。
【０００４】図１２（ａ）は、従来のフラッシュＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read On
ly Memory）を上から見た平面図である。図１２（ａ）
に示すように、このフラッシュメモリは、図示せぬメモ
リセルが形成される領域（以下、セル領域と称す）と周
辺回路を構成する例えば図示せぬＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor）が形
成される領域（以下、周辺領域と称す）とを有する。半
導体基板３１内にＮウェル３２ａが形成され、このＮウ
ェル３２ａ内にＰウェル３３が形成される。参照符号３
４ａはシリコン酸化膜であり、Ｎウェル３２ａの周囲を
囲むように形成される。このシリコン酸化膜３４ａは、
セル領域と周辺領域とを分離する。
ＲＯＭ（Electrically Erasable Programmable Read On
ly Memory）を上から見た平面図である。図１２（ａ）
に示すように、このフラッシュメモリは、図示せぬメモ
リセルが形成される領域（以下、セル領域と称す）と周
辺回路を構成する例えば図示せぬＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor）が形
成される領域（以下、周辺領域と称す）とを有する。半
導体基板３１内にＮウェル３２ａが形成され、このＮウ
ェル３２ａ内にＰウェル３３が形成される。参照符号３
４ａはシリコン酸化膜であり、Ｎウェル３２ａの周囲を
囲むように形成される。このシリコン酸化膜３４ａは、
セル領域と周辺領域とを分離する。
【０００５】図１２（ｂ）は図１２（ａ）に示すフラッ
シュメモリのＸIIＢ−ＸIIＢ線に沿った断面図である。
図１２（ｂ）に示すように、Ｐ型の半導体基板３１の表
面内に、Ｎウェル３２ａ，３２ｂが形成され、Ｎウェル
３２ａ内にＰウェル３３が形成される。半導体基板３１
の表面上に選択的に複数のシリコン酸化膜３４が形成さ
れ、半導体基板３１の表面上の上記Ｎウェル３２ａ，３
２ｂ相互間にシリコン酸化膜３４ａが形成される。シリ
コン酸化膜３４により素子領域が分離され、シリコン酸
化膜３４ａにより上記セル領域と周辺領域が分離され
る。
シュメモリのＸIIＢ−ＸIIＢ線に沿った断面図である。
図１２（ｂ）に示すように、Ｐ型の半導体基板３１の表
面内に、Ｎウェル３２ａ，３２ｂが形成され、Ｎウェル
３２ａ内にＰウェル３３が形成される。半導体基板３１
の表面上に選択的に複数のシリコン酸化膜３４が形成さ
れ、半導体基板３１の表面上の上記Ｎウェル３２ａ，３
２ｂ相互間にシリコン酸化膜３４ａが形成される。シリ
コン酸化膜３４により素子領域が分離され、シリコン酸
化膜３４ａにより上記セル領域と周辺領域が分離され
る。
【０００６】上記セル領域のＮウェル３２ａ内にＮ型不
純物拡散層３５が形成され、Ｐウェル３３内の上記シリ
コン酸化膜３４相互間にＰ型不純物拡散層３６が形成さ
れる。また、Ｐウェル３３内の半導体基板３１表面上に
セルトランジスタ３７が形成される。このセルトランジ
スタ３７は、ソース・ドレイン領域３８ａ，３８ｂ及
び、半導体基板３１上のゲート絶縁膜４０上に順次形成
された浮遊ゲート電極４１、ゲート電極間絶縁膜４２、
制御ゲート電極４３からなるゲート電極３９により構成
される。
純物拡散層３５が形成され、Ｐウェル３３内の上記シリ
コン酸化膜３４相互間にＰ型不純物拡散層３６が形成さ
れる。また、Ｐウェル３３内の半導体基板３１表面上に
セルトランジスタ３７が形成される。このセルトランジ
スタ３７は、ソース・ドレイン領域３８ａ，３８ｂ及
び、半導体基板３１上のゲート絶縁膜４０上に順次形成
された浮遊ゲート電極４１、ゲート電極間絶縁膜４２、
制御ゲート電極４３からなるゲート電極３９により構成
される。
【０００７】上記周辺領域のＮウェル３２ｂ内の半導体
基板３１表面上にＮ型のＭＯＳＦＥＴ４４が形成され
る。このＭＯＳＦＥＴ４４は、ソース・ドレイン領域４
５ａ，４５ｂ、及び半導体基板１上にゲート絶縁膜４６
を介して形成されたゲート電極４７により構成される。
基板３１表面上にＮ型のＭＯＳＦＥＴ４４が形成され
る。このＭＯＳＦＥＴ４４は、ソース・ドレイン領域４
５ａ，４５ｂ、及び半導体基板１上にゲート絶縁膜４６
を介して形成されたゲート電極４７により構成される。
【０００８】図１３（ａ）乃至図１６（ｂ）は、上記構
成のフラッシュメモリの製造工程を示している。図１３
（ａ）に示すように、半導体基板３１表面内にＮウェル
３２ａ，３２ｂを形成し、Ｎウェル３２ａ表面内にＰウ
ェル３３を形成する。次に、半導体基板３１表面上にシ
リコン酸化膜３４，３４ａを形成する。次に、ゲート絶
縁膜材４０ａ、第１のゲート電極材４１ａ、ゲート電極
間絶縁膜材４２ａを半導体装置全面に形成する。次に、
エッチングにより周辺領域のゲート電極間絶縁膜材４２
ａ、第１のゲート電極材４１ａ、ゲート絶縁膜材４０ａ
を除去するとともに、シリコン酸化膜３４ａの上部を一
部除去する。次に、周辺領域にゲート絶縁膜材４６ａを
形成後、半導体装置上の全面に第２のゲート電極材４３
ａを形成する。
成のフラッシュメモリの製造工程を示している。図１３
（ａ）に示すように、半導体基板３１表面内にＮウェル
３２ａ，３２ｂを形成し、Ｎウェル３２ａ表面内にＰウ
ェル３３を形成する。次に、半導体基板３１表面上にシ
リコン酸化膜３４，３４ａを形成する。次に、ゲート絶
縁膜材４０ａ、第１のゲート電極材４１ａ、ゲート電極
間絶縁膜材４２ａを半導体装置全面に形成する。次に、
エッチングにより周辺領域のゲート電極間絶縁膜材４２
ａ、第１のゲート電極材４１ａ、ゲート絶縁膜材４０ａ
を除去するとともに、シリコン酸化膜３４ａの上部を一
部除去する。次に、周辺領域にゲート絶縁膜材４６ａを
形成後、半導体装置上の全面に第２のゲート電極材４３
ａを形成する。
【０００９】次に、図１３（ｂ）に示すように、フォト
リソグラフィ工程を用いて、セル領域のゲートパターン
を有し、周辺領域から上記シリコン酸化膜３４ａの周辺
領域側略４分の１まで覆うようなフォトレジスト５４を
形成する。
リソグラフィ工程を用いて、セル領域のゲートパターン
を有し、周辺領域から上記シリコン酸化膜３４ａの周辺
領域側略４分の１まで覆うようなフォトレジスト５４を
形成する。
【００１０】次に、図１４（ａ）に示すように、上記フ
ォトレジスト５４をマスクとして、上記第２のゲート電
極材４３ａ、ゲート電極間絶縁膜４２ａ、第１のゲート
電極材４１ａをエッチングし、ゲート電極３９を形成す
る。
ォトレジスト５４をマスクとして、上記第２のゲート電
極材４３ａ、ゲート電極間絶縁膜４２ａ、第１のゲート
電極材４１ａをエッチングし、ゲート電極３９を形成す
る。
【００１１】次に、図１４（ｂ）に示すように、フォト
リソグラフィ工程を用いて、ＭＯＳＦＥＴ４４のゲート
パターンを有し、セル領域を覆うようなフォトレジスト
５５を形成する。
リソグラフィ工程を用いて、ＭＯＳＦＥＴ４４のゲート
パターンを有し、セル領域を覆うようなフォトレジスト
５５を形成する。
【００１２】次に、図１５（ａ）に示すように、上記フ
ォトレジスト５５をマスクとして、上記第２のゲート電
極材４３ａをエッチングし、ゲート電極４７を形成す
る。
ォトレジスト５５をマスクとして、上記第２のゲート電
極材４３ａをエッチングし、ゲート電極４７を形成す
る。
【００１３】次に、図１５（ｂ）に示すように、上記フ
ォトレジスト５５を除去し、フォトレジスト５６を堆積
した後、フォトリソグラフィ工程及びイオン注入を行
い、ソース・ドレイン領域３８ａ，３８ｂを形成する。
ォトレジスト５５を除去し、フォトレジスト５６を堆積
した後、フォトリソグラフィ工程及びイオン注入を行
い、ソース・ドレイン領域３８ａ，３８ｂを形成する。
【００１４】次に、図１６（ａ）に示すように、上記フ
ォトレジスト５６を除去し、フォトレジスト５７を堆積
する。次に、フォトリソグラフィ工程及びイオン注入を
行い、Ｎ型不純物拡散層３５を形成するとともに、図示
せぬＮ型のＭＯＳＦＥＴのソース・ドレイン領域を形成
する。
ォトレジスト５６を除去し、フォトレジスト５７を堆積
する。次に、フォトリソグラフィ工程及びイオン注入を
行い、Ｎ型不純物拡散層３５を形成するとともに、図示
せぬＮ型のＭＯＳＦＥＴのソース・ドレイン領域を形成
する。
【００１５】次に、図１６（ｂ）に示すように、上記フ
ォトレジスト５７を除去し、フォトレジスト５８を堆積
する。次に、フォトリソグラフィ工程及びイオン注入を
行い、Ｐウェル３３の表面にＰ型不純物拡散層３６を形
成するとともに、ソース・ドレイン領域４５ａ，４５ｂ
を形成する。
ォトレジスト５７を除去し、フォトレジスト５８を堆積
する。次に、フォトリソグラフィ工程及びイオン注入を
行い、Ｐウェル３３の表面にＰ型不純物拡散層３６を形
成するとともに、ソース・ドレイン領域４５ａ，４５ｂ
を形成する。
【００１６】次に、図１２（ｂ）に示すように、上記フ
ォトレジスト５８を除去し、半導体装置全面上に図示せ
ぬＢＰＳＧまたはＰＳＧ膜を被覆した後、フォトリソグ
ラフィ工程及びエッチングを行い、ＰＳＧまたはＢＰＳ
Ｇ膜にコンタクトホールを形成する。
ォトレジスト５８を除去し、半導体装置全面上に図示せ
ぬＢＰＳＧまたはＰＳＧ膜を被覆した後、フォトリソグ
ラフィ工程及びエッチングを行い、ＰＳＧまたはＢＰＳ
Ｇ膜にコンタクトホールを形成する。
【００１７】次に、半導体装置全面上に図示せぬＡｌ配
線膜を堆積するとともに、上記コンタクトホールをＡｌ
配線膜により埋め込む。続いて、フォトリソグラフィ工
程及びエッチングを行い、Ａｌ配線膜による配線パター
ンを形成する。次に、半導体装置全面上に図示せぬＰＳ
Ｇ、シリコン窒化膜を堆積する。続いて、フォトリソグ
ラフィ工程を用いて、エッチングによりＰＳＧ及びシリ
コン窒化膜にボンディングパッド用のパターンを形成
し、ウェハとして完成する。
線膜を堆積するとともに、上記コンタクトホールをＡｌ
配線膜により埋め込む。続いて、フォトリソグラフィ工
程及びエッチングを行い、Ａｌ配線膜による配線パター
ンを形成する。次に、半導体装置全面上に図示せぬＰＳ
Ｇ、シリコン窒化膜を堆積する。続いて、フォトリソグ
ラフィ工程を用いて、エッチングによりＰＳＧ及びシリ
コン窒化膜にボンディングパッド用のパターンを形成
し、ウェハとして完成する。
【００１８】
【発明が解決しようとする課題】ところで、上記構成の
フラッシュメモリは、図１２（ａ），（ｂ）に示すよう
に、セル領域と周辺領域とを分離するシリコン酸化膜３
４ａがＮウェル３２ａを囲むように形成される。このた
め、このフラッシュメモリを上記したような製造工程に
より形成すると以下のような問題を生ずる。すなわち、
図１３（ａ）に示す工程後、図１５（ｂ）に示すよう
に、セルトランジスタ３７，ＭＯＳＦＥＴ４４の各ゲー
ト電極３９，４７を形成し、セルトランジスタ３７のソ
ース・ドレイン領域３８ａ，３８ｂを形成するまで数回
のフォトリソグラフィ工程を要する。半導体記憶装置の
製造において工程数を削減することは、製造プロセスの
効率を上げるため重要である。このため、１つでも多く
の工程を減らすことが要求される。
フラッシュメモリは、図１２（ａ），（ｂ）に示すよう
に、セル領域と周辺領域とを分離するシリコン酸化膜３
４ａがＮウェル３２ａを囲むように形成される。このた
め、このフラッシュメモリを上記したような製造工程に
より形成すると以下のような問題を生ずる。すなわち、
図１３（ａ）に示す工程後、図１５（ｂ）に示すよう
に、セルトランジスタ３７，ＭＯＳＦＥＴ４４の各ゲー
ト電極３９，４７を形成し、セルトランジスタ３７のソ
ース・ドレイン領域３８ａ，３８ｂを形成するまで数回
のフォトリソグラフィ工程を要する。半導体記憶装置の
製造において工程数を削減することは、製造プロセスの
効率を上げるため重要である。このため、１つでも多く
の工程を減らすことが要求される。
【００１９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、半導体記憶
装置の製造工程を削減し、製造プロセスの効率を向上可
能な半導体記憶装置及びその製造方法を提供しようとす
るものである。
れたものであり、その目的とするところは、半導体記憶
装置の製造工程を削減し、製造プロセスの効率を向上可
能な半導体記憶装置及びその製造方法を提供しようとす
るものである。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、第１導電型の半導体基板
表面内に選択的に形成された第２導電型の第１のウェル
と、前記第１のウェルの表面内に選択的に形成された第
１導電型の第２のウェルと、前記第２のウェルの平面内
でメモリセル領域を囲むように形成され、前記メモリセ
ル領域とその周囲の周辺領域とを素子分離する素子分離
絶縁膜と、前記メモリセル領域内に配設されたセルトラ
ンジスタと、前記周辺領域側に位置する前記第１のウェ
ルの表面内に形成され、前記第１のウェルに電位を与え
るための第２導電型の第１のコンタクト層と、前記周辺
領域側に位置する前記第２のウェルの表面内に形成さ
れ、前記第２のウェルに電位を与えるための第１導電型
の第２のコンタクト層と、を具備することを特徴とす
る。
は、上記課題を解決するため、第１導電型の半導体基板
表面内に選択的に形成された第２導電型の第１のウェル
と、前記第１のウェルの表面内に選択的に形成された第
１導電型の第２のウェルと、前記第２のウェルの平面内
でメモリセル領域を囲むように形成され、前記メモリセ
ル領域とその周囲の周辺領域とを素子分離する素子分離
絶縁膜と、前記メモリセル領域内に配設されたセルトラ
ンジスタと、前記周辺領域側に位置する前記第１のウェ
ルの表面内に形成され、前記第１のウェルに電位を与え
るための第２導電型の第１のコンタクト層と、前記周辺
領域側に位置する前記第２のウェルの表面内に形成さ
れ、前記第２のウェルに電位を与えるための第１導電型
の第２のコンタクト層と、を具備することを特徴とす
る。
【００２１】また、本発明の別の観点によれば、第１導
電型の半導体基板表面内に第２導電型の第１のウェルを
形成する工程と、前記第１のウェルの表面内に第１導電
型の第２のウェルを形成する工程と、前記第２のウェル
の平面内でセルトランジスタが形成されるメモリセル領
域を囲むように、前記メモリセル領域とその周囲の周辺
トランジスタが形成される周辺領域とを素子分離する素
子分離絶縁膜を形成する工程と、前記メモリセル領域内
で前記第２のウェルの表面上に第１のゲート絶縁膜、第
１の導電膜、第１の絶縁膜を順次形成する工程と、前記
周辺領域内であって前記第１のウェルの外部に第２のゲ
ート絶縁膜を形成する工程と、前記メモリセル領域内の
前記第１の絶縁膜上から前記周辺領域内の前記第２のゲ
ート絶縁膜上に亘って第２の導電膜を形成する工程と、
前記第２の導電膜上に、前記セルトランジスタのゲート
パターンを有するとともに少なくとも前記周辺領域を覆
うマスク層を形成する工程と、前記メモリセル領域に形
成された前記第２の導電膜、前記第１の絶縁膜、及び前
記第１の導電膜を前記マスク層をマスクとしてエッチン
グすることにより、前記セルトランジスタのゲート構造
を形成する工程と、前記マスク層をマスクとして前記半
導体基板表面に不純物を注入し、前記セルトランジスタ
のソース・ドレイン領域を形成する工程と、前記周辺ト
ランジスタのゲート構造及びソース・ドレイン領域を形
成する工程と、前記周辺領域側に位置する前記第１のウ
ェル表面内に第２導電型の不純物を注入し、前記第１の
ウェルに電位を与えるための第２導電型の第１のコンタ
クト層を形成する工程と、前記周辺領域側に位置する前
記第２のウェル表面内に第１導電型の不純物を注入し、
前記第２のウェルに電位を与えるための第１導電型の第
２のコンタクト層を形成する工程と、を具備することを
特徴とする半導体記憶装置の製造方法を提供できる。
電型の半導体基板表面内に第２導電型の第１のウェルを
形成する工程と、前記第１のウェルの表面内に第１導電
型の第２のウェルを形成する工程と、前記第２のウェル
の平面内でセルトランジスタが形成されるメモリセル領
域を囲むように、前記メモリセル領域とその周囲の周辺
トランジスタが形成される周辺領域とを素子分離する素
子分離絶縁膜を形成する工程と、前記メモリセル領域内
で前記第２のウェルの表面上に第１のゲート絶縁膜、第
１の導電膜、第１の絶縁膜を順次形成する工程と、前記
周辺領域内であって前記第１のウェルの外部に第２のゲ
ート絶縁膜を形成する工程と、前記メモリセル領域内の
前記第１の絶縁膜上から前記周辺領域内の前記第２のゲ
ート絶縁膜上に亘って第２の導電膜を形成する工程と、
前記第２の導電膜上に、前記セルトランジスタのゲート
パターンを有するとともに少なくとも前記周辺領域を覆
うマスク層を形成する工程と、前記メモリセル領域に形
成された前記第２の導電膜、前記第１の絶縁膜、及び前
記第１の導電膜を前記マスク層をマスクとしてエッチン
グすることにより、前記セルトランジスタのゲート構造
を形成する工程と、前記マスク層をマスクとして前記半
導体基板表面に不純物を注入し、前記セルトランジスタ
のソース・ドレイン領域を形成する工程と、前記周辺ト
ランジスタのゲート構造及びソース・ドレイン領域を形
成する工程と、前記周辺領域側に位置する前記第１のウ
ェル表面内に第２導電型の不純物を注入し、前記第１の
ウェルに電位を与えるための第２導電型の第１のコンタ
クト層を形成する工程と、前記周辺領域側に位置する前
記第２のウェル表面内に第１導電型の不純物を注入し、
前記第２のウェルに電位を与えるための第１導電型の第
２のコンタクト層を形成する工程と、を具備することを
特徴とする半導体記憶装置の製造方法を提供できる。
【００２２】
【発明の実施の形態】本発明者等は、本発明の開発の過
程において、図１３（ａ）〜図１６（ｂ）を参照して述
べたようなフラッシュメモリの製造工程を削減可能なフ
ラッシュメモリ及びその製造方法について研究した。そ
の結果、本発明者等は、以下に述べるような知見を得
た。
程において、図１３（ａ）〜図１６（ｂ）を参照して述
べたようなフラッシュメモリの製造工程を削減可能なフ
ラッシュメモリ及びその製造方法について研究した。そ
の結果、本発明者等は、以下に述べるような知見を得
た。
【００２３】すなわち、図１４（ａ）に示す工程で、フ
ォトリソグラフィ工程によりゲート電極３９のゲートパ
ターンを形成後、フォトレジスト５４を次の工程で除去
する前にフォトレジスト５４をマスクとして半導体基板
３１表面にＮ型不純物をイオン注入する。このイオン注
入により、図１２（ｂ）に示すソース・ドレイン領域３
８ａ，３８ｂ、Ｎ型不純物拡散層３５を形成する。こう
することによって、図１５（ｂ）に示す工程、すなわち
フォトレジスト５６を形成し、フォトリソグラフィ工程
によりソース・ドレイン領域３８ａ，３８ｂが形成され
る領域をフォトレジストに転写する工程を削減できる。
ォトリソグラフィ工程によりゲート電極３９のゲートパ
ターンを形成後、フォトレジスト５４を次の工程で除去
する前にフォトレジスト５４をマスクとして半導体基板
３１表面にＮ型不純物をイオン注入する。このイオン注
入により、図１２（ｂ）に示すソース・ドレイン領域３
８ａ，３８ｂ、Ｎ型不純物拡散層３５を形成する。こう
することによって、図１５（ｂ）に示す工程、すなわち
フォトレジスト５６を形成し、フォトリソグラフィ工程
によりソース・ドレイン領域３８ａ，３８ｂが形成され
る領域をフォトレジストに転写する工程を削減できる。
【００２４】しかしながら上記方法によると、Ｎ型の不
純物を注入する際、図１２（ｂ）に示すＰ型不純物拡散
層３６が形成される領域にもＮ型不純物が注入されてし
まう。このため、図１６（ａ）に示す工程で、このＰ型
不純物拡散層３６が形成される領域にＰ型不純物を注入
しても、Ｐ型不純物濃度を十分に得られない。したがっ
て、後工程で、このＰ型不純物拡散層３６でコンタクト
を取れない場合がある。このような不具合は、図１２
（ｂ）に示すＰ型不純物拡散層３６の不純物濃度がソー
ス・ドレイン領域３８ａ，３８ｂの不純物濃度の８倍以
下の場合、特に顕著である。
純物を注入する際、図１２（ｂ）に示すＰ型不純物拡散
層３６が形成される領域にもＮ型不純物が注入されてし
まう。このため、図１６（ａ）に示す工程で、このＰ型
不純物拡散層３６が形成される領域にＰ型不純物を注入
しても、Ｐ型不純物濃度を十分に得られない。したがっ
て、後工程で、このＰ型不純物拡散層３６でコンタクト
を取れない場合がある。このような不具合は、図１２
（ｂ）に示すＰ型不純物拡散層３６の不純物濃度がソー
ス・ドレイン領域３８ａ，３８ｂの不純物濃度の８倍以
下の場合、特に顕著である。
【００２５】以下に、このような知見に基づいて構成さ
れた本発明の実施の形態について図面を参照して説明す
る。なお、以下の説明において、略同一の機能及び構成
を有する構成要素については、同一符号を付し、重複説
明は必要な場合にのみ行う。
れた本発明の実施の形態について図面を参照して説明す
る。なお、以下の説明において、略同一の機能及び構成
を有する構成要素については、同一符号を付し、重複説
明は必要な場合にのみ行う。
【００２６】図１（ａ）は、実施形態に係るフラッシュ
ＥＥＰＲＯＭを上から見た平面図である。図１（ａ）に
示すように、このフラッシュメモリは、メモリセルのセ
ルトランジスタ（図示せぬ）が形成されるセル領域（メ
モリセル領域）と周辺回路を構成する例えばＭＯＳＦＥ
Ｔ（図示せぬ）等の周辺トランジスタが形成される周辺
領域とを有する。半導体基板１内に略四角形状のＮウェ
ル２が形成され、このＮウェル２内に略四角形状のＰウ
ェル３が形成される。Ｐウェル３の平面内に略四角形状
のシリコン酸化膜４ａが形成される。このシリコン酸化
膜４ａにより囲まれた領域はセル領域とされ、周辺領域
と素子分離される。
ＥＥＰＲＯＭを上から見た平面図である。図１（ａ）に
示すように、このフラッシュメモリは、メモリセルのセ
ルトランジスタ（図示せぬ）が形成されるセル領域（メ
モリセル領域）と周辺回路を構成する例えばＭＯＳＦＥ
Ｔ（図示せぬ）等の周辺トランジスタが形成される周辺
領域とを有する。半導体基板１内に略四角形状のＮウェ
ル２が形成され、このＮウェル２内に略四角形状のＰウ
ェル３が形成される。Ｐウェル３の平面内に略四角形状
のシリコン酸化膜４ａが形成される。このシリコン酸化
膜４ａにより囲まれた領域はセル領域とされ、周辺領域
と素子分離される。
【００２７】図１（ｂ）は図１（ａ）に示すフラッシュ
メモリのＩＢ−ＩＢ線に沿った断面図である。図１
（ｂ）に示すように、Ｐ型の例えばシリコンによる半導
体基板１の表面内にＮウェル２ａ，２ｂが相互に所定間
隔離間して形成され、Ｎウェル２ａ表面内にＰウェル３
が形成される。半導体基板１の表面上において、Ｎウェ
ル２ａ，２ｂの各端部、及びＮウェル２ａとＰウェル３
との境界に素子分離絶縁膜としてのシリコン酸化膜４が
形成される。このシリコン酸化膜４により素子領域が分
離される。また、半導体基板１表面上のＰウェル３内
に、セル領域と周辺領域の境界部を形成する絶縁膜とし
てのシリコン酸化膜４ａが形成される。セル領域と周辺
領域とを分離するシリコン酸化膜４ａは、上部一部分に
略凹状の溝を有する。また、シリコン酸化膜４ａは、上
記したようにセル領域と周辺領域との相互間に、他のシ
リコン酸化膜４より広い幅を有し、さらに所定の大きさ
をもって形成される。その理由は、後述するようにセル
領域と周辺領域とにおいてゲート構造が相互に相違する
ため、このシリコン酸化膜４ａを境としてセル領域と周
辺領域との各リソグラフィ工程のパターンが相違し、こ
の際のフォトレジストの加工精度、位置合わせ精度等を
考慮する必要があるためである。
メモリのＩＢ−ＩＢ線に沿った断面図である。図１
（ｂ）に示すように、Ｐ型の例えばシリコンによる半導
体基板１の表面内にＮウェル２ａ，２ｂが相互に所定間
隔離間して形成され、Ｎウェル２ａ表面内にＰウェル３
が形成される。半導体基板１の表面上において、Ｎウェ
ル２ａ，２ｂの各端部、及びＮウェル２ａとＰウェル３
との境界に素子分離絶縁膜としてのシリコン酸化膜４が
形成される。このシリコン酸化膜４により素子領域が分
離される。また、半導体基板１表面上のＰウェル３内
に、セル領域と周辺領域の境界部を形成する絶縁膜とし
てのシリコン酸化膜４ａが形成される。セル領域と周辺
領域とを分離するシリコン酸化膜４ａは、上部一部分に
略凹状の溝を有する。また、シリコン酸化膜４ａは、上
記したようにセル領域と周辺領域との相互間に、他のシ
リコン酸化膜４より広い幅を有し、さらに所定の大きさ
をもって形成される。その理由は、後述するようにセル
領域と周辺領域とにおいてゲート構造が相互に相違する
ため、このシリコン酸化膜４ａを境としてセル領域と周
辺領域との各リソグラフィ工程のパターンが相違し、こ
の際のフォトレジストの加工精度、位置合わせ精度等を
考慮する必要があるためである。
【００２８】上記周辺領域のＮウェル２ａ内に、Ｎ型不
純物拡散層（Ｎウェルコンタクト層）５が形成される。
Ｎウェル２ａとＰウェル３との境界のシリコン酸化膜４
とシリコン酸化膜４ａとの相互間に、不純物濃度が例え
ば２×１０１５ｃｍ−３のＰ型不純物拡散層６（Ｐウェ
ルコンタクト層）が形成される。また、半導体基板１表
面上のシリコン酸化膜４ａに隣接した部分にメモリセル
のセルトランジスタ７が形成される。このセルトランジ
スタ７は、ソース・ドレイン領域８ａ，８ｂ及び、ゲー
ト電極９により構成される。ソース・ドレイン領域８
ａ，８ｂは、半導体基板１表面内に、相互に所定間隔離
間して形成され、不純物濃度が例えば５×１０１４ｃｍ
−３である。ゲート電極９は、ソース・ドレイン領域８
ａ，８ｂ相互間の半導体基板１上のゲート絶縁膜１０上
に順次形成された浮遊ゲート電極１１、ゲート電極間絶
縁膜１２、制御ゲート電極１３により構成される。
純物拡散層（Ｎウェルコンタクト層）５が形成される。
Ｎウェル２ａとＰウェル３との境界のシリコン酸化膜４
とシリコン酸化膜４ａとの相互間に、不純物濃度が例え
ば２×１０１５ｃｍ−３のＰ型不純物拡散層６（Ｐウェ
ルコンタクト層）が形成される。また、半導体基板１表
面上のシリコン酸化膜４ａに隣接した部分にメモリセル
のセルトランジスタ７が形成される。このセルトランジ
スタ７は、ソース・ドレイン領域８ａ，８ｂ及び、ゲー
ト電極９により構成される。ソース・ドレイン領域８
ａ，８ｂは、半導体基板１表面内に、相互に所定間隔離
間して形成され、不純物濃度が例えば５×１０１４ｃｍ
−３である。ゲート電極９は、ソース・ドレイン領域８
ａ，８ｂ相互間の半導体基板１上のゲート絶縁膜１０上
に順次形成された浮遊ゲート電極１１、ゲート電極間絶
縁膜１２、制御ゲート電極１３により構成される。
【００２９】上記Ｎウェル２ｂ内の半導体基板１表面上
に、周辺回路を構成する例えばＮ型のＭＯＳＦＥＴ１４
が形成される。このＭＯＳＦＥＴ１４は、半導体基板１
表面内に相互に所定間隔離間して形成されたソース・ド
レイン領域１５ａ，１５ｂ、及びソース・ドレイン領域
１５ａ，１５ｂ相互間の半導体基板１上にゲート絶縁膜
１６を介して形成されたゲート電極１７により構成され
る。
に、周辺回路を構成する例えばＮ型のＭＯＳＦＥＴ１４
が形成される。このＭＯＳＦＥＴ１４は、半導体基板１
表面内に相互に所定間隔離間して形成されたソース・ド
レイン領域１５ａ，１５ｂ、及びソース・ドレイン領域
１５ａ，１５ｂ相互間の半導体基板１上にゲート絶縁膜
１６を介して形成されたゲート電極１７により構成され
る。
【００３０】図２（ａ）乃至図１０（ｂ）は、上記構成
のフラッシュメモリの製造工程を順に示す図である。以
下、上記フラッシュメモリの製造方法を図２（ａ）乃至
図１０（ｂ）を参照して説明する。
のフラッシュメモリの製造工程を順に示す図である。以
下、上記フラッシュメモリの製造方法を図２（ａ）乃至
図１０（ｂ）を参照して説明する。
【００３１】図２（ａ）に示すように、半導体基板１表
面内に例えばリンを注入した後、高温アニール処理を用
いてリンを拡散（ドライブイン）させることにより、相
互に所定間隔離間するＮウェル２ａ，２ｂを選択的に形
成する。次に、Ｎウェル２ａに、例えばボロンを注入し
た後、高温アニール処理を用いてボロンを拡散すること
により、Ｎウェル２ａ表面内にＰウェル３を選択的に形
成する。
面内に例えばリンを注入した後、高温アニール処理を用
いてリンを拡散（ドライブイン）させることにより、相
互に所定間隔離間するＮウェル２ａ，２ｂを選択的に形
成する。次に、Ｎウェル２ａに、例えばボロンを注入し
た後、高温アニール処理を用いてボロンを拡散すること
により、Ｎウェル２ａ表面内にＰウェル３を選択的に形
成する。
【００３２】次に、図２（ｂ）に示すように、半導体基
板１上の全面に、例えば熱酸化によりシリコン酸化膜２
０を形成する。続いて、このシリコン酸化膜２０上に、
例えばＣＶＤ法によりシリコン窒化膜２１を形成する。
板１上の全面に、例えば熱酸化によりシリコン酸化膜２
０を形成する。続いて、このシリコン酸化膜２０上に、
例えばＣＶＤ法によりシリコン窒化膜２１を形成する。
【００３３】次に、図３（ａ）に示すように、上記シリ
コン窒化膜２１上に図示せぬフォトレジストを形成す
る。このフォトレジストに、フォトリソグラフィ工程に
より、上記Ｐウェル３の一部、及び上記Ｐウェル３の端
部、及びＮウェル２ａ，２ｂの端部に開口部を有するパ
ターンを転写する。続いて、このフォトレジストをマス
クとして、例えばＲＩＥ法等の異方性エッチングを用い
て上記シリコン窒化膜２１及びシリコン酸化膜２０の一
部を除去する。こうすることにより、上記開口部に対応
して半導体基板１の表面を露出させる。次に、フォトレ
ジストを除去する。
コン窒化膜２１上に図示せぬフォトレジストを形成す
る。このフォトレジストに、フォトリソグラフィ工程に
より、上記Ｐウェル３の一部、及び上記Ｐウェル３の端
部、及びＮウェル２ａ，２ｂの端部に開口部を有するパ
ターンを転写する。続いて、このフォトレジストをマス
クとして、例えばＲＩＥ法等の異方性エッチングを用い
て上記シリコン窒化膜２１及びシリコン酸化膜２０の一
部を除去する。こうすることにより、上記開口部に対応
して半導体基板１の表面を露出させる。次に、フォトレ
ジストを除去する。
【００３４】次に、図３（ｂ）に示すように、例えば１
０００℃程度の水分を含んだ雰囲気中で半導体装置を酸
化することにより、露出した半導体基板１表面上に、厚
さが約１μｍ程度のシリコン酸化膜４，４ａを形成す
る。
０００℃程度の水分を含んだ雰囲気中で半導体装置を酸
化することにより、露出した半導体基板１表面上に、厚
さが約１μｍ程度のシリコン酸化膜４，４ａを形成す
る。
【００３５】次に、図４（ａ）に示すように、例えば１
８０℃に加熱した熱リン酸溶液を用いたウェットエッチ
ングにより上記シリコン窒化膜２１を除去する。続い
て、例えばＮＨ４Ｆ等を用いたウェットエッチングによ
り上記シリコン酸化膜２０を除去する。こうすることに
より、シリコン酸化膜４，４ａが形成されていない領域
の半導体基板１表面が露出される。次に、半導体装置上
の全面に図示せぬシリコン酸化膜を形成し、上記セルト
ランジスタ７及びＭＯＳＦＥＴ１４の閾値が所望の値に
なるように、これらセルトランジスタ７及びＭＯＳＦＥ
Ｔ１４が形成される領域に不純物を導入する。次に、シ
リコン酸化膜を除去した後、露出した半導体基板１表面
に、例えば熱酸化によりゲート絶縁膜材１０ａを形成す
る。このゲート絶縁膜材１０ａを用いて、後工程でメモ
リセルのセルトランジスタ７のゲート絶縁膜１０を形成
する。
８０℃に加熱した熱リン酸溶液を用いたウェットエッチ
ングにより上記シリコン窒化膜２１を除去する。続い
て、例えばＮＨ４Ｆ等を用いたウェットエッチングによ
り上記シリコン酸化膜２０を除去する。こうすることに
より、シリコン酸化膜４，４ａが形成されていない領域
の半導体基板１表面が露出される。次に、半導体装置上
の全面に図示せぬシリコン酸化膜を形成し、上記セルト
ランジスタ７及びＭＯＳＦＥＴ１４の閾値が所望の値に
なるように、これらセルトランジスタ７及びＭＯＳＦＥ
Ｔ１４が形成される領域に不純物を導入する。次に、シ
リコン酸化膜を除去した後、露出した半導体基板１表面
に、例えば熱酸化によりゲート絶縁膜材１０ａを形成す
る。このゲート絶縁膜材１０ａを用いて、後工程でメモ
リセルのセルトランジスタ７のゲート絶縁膜１０を形成
する。
【００３６】次に、図４（ｂ）に示すように、半導体装
置上の全面に、例えばＣＶＤ法を用いて例えば不純物と
してリンが導入されたポリシリコンによる第１のゲート
電極材１１ａを形成する。この第１のゲート電極材１１
ａを用いて、後工程でメモリセルトランジスタの浮遊ゲ
ート電極１１を形成する。
置上の全面に、例えばＣＶＤ法を用いて例えば不純物と
してリンが導入されたポリシリコンによる第１のゲート
電極材１１ａを形成する。この第１のゲート電極材１１
ａを用いて、後工程でメモリセルトランジスタの浮遊ゲ
ート電極１１を形成する。
【００３７】次に、図５（ａ）に示すように、半導体装
置上の全面に図示せぬフォトレジストを堆積し、このフ
ォトレジストにフォトリソグラフィ工程を用いて、上記
シリコン酸化膜４ａの略中央部に溝を持つ形状のパター
ンを転写する。続いて、このフォトレジストをマスクと
して、上記第１のゲート電極材１１ａ及びシリコン酸化
膜４ａに例えばＲＩＥ法等の異方性エッチングを施す。
こうすることにより、上記パターンの溝に対応して、第
１のゲート電極材１１ａの一部がエッチングにより除去
されるとともに、シリコン酸化膜４ａの上部一部分が略
凹状にエッチングされ、スリット２２が形成される。続
いて、フォトレジストを除去する。
置上の全面に図示せぬフォトレジストを堆積し、このフ
ォトレジストにフォトリソグラフィ工程を用いて、上記
シリコン酸化膜４ａの略中央部に溝を持つ形状のパター
ンを転写する。続いて、このフォトレジストをマスクと
して、上記第１のゲート電極材１１ａ及びシリコン酸化
膜４ａに例えばＲＩＥ法等の異方性エッチングを施す。
こうすることにより、上記パターンの溝に対応して、第
１のゲート電極材１１ａの一部がエッチングにより除去
されるとともに、シリコン酸化膜４ａの上部一部分が略
凹状にエッチングされ、スリット２２が形成される。続
いて、フォトレジストを除去する。
【００３８】次に、図５（ｂ）に示すように、半導体装
置上の全面に、例えばＣＶＤ法を用いて例えばシリコン
酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造か
らなるゲート電極間絶縁膜材１２ａを堆積する。このゲ
ート電極間絶縁膜材１２ａを用いて、後工程でメモリセ
ルのセルトランジスタ７のゲート電極間絶縁膜１２を形
成する。
置上の全面に、例えばＣＶＤ法を用いて例えばシリコン
酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造か
らなるゲート電極間絶縁膜材１２ａを堆積する。このゲ
ート電極間絶縁膜材１２ａを用いて、後工程でメモリセ
ルのセルトランジスタ７のゲート電極間絶縁膜１２を形
成する。
【００３９】次に、図６（ａ）に示すように、半導体装
置上の全面にフォトレジスト２３を堆積し、フォトリソ
グラフィ工程を用いて、セル領域から上記スリット２２
の略中央部までフォトレジスト２３が残存するようなパ
ターンをフォトレジスト２３に転写する。
置上の全面にフォトレジスト２３を堆積し、フォトリソ
グラフィ工程を用いて、セル領域から上記スリット２２
の略中央部までフォトレジスト２３が残存するようなパ
ターンをフォトレジスト２３に転写する。
【００４０】次に、図６（ｂ）に示すように、上記フォ
トレジスト２３をマスクとして、上記ゲート電極間絶縁
膜材１２ａの一部を例えばＲＩＥ法等の異方性エッチン
グを用いて除去する。続いて、同様に、上記フォトレジ
スト２３をマスクとして上記第１のゲート電極材１１ａ
の一部をＣＤＥ法により除去し、上記ゲート絶縁膜１０
ａの一部を例えばＮＨ４Ｆ等のウェットエッチングによ
り除去する。
トレジスト２３をマスクとして、上記ゲート電極間絶縁
膜材１２ａの一部を例えばＲＩＥ法等の異方性エッチン
グを用いて除去する。続いて、同様に、上記フォトレジ
スト２３をマスクとして上記第１のゲート電極材１１ａ
の一部をＣＤＥ法により除去し、上記ゲート絶縁膜１０
ａの一部を例えばＮＨ４Ｆ等のウェットエッチングによ
り除去する。
【００４１】次に、図７（ａ）に示すように、上記フォ
トレジスト２３を除去した後、周辺領域の半導体基板１
上にゲート絶縁膜材１６ａを形成する。このゲート絶縁
膜材１６ａを用いて、後工程によりＭＯＳＦＥＴ１４の
ゲート絶縁膜１６を形成する。続いて、半導体装置上の
全面に、例えばＣＶＤ法を用いて第２のゲート電極材１
３ａを堆積する。この第２のゲート電極材１３ａを用い
て、後工程によりセルトランジスタ７の制御ゲート電極
１３を形成し、ＭＯＳＦＥＴ１４のゲート電極１７を構
成する。
トレジスト２３を除去した後、周辺領域の半導体基板１
上にゲート絶縁膜材１６ａを形成する。このゲート絶縁
膜材１６ａを用いて、後工程によりＭＯＳＦＥＴ１４の
ゲート絶縁膜１６を形成する。続いて、半導体装置上の
全面に、例えばＣＶＤ法を用いて第２のゲート電極材１
３ａを堆積する。この第２のゲート電極材１３ａを用い
て、後工程によりセルトランジスタ７の制御ゲート電極
１３を形成し、ＭＯＳＦＥＴ１４のゲート電極１７を構
成する。
【００４２】次に、図７（ｂ）に示すように、半導体装
置全面上にフォトレジスト２４を堆積する。続いて、フ
ォトリソグラフィ工程を用いて、セル領域においてシリ
コン酸化膜４ａから所定間隔離間した位置にゲート電極
が形成されるようなゲートパターン、及び周辺領域から
上記シリコン酸化膜４ａ上の周辺領域側略４分の１まで
フォトレジストが残存するようなパターンをフォトレジ
スト２４に転写する。
置全面上にフォトレジスト２４を堆積する。続いて、フ
ォトリソグラフィ工程を用いて、セル領域においてシリ
コン酸化膜４ａから所定間隔離間した位置にゲート電極
が形成されるようなゲートパターン、及び周辺領域から
上記シリコン酸化膜４ａ上の周辺領域側略４分の１まで
フォトレジストが残存するようなパターンをフォトレジ
スト２４に転写する。
【００４３】次に、図８（ａ）に示すように、このフォ
トレジスト２４をマスクとして、上記第２のゲート電極
材１３ａ、ゲート電極間絶縁膜材１２ａ、第１のゲート
電極材１１ａをエッチングする。こうすることにより、
セルトランジスタ７のゲート電極９を形成する。
トレジスト２４をマスクとして、上記第２のゲート電極
材１３ａ、ゲート電極間絶縁膜材１２ａ、第１のゲート
電極材１１ａをエッチングする。こうすることにより、
セルトランジスタ７のゲート電極９を形成する。
【００４４】次に、図８（ｂ）に示すように、上記フォ
トレジスト２４及びゲート電極９をマスクとして、半導
体基板１表面にイオン注入を行うことにより、イオンが
自己整合的に拡散し、ゲート電極９の近傍にソース・ド
レイン領域８ａ，８ｂが形成される。
トレジスト２４及びゲート電極９をマスクとして、半導
体基板１表面にイオン注入を行うことにより、イオンが
自己整合的に拡散し、ゲート電極９の近傍にソース・ド
レイン領域８ａ，８ｂが形成される。
【００４５】次に、図９（ａ）に示すように、フォトレ
ジスト２４を除去した後、半導体装置上の全面にフォト
レジスト２５を堆積する。続いて、フォトリソグラフィ
工程を用いて、ＭＯＳＦＥＴ１４のゲートパターン、及
びセル領域から上記シリコン酸化膜４ａのメモリセル側
略４分の１までフォトレジストが残存するようなパター
ンをフォトレジスト２５に転写する。
ジスト２４を除去した後、半導体装置上の全面にフォト
レジスト２５を堆積する。続いて、フォトリソグラフィ
工程を用いて、ＭＯＳＦＥＴ１４のゲートパターン、及
びセル領域から上記シリコン酸化膜４ａのメモリセル側
略４分の１までフォトレジストが残存するようなパター
ンをフォトレジスト２５に転写する。
【００４６】次に、図９（ｂ）に示すように、このフォ
トレジスト２５をマスクとして、例えばＲＩＥ法等の異
方性エッチングを用いて上記第２のゲート電極材１３ａ
をエッチングすることにより、ＭＯＳＦＥＴ１４のゲー
ト電極１７を形成する。
トレジスト２５をマスクとして、例えばＲＩＥ法等の異
方性エッチングを用いて上記第２のゲート電極材１３ａ
をエッチングすることにより、ＭＯＳＦＥＴ１４のゲー
ト電極１７を形成する。
【００４７】次に、図１０（ａ）に示すように、上記フ
ォトレジスト２５を除去した後、半導体装置上の全面に
フォトレジスト２６を堆積する。続いて、フォトリソグ
ラフィ工程を用いて、上記Ｎウェル２が開口するような
パターンをフォトレジスト２６に転写する。次に、この
フォトレジスト２６マスクとしてイオン注入することに
より、Ｎ型不純物拡散層５が形成される。また、このイ
オン注入により、同時に図示せぬＮ型ＭＯＳＦＥＴのソ
ース・ドレイン領域を形成する。
ォトレジスト２５を除去した後、半導体装置上の全面に
フォトレジスト２６を堆積する。続いて、フォトリソグ
ラフィ工程を用いて、上記Ｎウェル２が開口するような
パターンをフォトレジスト２６に転写する。次に、この
フォトレジスト２６マスクとしてイオン注入することに
より、Ｎ型不純物拡散層５が形成される。また、このイ
オン注入により、同時に図示せぬＮ型ＭＯＳＦＥＴのソ
ース・ドレイン領域を形成する。
【００４８】次に、図１０（ｂ）に示すように、フォト
レジスト２６を除去した後、半導体装置上の全面にフォ
トレジスト２７を堆積する。続いて、フォトリソグラフ
ィ工程を用いて、シリコン酸化膜４ａとこれに隣接する
シリコン酸化膜４との相互間、及びＭＯＳＦＥＴ１４が
形成される予定の領域が開口するようなパターンをフォ
トレジスト２７に転写する。次に、このフォトレジスト
２７をマスクとしてイオン注入することにより、Ｐウェ
ル３の表面にＰ型不純物拡散層６が形成されるととも
に、Ｐ型のＭＯＳＦＥＴ１４のソース・ドレイン領域１
５ａ，１５ｂが形成される。
レジスト２６を除去した後、半導体装置上の全面にフォ
トレジスト２７を堆積する。続いて、フォトリソグラフ
ィ工程を用いて、シリコン酸化膜４ａとこれに隣接する
シリコン酸化膜４との相互間、及びＭＯＳＦＥＴ１４が
形成される予定の領域が開口するようなパターンをフォ
トレジスト２７に転写する。次に、このフォトレジスト
２７をマスクとしてイオン注入することにより、Ｐウェ
ル３の表面にＰ型不純物拡散層６が形成されるととも
に、Ｐ型のＭＯＳＦＥＴ１４のソース・ドレイン領域１
５ａ，１５ｂが形成される。
【００４９】次に、図１（ｂ）に示すように、フォトレ
ジスト２７を除去した後、半導体装置全面上に図示せぬ
ＢＰＳＧまたは、ＰＳＧ膜を被覆する。続いて、ＢＰＳ
ＧまたはＰＳＧ膜上に図示せぬフォトレジストを堆積
し、フォトリソグラフィ工程を用いて、フォトレジスト
に電極取り出し用のコンタクトホールのパターンを転写
する。次に、このフォトレジストをマスクとしてＰＳＧ
またはＢＰＳＧ膜を例えばＲＩＥ法によりエッチングす
ることにより、コンタクトホールを形成する。このコン
タクトホール形成時に、上記ソース・ドレイン領域８
ａ，８ｂ上に形成されたゲート絶縁膜材１０ａ、及びＮ
型不純物拡散層５上とＰ型不純物拡散層６上とソース・
ドレイン領域１５ａ，１５ｂ上とに形成されたゲート絶
縁膜材１６ａを除去する。次に、フォトレジストを除去
する。
ジスト２７を除去した後、半導体装置全面上に図示せぬ
ＢＰＳＧまたは、ＰＳＧ膜を被覆する。続いて、ＢＰＳ
ＧまたはＰＳＧ膜上に図示せぬフォトレジストを堆積
し、フォトリソグラフィ工程を用いて、フォトレジスト
に電極取り出し用のコンタクトホールのパターンを転写
する。次に、このフォトレジストをマスクとしてＰＳＧ
またはＢＰＳＧ膜を例えばＲＩＥ法によりエッチングす
ることにより、コンタクトホールを形成する。このコン
タクトホール形成時に、上記ソース・ドレイン領域８
ａ，８ｂ上に形成されたゲート絶縁膜材１０ａ、及びＮ
型不純物拡散層５上とＰ型不純物拡散層６上とソース・
ドレイン領域１５ａ，１５ｂ上とに形成されたゲート絶
縁膜材１６ａを除去する。次に、フォトレジストを除去
する。
【００５０】次に、半導体装置全面上に図示せぬＡｌ配
線膜を例えばスパッタリング法により堆積する。このと
き、上記コンタクトホールがＡｌ配線膜により埋め込ま
れる。続いて、Ａｌ配線膜上に図示せぬフォトレジスト
を堆積する。このフォトレジストにフォトリソグラフィ
工程を用いて、配線パターンを転写し、このフォトレジ
ストをマスクとしてＡｌ配線膜を例えばＲＩＥ法により
エッチングすることにより、配線パターンを形成する。
この後、フォトレジストを除去する。
線膜を例えばスパッタリング法により堆積する。このと
き、上記コンタクトホールがＡｌ配線膜により埋め込ま
れる。続いて、Ａｌ配線膜上に図示せぬフォトレジスト
を堆積する。このフォトレジストにフォトリソグラフィ
工程を用いて、配線パターンを転写し、このフォトレジ
ストをマスクとしてＡｌ配線膜を例えばＲＩＥ法により
エッチングすることにより、配線パターンを形成する。
この後、フォトレジストを除去する。
【００５１】次に、半導体装置全面上に図示せぬＰＳＧ
を堆積した後、ＰＥ−ＣＶＤ法により図示せぬシリコン
窒化膜を堆積する。続いて、シリコン窒化膜上に図示せ
ぬフォトレジストを堆積し、フォトリソグラフィ工程を
用いて、フォトレジストにボンディングパッド用の開口
部を有するパターンを転写する。このフォトレジストを
マスクとして、上記ＰＳＧ及びシリコン窒化膜を例えば
ＲＩＥ法によりエッチングした後、フォトレジストを除
去し、ウェハとして完成する。
を堆積した後、ＰＥ−ＣＶＤ法により図示せぬシリコン
窒化膜を堆積する。続いて、シリコン窒化膜上に図示せ
ぬフォトレジストを堆積し、フォトリソグラフィ工程を
用いて、フォトレジストにボンディングパッド用の開口
部を有するパターンを転写する。このフォトレジストを
マスクとして、上記ＰＳＧ及びシリコン窒化膜を例えば
ＲＩＥ法によりエッチングした後、フォトレジストを除
去し、ウェハとして完成する。
【００５２】上記実施形態によれば、セル領域と周辺領
域を分離するシリコン酸化膜４ａをＰウェル３の内部に
形成する。このため、図８（ａ）に示す工程で、周辺領
域からシリコン酸化膜４ａまでをフォトレジスト２４で
覆い、セル領域でフォトレジスト２４をマスクとしてセ
ルトランジスタ７のゲート電極９をエッチングにより形
成した後、このフォトレジスト２４をこのままマスクと
してイオン注入し、ソース・ドレイン領域８ａ，８ｂを
形成できる。このとき、Ｐ型不純物拡散層６が形成され
る予定の領域はフォトレジスト２４により覆われている
ため、この領域にＮ型不純物が注入されない。したがっ
て、従来例に比べ、セルトランジスタのゲート電極９を
形成後、セルトランジスタのソース・ドレイン領域８
ａ，８ｂを形成するために行うフォトリソグラフィ工程
を削減できるとともに、所望の不純物濃度を有するＰ型
不純物拡散層６を得られる。
域を分離するシリコン酸化膜４ａをＰウェル３の内部に
形成する。このため、図８（ａ）に示す工程で、周辺領
域からシリコン酸化膜４ａまでをフォトレジスト２４で
覆い、セル領域でフォトレジスト２４をマスクとしてセ
ルトランジスタ７のゲート電極９をエッチングにより形
成した後、このフォトレジスト２４をこのままマスクと
してイオン注入し、ソース・ドレイン領域８ａ，８ｂを
形成できる。このとき、Ｐ型不純物拡散層６が形成され
る予定の領域はフォトレジスト２４により覆われている
ため、この領域にＮ型不純物が注入されない。したがっ
て、従来例に比べ、セルトランジスタのゲート電極９を
形成後、セルトランジスタのソース・ドレイン領域８
ａ，８ｂを形成するために行うフォトリソグラフィ工程
を削減できるとともに、所望の不純物濃度を有するＰ型
不純物拡散層６を得られる。
【００５３】また、Ｐ型不純物拡散層６の不純物濃度が
ソース・ドレイン領域８ａ，８ｂの不純物濃度の８倍以
下の半導体記憶装置に本発明を適用した場合、上記効果
は特に顕著となる。
ソース・ドレイン領域８ａ，８ｂの不純物濃度の８倍以
下の半導体記憶装置に本発明を適用した場合、上記効果
は特に顕著となる。
【００５４】図１１（ａ）は、本実施形態に係る半導体
装置のＮウェル２ａ、Ｐウェル３、シリコン酸化膜４ａ
を、半導体基板１上に複数形成した際の平面図である。
図１１（ｂ）は、従来の半導体装置の複数のＮウェル３
２ａ及びＰウェル３３、シリコン酸化膜３４ｂを半導体
基板３１上に形成した際の平面図である。
装置のＮウェル２ａ、Ｐウェル３、シリコン酸化膜４ａ
を、半導体基板１上に複数形成した際の平面図である。
図１１（ｂ）は、従来の半導体装置の複数のＮウェル３
２ａ及びＰウェル３３、シリコン酸化膜３４ｂを半導体
基板３１上に形成した際の平面図である。
【００５５】図１１（ａ）に示すように、本実施形態を
適用することにより、所定の大きさを要するシリコン酸
化膜４ａを形成する総面積が図１１（ｂ）に示す従来例
に比べて原則大きくなる。しかし、例えばセル領域と周
辺領域とが同一の基板上に形成された混載素子に本発明
を適用する場合、本実施形態の効果は特に顕著となる。
すなわち、混載素子において通常、セル領域は周辺領域
に比べサイズが小さいため、セル領域のみ形成された記
憶素子に対しシリコン酸化膜４ａの占有面積が増大する
影響はほとんどないからである。
適用することにより、所定の大きさを要するシリコン酸
化膜４ａを形成する総面積が図１１（ｂ）に示す従来例
に比べて原則大きくなる。しかし、例えばセル領域と周
辺領域とが同一の基板上に形成された混載素子に本発明
を適用する場合、本実施形態の効果は特に顕著となる。
すなわち、混載素子において通常、セル領域は周辺領域
に比べサイズが小さいため、セル領域のみ形成された記
憶素子に対しシリコン酸化膜４ａの占有面積が増大する
影響はほとんどないからである。
【００５６】尚、上記実施形態において、第２のゲート
電極材１３ａとして、ポリシリコン膜を使用した。しか
し、これに限らず、例えばタングステンシリサイド、ま
たはモリブデンシリサイドを使用したり、ＳＡＬＩＣＩ
ＤＥ（Self-Aligned Silicide process）技術を用いる
こともできる。
電極材１３ａとして、ポリシリコン膜を使用した。しか
し、これに限らず、例えばタングステンシリサイド、ま
たはモリブデンシリサイドを使用したり、ＳＡＬＩＣＩ
ＤＥ（Self-Aligned Silicide process）技術を用いる
こともできる。
【００５７】また、上記実施形態において、ＬＯＣＯＳ
（Local Oxidation of Silicon）技術を用いて素子分離
絶縁膜４，４ａを形成した。しかし、これに限らず、例
えばＳＴＩ（Shallow Trench Isolation）技術を用いて
形成することもできる。
（Local Oxidation of Silicon）技術を用いて素子分離
絶縁膜４，４ａを形成した。しかし、これに限らず、例
えばＳＴＩ（Shallow Trench Isolation）技術を用いて
形成することもできる。
【００５８】また、図８（ｂ）に示す工程においてセル
トランジスタ７のソース・ドレイン領域８ａ，８ｂを形
成する際、ポケットイオン注入と呼ばれるＰ型の不純物
イオンを注入することもできる。こうすることにより、
セルトランジスタ７のパンチスルーを防ぎ、書き込み特
性を改善することができる。
トランジスタ７のソース・ドレイン領域８ａ，８ｂを形
成する際、ポケットイオン注入と呼ばれるＰ型の不純物
イオンを注入することもできる。こうすることにより、
セルトランジスタ７のパンチスルーを防ぎ、書き込み特
性を改善することができる。
【００５９】また、上記実施形態において、セルトラン
ジスタ７としてＮ型のＭＯＳＦＥＴを使用した。しか
し、Ｐ型のＭＯＳＦＥＴを使用し、本発明を適用するこ
ともできる。
ジスタ７としてＮ型のＭＯＳＦＥＴを使用した。しか
し、Ｐ型のＭＯＳＦＥＴを使用し、本発明を適用するこ
ともできる。
【００６０】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
【００６１】
【発明の効果】以上、詳述したように本発明によれば、
製造工程を削減可能であるとともに、所望の濃度を有す
るＰ型不純物拡散層を得られる半導体記憶装置及びその
製造方法を提供できる。
製造工程を削減可能であるとともに、所望の濃度を有す
るＰ型不純物拡散層を得られる半導体記憶装置及びその
製造方法を提供できる。
【図１】本発明に係るフラッシュメモリを示す平面図及
び断面図。
び断面図。
【図２】図１に示すフラッシュメモリの製造工程を示す
断面図。
断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】本発明、従来例のフラッシュメモリの平面
図。
図。
【図１２】従来のフラッシュメモリを示す平面図及び断
面図。
面図。
【図１３】図１２に示すフラッシュメモリの製造工程を
示す断面図。
示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
１…半導体基板、
２ａ，２ｂ…Ｎウェル、
３…Ｐウェル、
４，４ａ…シリコン酸化膜、
５…Ｎ型不純物拡散層、
６…Ｐ型不純物拡散層、
７…セルトランジスタ、
１４…周辺トランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/08 ３２１Ｆ
29/788 ３２１Ｎ
29/792 ３２１Ｋ
Ｆターム(参考） 5F048 AA09 AB01 AB03 AC03 BB05
BB16 BB18 BE02 BE03 BE04
BF02 BF17 BG12 DA01
5F083 EP02 EP23 EP55 EP56 ER22
GA28 JA04 JA36 JA56 MA15
NA02 PR05 PR36 PR42 PR52
ZA05 ZA06 ZA07
5F101 BA29 BA36 BB05 BD14 BD36
BD37 BE07 BH09 BH21
Claims (7)
- 【請求項１】第１導電型の半導体基板表面内に選択的に
形成された第２導電型の第１のウェルと、 前記第１のウェルの表面内に選択的に形成された第１導
電型の第２のウェルと、 前記第２のウェルの平面内でメモリセル領域を囲むよう
に形成され、前記メモリセル領域とその周囲の周辺領域
とを素子分離する素子分離絶縁膜と、 前記メモリセル領域内に配設されたセルトランジスタ
と、 前記周辺領域側に位置する前記第１のウェルの表面内に
形成され、前記第１のウェルに電位を与えるための第２
導電型の第１のコンタクト層と、 前記周辺領域側に位置する前記第２のウェルの表面内に
形成され、前記第２のウェルに電位を与えるための第１
導電型の第２のコンタクト層と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】前記素子分離絶縁膜は、上部に略凹状の溝
を有することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】前記周辺領域内で前記第１のウェルの外部
に配設され、周辺回路を構成する周辺トランジスタをさ
らに具備することを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】前記第２のコンタクト層の不純物濃度は、
前記セルトランジスタのソース・ドレイン領域の不純物
濃度の８倍より低いことを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項５】第１導電型の半導体基板表面内に第２導電
型の第１のウェルを形成する工程と、 前記第１のウェルの表面内に第１導電型の第２のウェル
を形成する工程と、 前記第２のウェルの平面内でセルトランジスタが形成さ
れるメモリセル領域を囲むように、前記メモリセル領域
とその周囲の周辺トランジスタが形成される周辺領域と
を素子分離する素子分離絶縁膜を形成する工程と、 前記メモリセル領域内で前記第２のウェルの表面上に第
１のゲート絶縁膜、第１の導電膜、第１の絶縁膜を順次
形成する工程と、 前記周辺領域内であって前記第１のウェルの外部に第２
のゲート絶縁膜を形成する工程と、 前記メモリセル領域内の前記第１の絶縁膜上から前記周
辺領域内の前記第２のゲート絶縁膜上に亘って第２の導
電膜を形成する工程と、 前記第２の導電膜上に、前記セルトランジスタのゲート
パターンを有するとともに少なくとも前記周辺領域を覆
うマスク層を形成する工程と、 前記メモリセル領域に形成された前記第２の導電膜、前
記第１の絶縁膜、及び前記第１の導電膜を前記マスク層
をマスクとしてエッチングすることにより、前記セルト
ランジスタのゲート構造を形成する工程と、 前記マスク層をマスクとして前記半導体基板表面に不純
物を注入し、前記セルトランジスタのソース・ドレイン
領域を形成する工程と、 前記周辺トランジスタのゲート構造及びソース・ドレイ
ン領域を形成する工程と、 前記周辺領域側に位置する前記第１のウェル表面内に第
２導電型の不純物を注入し、前記第１のウェルに電位を
与えるための第２導電型の第１のコンタクト層を形成す
る工程と、 前記周辺領域側に位置する前記第２のウェル表面内に第
１導電型の不純物を注入し、前記第２のウェルに電位を
与えるための第１導電型の第２のコンタクト層を形成す
る工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項６】前記第１の導電膜を形成後、前記素子分離
絶縁膜の上部に略凹状の溝が形成されるまで、前記素子
分離絶縁膜上で前記第１の導電膜を上方からエッチング
する工程をさらに具備することを特徴とする請求項５記
載の半導体記憶装置の製造方法。 - 【請求項７】前記第２のコンタクト層の不純物濃度は、
前記セルトランジスタのソース・ドレイン領域の不純物
濃度の８倍より低く形成されることを特徴とする請求項
５記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220189A JP2003031770A (ja) | 2001-07-19 | 2001-07-19 | 半導体記憶装置及びその製造方法 |
| KR10-2002-0041908A KR100502376B1 (ko) | 2001-07-19 | 2002-07-18 | 반도체 기억 장치 및 그 제조 방법 |
| US10/197,586 US20030015751A1 (en) | 2001-07-19 | 2002-07-18 | Semiconductor memory device including memory cells and peripheral circuits and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220189A JP2003031770A (ja) | 2001-07-19 | 2001-07-19 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031770A true JP2003031770A (ja) | 2003-01-31 |
Family
ID=19054047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001220189A Abandoned JP2003031770A (ja) | 2001-07-19 | 2001-07-19 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030015751A1 (ja) |
| JP (1) | JP2003031770A (ja) |
| KR (1) | KR100502376B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1721663A1 (en) | 2004-02-05 | 2006-11-15 | Nippon Shokubai Co.,Ltd. | Particulate water absorbing agent and method for production thereof, and water absorbing article |
| JP2008060340A (ja) * | 2006-08-31 | 2008-03-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128708B1 (ko) | 2005-03-02 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| CN114284285B (zh) * | 2021-06-02 | 2024-04-16 | 青岛昇瑞光电科技有限公司 | 一种nor型半导体存储器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297301A (ja) * | 1994-04-26 | 1995-11-10 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
| JP3777000B2 (ja) * | 1996-12-20 | 2006-05-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| KR100275725B1 (ko) * | 1997-12-27 | 2000-12-15 | 윤종용 | 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법 |
-
2001
- 2001-07-19 JP JP2001220189A patent/JP2003031770A/ja not_active Abandoned
-
2002
- 2002-07-18 KR KR10-2002-0041908A patent/KR100502376B1/ko active IP Right Grant
- 2002-07-18 US US10/197,586 patent/US20030015751A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1721663A1 (en) | 2004-02-05 | 2006-11-15 | Nippon Shokubai Co.,Ltd. | Particulate water absorbing agent and method for production thereof, and water absorbing article |
| JP2008060340A (ja) * | 2006-08-31 | 2008-03-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8324678B2 (en) | 2006-08-31 | 2012-12-04 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030015751A1 (en) | 2003-01-23 |
| KR100502376B1 (ko) | 2005-07-20 |
| KR20030009189A (ko) | 2003-01-29 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050311 |
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| A762 | Written abandonment of application |
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