KR101128708B1

KR101128708B1 - 반도체 소자의 제조방법

Info

Publication number: KR101128708B1
Application number: KR1020050017295A
Authority: KR
Inventors: 홍대욱
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-03-02
Filing date: 2005-03-02
Publication date: 2012-03-26
Also published as: KR20060096631A

Abstract

본 발명은 고전압 소자의 웰을 형성하기 위해 실시하는 마스크 공정의 횟수를 감소시켜 반도체 소자의 제조공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 정렬 키가 형성될 제1 영역, 저전압 소자 또는 중전압 소자가 형성될 제2 영역 및 고전압 소자가 형성될 제3 영역으로 정의되는 반도체 기판을 제공하는 단계와, 상기 제1 내지 제3 영역의 상기 반도체 기판 상에 완충 산화막을 형성하는 단계와, 상기 완충 산화막 상에 절연막을 증착하는 단계와, 제1 마스크 공정을 실시하여 상기 제1 및 제3 영역의 상기 절연막의 일부가 노출되는 제1 마스크를 형성하는 단계와, 상기 제1 마스크를 이용한 제1 식각공정을 통해 노출된 상기 절연막을 식각하여 상기 제1 영역에 희생 정렬 키 홈을 형성하고, 상기 제3 영역의 상기 완충 산화막 일부를 노출시키는 단계와, 제1 선증착 공정을 실시하여 상기 제1 마스크를 통해 노출된 상기 산화막 하부의 상기 반도체 기판에 제1 도전형 불순물을 주입시키는 단계와, 상기 희생 정렬 키 홈을 기준으로 제2 마스크 공정을 실시하여 상기 제1 영역과 제1 도전형 불순물이 주입되지 않은 상기 제3 영역의 상기 절연막이 노출되는 제2 마스크를 형성하는 단계와, 상기 제2 마스크를 이용한 식각공정을 실시하여 상기 희생 정렬 키 홈에 대응되는 정렬 키를 형성하고, 상기 제3 영역의 상기 절연막을 식각하여 상기 산화막을 노출시키는 단계와, 제2 선증착 공정을 실시하여 상기 제2 마스크를 통해 노출된 상기 산화막 하부의 상기 반도체 기판에 제2 도전형 불순물을 주입시키는 단계 와, 드라이브 인 공정을 실시하여 상기 제3 영역의 상기 반도체 기판에 제1 및 제2 도전형 웰을 형서하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

희생 정렬 키 홈, 마스크 공정, 정렬 키, 고전압 소자.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조방법을 도시한 공정단면도.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

Key : 키 영역 LV : 저전압 영역

HV : 고전압 영역 HPM : 고전압 PMOS 영역

HNM : 고전압 NMOS 영역 110 : 반도체 기판

111 : 제1 산화막 112 : 절연막

112a : 희생 정렬 키 홈 113 : 제1 포토레지스트 패턴

114, 118 : 이온주입공정 115 : 제2 포토레지스트 패턴

116 : 식각공정 117 : 트렌치

119a, 124b : N웰 119b, 124a : P웰

120 : 제2 산화막 121 : 제3 산화막

122 : 질화막 123 : 소자분리막

125 : 제2 게이트 산화막 125a : 제3 게이트 산화막

126a : N^- 드리프트 영역 126b : P^- 드리프트 영역

127a : 제1 게이트 전극 127b : 제2 게이트 전극

128 : 스페이서

129a, 129b : 제1 소오스/드레인 영역, 제2 소오스/드레인 영역

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고전압 소자를 포함하여 형성되는 SOC(System On Chip) 집적회로용 반도체 소자의 제조방법에 관한 것이다.

일반적으로, 고전압을 필요로 하는 고전압 공정은 LCD(Liquid Crystal Display) 구동 집적회로, OLED(Organic Light Emitting Diode), 전력 집적회로 등 여러 방면에 적용되고 있다.

이러한 고전압 공정을 실시하여 형성되는 집적회로는, 보통 고전압 소자, 중전압 소자 및 저전압 소자를 SOC(System On Chip) 형태로 집적하는 방법을 사용한다.

고전압 소자는 고전압에 의한 동작특성, 즉 높은 항복전압(breakdown voltage) 특성이 확보되어야 하므로, 장시간에 걸쳐 고온의 확산공정을 실시하여 고전압 소자의 웰을 형성한다. 그러나, 이러한 고온의 확산공정은 고전압 소자의 크기를 증가시키고, 결국 고전압 소자를 포함하는 SOC 집적회로의 집적도가 감소되는 원이이 되기도 한다.

따라서, 종래에는 SOC 집적회로의 집적도가 감소되는 것을 방지하면서 고전압, 중전압 및 저전압 소자 각각의 동작특성을 확보하기 위해, 고전압 소자의 웰을 형성하기 위한 고온의 확산공정을 중전압 및 저전압 소자를 형성하기 전에 실시하고 있다.

도 1a 내지 도 1d는 종래 기술에 따른 SOC 집적회로용 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다.

먼저, 도 1a에 도시된 바와 같이, 정렬 키(key)가 형성될 키 영역(Key), 저전압 소자(또는, 중전압 소자)가 형성될 저전압 영역(LV) 및 고전압 소자가 형성될 고전압 영역(HV)으로 정의된 반도체 기판(10) 상에 산화막(11)을 형성한다.

이어서, 제1 마스크(mask) 공정을 실시하여 산화막(11) 상에 키 영역(Key)의 반도체 기판(10) 일부가 노출되도록 제1 포토레지스트 패턴(12)을 형성한다.

이어서, 제1 포토레지스트 패턴(12)을 마스크로 이용한 식각공정(13)을 실시하여 노출된 키 영역(Key)의 반도체 기판(10)에 트렌치(14)를 형성한다. 이때, 트렌치(14)는, 반도체 기판(10)과 마스크 장비 간의 정렬(align) 키로 기능한다.

이어서, 도 1b에 도시된 바와 같이, 제1 포토레지스트 패턴(12)을 제거한 후 , 제2 마스크 공정을 통해 트렌치(14)를 포함한 산화막(11) 상에 제2 포토레지스트 패턴(15)을 형성한다. 이때, 제2 포토레지스트 패턴(15)은 정렬 키를 기준으로 하여, 고전압 PMOS 트랜지스터가 형성될 고전압 PMOS 영역(HPM)이 오픈된 구조로 형성한다.

이어서, 제2 포토레지스트 패턴(15)을 마스크로 이용한 이온주입공정(16)을 실시하여 고전압 PMOS 영역(HPM)의 반도체 기판(10)에 N형 불순물을 도핑시킨다.

이어서, 도 1c에 도시된 바와 같이, 제2 포토레지스트 패턴(15)을 제거한 후, 제3 마스크 공정을 통해 트렌치(14)를 포함한 산화막(11) 상에 제3 포토레지스트 패턴(17)을 형성한다. 이때, 제3 포토레지스트 패턴(17)은 정렬 키를 기준으로 하여, 고전압 NMOS 트랜지스터가 형성될 고전압 NMOS 영역(HNM)이 오픈된 구조로 형성한다.

이어서, 제3 포토레지스트 패턴(17)을 마스크로 이용한 이온주입공정(18)을 실시하여 고전압 NMOS 영역(HNM)의 반도체 기판(10)에 P형 불순물을 도핑시킨다.

이어서, 도 1d에 도시된 바와 같이, 제3 포토레지스트 패턴(17)을 제거한 후, 장시간에 걸쳐 고온의 열확산공정을 실시하여 도핑된 N형 불순물 및 P형 불순물을 확산시킨다. 이에 따라, 고전압 PMOS 영역(HPM)의 반도체 기판(10) 및 고전압 NMOS 영역(HNM)의 반도체 기판(10)에 N-웰(N-Well; 19a) 및 P웰(P-Well; 19b)이 형성된다. 이때, 열확산공정시 인가된 열에 의해 트렌치(14)를 포함한 반도체 기판(10) 표면 상에는 열산화막(20)이 형성될 수 있다.

이어서, 도면에 도시되지는 않았으나, STI(Shallow Trench Isolation)공정을 실시하여 키 영역(Key), 고전압 영역(HV) 및 저전압 영역(LV)을 각각 격리시키기 위한 복수의 소자분리막을 형성한다.

이어서, 공지된 기술에 따라 고전압 영역(HV)의 반도체 기판(10) 상에 고전압 NMOS 및 PMOS 트랜지스터를 형성하고, 저전압 영역(LV)의 반도체 기판(10) 상에 저전압 NMOS 및 PMOS 트랜지스터를 형성한다.

즉, 도 1a 내지 도 1d를 통해 알수 있는 바와 같이, 종래에는 고전압 소자의 웰을 형성하기 위한 고온의 확산공정을 저전압 소자(또는, 중전압 소자)를 형성하기 전에 실시하고 있다.

그러나, 종래와 같이 고전압 소자의 웰을 형성하기 위해서는, 적어도 3번의 마스크 공정을 실시하여야만 한다. 즉, 제1 마스크 공정을 실시하여 정렬 키를 형성하기 위한 제1 포토레지스트 패턴을 형성한다. 이어서, 정렬 키를 기준으로 제2 및 제3 마스크 공정을 실시하여 제2 및 제3 포토레지스트 패턴을 형성한다. 이에 따라, 반도체 소자의 제조공정이 복잡해지고 제조단가가 상승하는 문제점이 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고전압 소자의 웰을 형성하기 위해 실시하는 마스크 공정의 횟수를 감소시켜 반도체 소자의 제조공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 정렬 키가 형성될 제1 영역, 저전압 소자 또는 중전압 소자가 형성될 제2 영역 및 고전압 소자가 형성될 제3 영역으로 정의되는 반도체 기판을 제공하는 단계와, 상기 제1 내지 제3 영역의 상기 반도체 기판 상에 완충 산화막을 형성하는 단계와, 상기 완충 산화막 상에 절연막을 증착하는 단계와, 제1 마스크 공정을 실시하여 상기 제1 및 제3 영역의 상기 절연막의 일부가 노출되는 제1 마스크를 형성하는 단계와, 상기 제1 마스크를 이용한 제1 식각공정을 통해 노출된 상기 절연막을 식각하여 상기 제1 영역에 희생 정렬 키 홈을 형성하고, 상기 제3 영역의 상기 완충 산화막 일부를 노출시키는 단계와, 제1 선증착 공정을 실시하여 상기 제1 마스크를 통해 노출된 상기 산화막 하부의 상기 반도체 기판에 제1 도전형 불순물을 주입시키는 단계와, 상기 희생 정렬 키 홈을 기준으로 제2 마스크 공정을 실시하여 상기 제1 영역과 제1 도전형 불순물이 주입되지 않은 상기 제3 영역의 상기 절연막이 노출되는 제2 마스크를 형성하는 단계와, 상기 제2 마스크를 이용한 식각공정을 실시하여 상기 희생 정렬 키 홈에 대응되는 정렬 키를 형성하고, 상기 제3 영역의 상기 절연막을 식각하여 상기 산화막을 노출시키는 단계와, 제2 선증착 공정을 실시하여 상기 제2 마스크를 통해 노출된 상기 산화막 하부의 상기 반도체 기판에 제2 도전형 불순물을 주입시키는 단계와, 드라이브 인 공정을 실시하여 상기 제3 영역의 상기 반도체 기판에 제1 및 제2 도전형 웰을 형서하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은,상기 제2 선증착 공정을 실시한 후, 상기 완충 산화막 상에 존재하는 상기 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

실시예

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2a 내지 도 2h에 도시된 동일한 도면부호는 동일한 기능을 수행하는 동일요소이다.

먼저, 도 2a에 도시된 바와 같이, 정렬 키가 형성될 키 영역(Key; 이하, 제1 영역이라 함), 저전압 소자(또는, 중전압 소자)가 형성될 저전압 영역(LV; 이하, 제2 영역이라 함) 및 고전압 소자가 형성될 고전압 영역(HV; 이하, 제3 영역이라 함)으로 정의된 반도체 기판(110)을 제공한다.

이어서, 열산화공정을 실시하여 반도체 기판(110) 상에 완충 기능을 하는 제1 산화막(111)을 형성한 후, 제1 산화막(111) 상에 절연막(112)을 증착한다. 이때, 절연막(112)은 HLD(High Temperature Low Pressure Dielectric)막으로 형성한다. 이 외에도 절연막(112)은 질화막 계열의 물질로 형성할 수 있다.

이어서, 도 2b에 도시된 바와 같이, 절연막(112) 상에 제1 마스크 공정을 실시하여 제1 포토레지스트 패턴(113)을 형성한다. 여기서, 제1 마스크 공정은 미도 시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및 현상 공정으로 실시한다. 이때, 제1 포토레지스트 패턴(113)은 제1 영역(Key)의 일부 영역 및 제3 영역(HV)의 일부영역, 즉 고전압 NMOS 트랜지스터가 형성될 고전압 NMOS 영역(HNM)이 오픈된 구조로 형성한다.

이어서, 제1 포토레지스트 패턴(113)을 마스크로 이용한 식각공정을 실시하여 절연막(112)을 식각한다. 이에 따라, 제1 영역(Key)의 제1 산화막(111) 상에 희생 정렬 키 홈(112a)이 형성되는 동시에, 고전압 NMOS 영역(HNM)의 제1 산화막(111)이 노출된다.

이어서, 제1 포토레지스트 패턴(113)을 마스크로 이용한 이온주입공정(114)을 실시하여 고전압 NMOS 영역(HNM)의 반도체 기판(110)에 P형 불순물 이온을 선증착한다. 이때, 이러한 이온주입공정(114)시 희생 정렬 키 홈(112a)의 형성으로 인해 노출된 제1 산화막(111) 하부의 반도체 기판(110)에도 P형 불순물 이온이 증착된다. 따라서, 정렬 키를 형성하기 위해 후속으로 진행되는 식각공정(116; 도 2c 참조)시 이 부위에서의 식각률을 증가시킬 수 있다.

이어서, 도 2c에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 제1 포토레지스트 패턴(113)을 제거한다.

이어서, 희생 정렬 키 홈(112a)을 기준으로 제2 마스크 공정을 실시하여 제2 포토레지스트 패턴(115)을 형성한다. 이때, 제2 포토레지스트 패턴(115)은 제1 영역(Key) 및 제3 영역(HV)의 일부 영역, 즉 고전압 PMOS 트랜지스터가 형성될 고전압 PMOS 영역(HPM)이 오픈된 구조로 형성한다.

이어서, 제2 포토레지스트 패턴(115)을 마스크로 이용한 식각공정(116)을 실시하여 제1 영역(Key)의 반도체 기판(110)에 트렌치(117)를 형성하는 동시에 고전압 PMOS 영역(HPM)의 제1 산화막(111)을 노출시킨다. 이때, 트렌치(117)는 정렬 키로 기능한다.

이어서, 도 2d에 도시된 바와 같이, 제2 포토레지스트 패턴(115)을 그대로 마스크로 이용하여 이온주입공정(118)을 실시한다. 이에 따라, 고전압 PMOS 영역(HPM)의 반도체 기판(110)에 N형 불순물 이온을 선증착한다. 이와 동시에, 트렌치(114)가 형성된 제1 영역(Key)의 반도체 기판(110)에 N형 불순물 이온이 증착된다.

이어서, 도 2e에 도시된 바와 같이, 스트립 공정을 실시하여 제2 포토레지스트 패턴(115)을 제거하여 남아있는 절연막(112)을 노출시킨다.

이어서, 도 2f에 도시된 바와 같이, 전세정공정을 실시하여 노출된 절연막(112)을 제거한다. 이때, 전세정공정은 절연막(112) 및 제1 산화막(111) 간의 식각선택비를 이용하여 실시한다.

이어서, 확산공정으로 드라이브 인(Drive-in) 공정을 실시하여 증착된 N형 불순물 및 P형 불순물을 확산시킴으로써 고전압 소자의 웰을 형성한다. 예컨대, 고전압 PMOS 영역(HPM)의 반도체 기판(110)에 N웰(119a)을 형성하는 동시에, 고전압 NMOS 영역(HNM)의 반도체 기판(110)에 P웰(119b)을 형성한다. 이때, 도면에 도시되지는 않았으나 N형 불순물이 증착된 제1 영역(Key)의 반도체 기판(110)에도 N웰이 형성될 수 있다.

상술한 열확산공정시에는, 트렌치(114)를 포함한 반도체 기판(110)의 표면 상에 제2 산화막(120)이 형성된다. 이때, 제2 산화막(120)은 제1 산화막(111)이 열확산공정에 의해 두껍게 성장되거나, 제1 산화막(111) 상에 별도의 산화막을 증착하여 형성될 수 있다.

이어서, 일반적인 SOC 반도체 소자의 제조방법에 따라 고전압 소자 및 저전압 소자를 형성한다. 이러한 고전압 소자 및 저전압 소자의 형성방법에 대해서는 도 2g 및 도 2h를 참조하여 간략히 후술하기로 한다.

이어서, 도 2g에 도시된 바와 같이, 산화공정을 실시하여 트렌치(114)를 포함한 반도체 기판(110)의 표면 상부의 단차를 따라 제3 산화막(121)을 형성한다. 이때, 제3산화막(121)은 버퍼(buffer) 산화막으로 사용되며, 제3산화막이 증착되기 전에 전세정 공정에 의하여 제1 산화막(111) 및 제2 산화막(120)은 모두 제거된다.

이어서, 제3 산화막(121) 상부의 단차를 따라 질화막(122)을 증착한다.

이어서, 도 2h에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 제1 영역(Key), 제2 영역(LV) 및 제3 영역(HV)을 각각 격리시키기 위한 복수의 소자분리막(123)을 형성한다.

이어서, 마스크 공정 및 불순물 이온주입 공정을 실시하여 제3 영역(HV)의 P웰(119b) 내에 저농도의 N^- 드리프트 영역(126a)을 형성하고, 제3 영역(HV)의 N웰(119c) 내에 저농도의 P^- 드리프트 영역(126b)을 형성한다.

이어서, 마스크 공정 및 불순물 이온주입 공정을 실시하여 제2 영역(LV)의 반도체 기판(110)에 P웰(124a) 및 N웰(124b)을 형성한다.

이어서, 반도체 기판(110) 전면에 제1 게이트 산화막(미도시)을 형성한 후, 제3 영역(HV)을 제외한 영역에 존재하는 제1 게이트 산화막을 제거한다.

이어서, 제1 게이트 산화막이 형성된 전체 구조 상부의 단차를 따라 제2 게이트 산화막(125)을 형성한다. 이때, 제1 게이트 산화막이 남아있던 제3 영역(HV)의 반도체 기판(110) 상에는 제1 게이트 산화막과 제2 게이트 산화막(125)이 더해진 두께의 제3 게이트 산화막(125a)이 형성된다. 이때, 제3 게이트 산화막(125a)은 고전압 소자의 게이트 절연막으로 기능한다.

이어서, 제2 게이트 산화막(125) 및 제3 게이트 산화막(125a) 상에 복수의 제1 게이트 전극(127a) 및 제2 게이트 전극(127b)을 각각 형성한다. 이때, 제1 게이트 전극(127a)은 저전압 소자의 게이트 전극으로 기능하고 제2 게이트 전극(127b)은 고전압 소자의 게이트 전극으로 기능한다.

이어서, 제1 게이트 전극(127a) 및 제2 게이트 전극(127b)의 양측벽에 스페이서(128)를 형성한다.

이어서, 마스크 공정 및 스페이서(128)를 이용한 소오스/드레인 이온주입 공정을 실시하여 제2 영역(LV)의 P웰(124a) 내에 고농도의 N⁺ 제1 소오스/드레인 영역(129a)을 형성한다. 이와 동시에, 제3 영역(HV)의 N^- 드리프트 영역(126a) 내에 고농도의 N⁺ 제2 소오스/드레인 영역(129b)을 형성한다.

이어서, 마스크 공정 및 스페이서(128)를 이용한 소오스/드레인 이온주입 공 정을 실시하여 제2 영역(LV)의 N웰(124b) 내에 고농도의 P⁺ 제1 소오스/드레인 영역(129a)을 형성한다. 이와 동시에, 제3 영역(HV)의 P^- 드리프트 영역(126b) 내에 고농도의 P⁺ 제2 소오스/드레인 영역(129b)을 형성한다.

이에 따라, 제2 영역(LV)의 반도체 기판(110) 상에 저전압(또는, 중전압) NMOS 트랜지스터 및 저전압(또는, 중전압) PMOS 트랜지스터가 형성된다. 또한, 제3 영역(HV)의 반도체 기판(110) 상에 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터가 형성된다.

이처럼, 본 발명의 바람직한 실시예에 따르면, 도 2a 내지 도 2f에서 알 수 있는 바와 같이, 제1 포토레지스트 패턴을 통해 반도체 기판 상의 절연막을 패터닝하여 희생 정렬 키 홈을 형성한다. 이어서, 희생 정렬 키 홈을 기준으로 제2 포토레지스트 패턴을 형성하여 정렬 키 및 고전압 소자의 웰을 형성한다. 즉, 제1 마스크 공정을 통해 희생 정렬 키 홈 및 고전압 소자의 P웰을 형성하고, 제2 마스크 공정을 통해 정렬 키 및 고전압 소자의 N웰을 형성한다.

결국, 앞서 언급한 종래 기술에서는 3번의 마스크 공정을 실시하여 고전압 소자의 웰을 형성하는데 반하여, 본 발명의 바람직한 실시예에서는 2번의 마스크 공정을 실시하여 고전압 소자의 웰을 형성한다. 따라서, 본 발명의 바람직한 실시예에 따르면, 고전압 소자의 웰을 형성하기 위한 마스크 공정의 횟수를 1회 감소시킬수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 기판 상에 절연막을 증착한 후 식각하여 희생 정렬 키 홈을 형성하고, 이 희생 정렬 키 홈을 이용하여 정렬 키 및 고전압 소자의 웰을 형성함으로써, 고전압 소자의 웰을 형성하기 위한 마스크 공정을 2번으로 단축시킬 수 있다.

이를 통해, 반도체 소자의 제조공정을 단순화시킬 수 있으며 제조비용을 절감시킬수 있다.

Claims

정렬 키가 형성될 제1 영역, 저전압 소자 또는 중전압 소자가 형성될 제2 영역 및 고전압 소자가 형성될 제3 영역으로 정의되는 반도체 기판을 제공하는 단계;

상기 제1 내지 제3 영역의 상기 반도체 기판 상에 완충 산화막을 형성하는 단계;

상기 완충 산화막 상에 절연막을 증착하는 단계;

제1 마스크 공정을 실시하여 상기 제1 및 제3 영역의 절연막의 일부가 노출되는 제1 마스크를 형성하는 단계;

상기 제1 마스크를 이용한 제1 식각공정을 통해 노출된 상기 절연막을 식각하여 상기 제1 영역에 희생 정렬 키 홈을 형성하고, 상기 제3 영역의 완충 산화막 일부를 노출시키는 단계;

상기 제1 마스크를 통해 노출된 제3 영역의 완충 산화막 하부의 상기 반도체 기판에 제1 도전형 불순물을 주입시키는 단계;

상기 희생 정렬 키 홈을 기준으로 제2 마스크 공정을 실시하여 상기 제1 영역과 제1 도전형 불순물이 주입되지 않은 상기 제3 영역의 상기 절연막이 노출되는 제2 마스크를 형성하는 단계;

상기 제2 마스크를 이용한 식각공정을 실시하여 상기 희생 정렬 키 홈에 대응되는 정렬 키를 형성하고, 상기 제3 영역의 상기 절연막을 식각하여 상기 제3 영역의 완충 산화막의 일부를 노출시키는 단계;

상기 제2 마스크를 통해 노출된 제3 영역의 완충 산화막 하부의 상기 반도체 기판에 제2 도전형 불순물을 주입시키는 단계; 및

드라이브 인 공정을 실시하여 상기 제3 영역의 상기 반도체 기판에 제1 및 제2 도전형 웰을 형성하는 단계;

를 포함하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 제2 도전형 불순물을 주입시키는 단계를 실시한 후, 상기 완충 산화막 상에 존재하는 상기 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
제 2 항에 있어서,

상기 절연막 제거공정은 상기 절연막이 선택적으로 제거되도록 상기 절연막과 상기 완충 산화막 간의 식각 선택비를 고려하여 실시하는 반도체 소자의 제조방법.
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,

상기 절연막은 HLD막 또는 질화막으로 형성하는 반도체 소자의 제조방법.