JP2006253499A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 素子分離絶縁膜に段差を持たず高耐圧素子と低耐圧素子とが混載された半導体装置を提供する。
【解決手段】 高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲを囲む素子分離絶縁膜１２Ａを形成し、同じくこれの低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲを囲む素子分離絶縁膜１２Ｂを、素子分離絶縁膜１２Ａとの間に素子分離絶縁膜１２Ａおよび１２Ｂを物理的に分離する半導体層１ｂを介在させつつ形成する。高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲ上のゲート絶縁膜１３を覆い且つエッジの一部が半導体層１ｂ上に位置するレジストＲ１をゲート絶縁膜１３上に形成し、ゲート絶縁膜１３を除去することで低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲを露出させ、ゲート絶縁膜１３Ｂを形成する。
【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に高耐圧素子と低耐圧素子とを同一半導体基板上に混載する半導体装置およびその製造方法に関する。
近年、パーソナルコンピュータやテレビジョンなどは液晶ディスプレイが主流となり、その急成長は目を見張るものがある。また、携帯電話機やディジタルカメラなども液晶ディスプレイが搭載されるようになり、益々液晶ディスプレイの需要が増えると予想される。
現行の液晶ディスプレイパネルを動作させるには、高い電圧が必要である。そのため、液晶ディスプレイパネルを駆動するためのドライバＬＳＩには、高耐圧ＭＯＳ（Metal-Oxide Semiconductor）トランジスタが必要となる。一方、ディジタル処理するロジック回路は、処理スピードが必要なために、先端ロジックプロセスが必要となる。
一般的に、ロジックプロセスでは低耐圧ＭＯＳトランジスタが用いられる。これに対し、ドライバＬＳＩでは高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一半導体基板上に混載する素子が用いられる。
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一半導体基板上に混載する一般的な半導体装置としては、例えば以下の特許文献１または２が開示するところの技術が存在する。図１に、従来技術による一般的な半導体装置９００の構成を示す。
図１（ａ）は従来技術による半導体装置９００のＩ−Ｉ’断面図であり、図１（ｂ）は半導体装置９００の上視図である。なお、Ｉ−Ｉ’断面とは、図１（ｂ）におけるＩ−Ｉ’断面を指す。また、同様の構成には同一の符号を付す。
図１（ａ）および（ｂ）に示すように、半導体装置９００は、高耐圧ＭＯＳトランジスタ領域９００Ａと低耐圧ＭＯＳトランジスタ領域９００Ｂとを有する。高耐圧ＭＯＳトランジスタ領域９００Ａに形成されたＭＯＳトランジスタ（以下、これを高耐圧ＭＯＳトランジスタと言う）は、シリコン基板９１１上に形成されたゲート酸化膜９１３ａおよびゲート電極９１４と、ゲート電極９１４の両サイドに形成されたサイドウォール９１６と、シリコン基板９１１におけるゲート電極９１４下の領域を挟む一対のソース・ドレイン領域９１５とを有する。一方、低耐圧ＭＯＳトランジスタ領域９００Ｂに形成されたＭＯＳトランジスタ（以下、これを低耐圧ＭＯＳトランジスタと言う）は、高耐圧ＭＯＳトランジスタと同様に、シリコン基板９１１上に形成されたゲート酸化膜９１３ｂおよびゲート電極９１４と、ゲート電極９１４の両サイドに形成されたサイドウォール９１６と、シリコン基板９１１におけるゲート電極９１４下の領域を挟む一対のソース・ドレイン領域９１５とを有する。
また、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタそれぞれは、シリコン基板９１１に形成された素子分離絶縁膜９１２により電気的に分離されている。
上記構成において、高耐圧ＭＯＳトランジスタ領域９００Ａと低耐圧ＭＯＳトランジスタ領域９００Ｂとの境界９００ａは、図１（ｂ）に示すように、素子分離絶縁膜９１２上に位置している。
また、図２および図３に、上記した従来技術による半導体装置９００の製造方法を示す。なお、図２および図３では、図１（ｂ）におけるＩ−Ｉ’に沿って、各プロセスを説明する。
まず、図２（ａ）に示すように、Ｐ型のシリコン基板９１１に、例えば公知のＳＴＩ（Shallow Trench Isolation）法を用いて素子分離絶縁膜９１２を形成する。これにより、シリコン基板９１１にアクティブ領域とフィールド領域とが定義される。
次に、シリコン基板９１１表面を熱酸化処理することで、図２（ｂ）に示すように、高耐圧ＭＯＳトランジスタ用のゲート酸化膜９１３を表面全体に形成する。ゲート酸化膜９１３の膜厚は、通常、動作させる電圧で破壊されない程度の膜厚、例えば３０〜５０ｎｍ（ナノメートル）程度とされる。
次に、ゲート酸化膜９１３上に所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、高耐圧ＭＯＳトランジスタ領域９００ＡにのみレジストパターンＲ９０１を形成する。次に、既知のエッチング法を用いることで、レジストパターンＲ９０１をマスクとして低耐圧ＭＯＳトランジスタ領域９００Ｂにおけるゲート酸化膜９１３を除去する。これにより、図２（ｃ）に示すように、高耐圧ＭＯＳトランジスタ領域９００Ａにのみにゲート酸化膜９１３Ａが残る。なお、残ったゲート酸化膜９１３Ａ上のレジストパターンＲ９０１は、エッチング完了後に除去される。
次に、シリコン基板９１１全面を熱酸化処理することで、図２（ｄ）に示すように、低耐圧ＭＯＳトランジスタ用のゲート酸化膜９１３Ｂを低耐圧ＭＯＳトランジスタ領域９００Ｂに形成する。この際、ゲート酸化膜９１３Ｂの膜厚は、通常、動作させる電圧および低耐圧ＭＯＳトランジスタに要求される性能に依って決定される。一般的には、２〜７ｎｍ程度とすることができる。
次に、ゲート酸化膜９１３Ａおよび９１３Ｂが形成されたシリコン基板９１１全面にポリシリコンを堆積させ、これを既知のフォトリソグラフィ法およびエッチング法を用いて加工することで、高耐圧ＭＯＳトランジスタ領域９００Ａにおけるゲート酸化膜９１３Ａ上にゲート電極９１４を形成すると共に、低耐圧ＭＯＳトランジスタ領域９００Ｂにおけるゲート酸化膜９１３Ｂ上にゲート電極９１４を形成する。次に、形成したゲート電極９１４をマスクとしてシリコン基板９１１全面をエッチバックすることで、ゲート電極９１４下以外のゲート酸化膜９１３Ａおよび９１３Ｂを除去する。これにより、図３（ａ）に示す構造を得る。
次に、公知のＣＶＤ（Chemical Vapor Deposition）を用いてシリコン基板９１１全面に酸化シリコンまたは窒化シリコンよりなる絶縁膜を形成した後、公知のエッチング技術を用いて絶縁膜をエッチバックすることで、図３（ｂ）に示すように、ゲート電極９１４側面にそれぞれサイドウォール９１６を形成する。
その後、素子分離絶縁膜９１２、ゲート電極９１４およびサイドウォール９１６をマスクとして自己整合的に例えばヒ素（Ａｓ）イオンをシリコン基板９１１に注入することで、図１（ａ）に示すように、高耐圧ＭＯＳトランジスタ領域９００Ａおよび低耐圧ＭＯＳトランジスタ領域９００Ｂにおける各アクティブ領域に，ゲート電極９１４およびサイドウォール９１６下を挟む一対のソース・ドレイン領域９１５を形成する。
以上の工程を経ることで、同一半導体基板上に低耐圧用のトランジスタと高耐圧用のトランジスタとが形成された半導体装置を製造することができる。
特開２０００−１５０６６５号公報 特開２０００−２００８３６号公報
しかしながら、上記した従来の製造方法では、高耐圧ＭＯＳトランジスタ領域と低耐圧ＭＯＳトランジスタ領域との境界となる素子分離領域に段差が生じてしまうという問題が存在した。これは、エッチング後のゲート酸化膜９１３の膜厚にばらつきが発生することを防止することを目的として、ゲート酸化膜９１３の膜厚に対して数１０％程度のオーバエッチングを行うためである。このオーバエッチングによりレジストパターンＲ９０１で覆われていない素子分離絶縁膜９１２上部も、図２（ｃ）に示すように、エッチングされる。この結果、高耐圧ＭＯＳトランジスタ領域９００Ａと低耐圧ＭＯＳトランジスタ領域９００Ｂとの境界に存在する素子分離絶縁膜９１２上部には、図２（ｃ）に示すように、段差が形成される。この段差は、ゲート酸化膜９１３の膜厚にも依るが、通常、５０〜１００ｎｍ程度となる。
以上のような段差が存在すると、後工程でゲート電極９１４を形成する際のフォトリソグラフィ工程において、解像不良が発生したり、ポリシリコン膜のエッチング残りが発生したりする要因となる。また、素子分離絶縁膜９１２の膜厚が薄くなることから、フィールド間リークが発生してしまう要因ともなる。
上記のように、素子分離絶縁膜に段差が存在すると、オープン、ショート、リーク不良などの問題を発生させ、半導体装置の正常な動作が困難となると言う問題が存在した。
そこで本発明は、上記の問題に鑑みてなされたものであり、素子分離絶縁膜に段差を持たず且つ高耐圧素子と低耐圧素子とが同一半導体基板上に混載された半導体装置およびその製造方法を提供することを目的とする。
かかる目的を達成するために、本発明は、１つの半導体基板が第１素子形成領域と第２素子形成領域とを有する半導体装置であって、第１素子形成領域を囲む第１素子分離領域と、第２素子形成領域を囲む第２素子分離領域と、隣接する第１および第２素子分離領域を物理的に分離する分離領域と、第１および第２素子形成領域それぞれに形成され、それぞれ異なる膜厚を有するゲート絶縁膜と、それぞれのゲート絶縁膜上に形成されたゲート電極とを有する。
第１および第２素子形成領域を囲むようにそれぞれ第１および第２素子分離領域が形成されると共に、隣接する第１および第２素子分離領域間にこれらを物理的に分離する分離領域を形成することで、第１および第２素子形成領域の境界部分を素子分離領域上でなく、これと異なる分離領域上とすることが可能となる。これにより、第１および第２素子分離領域を形成する素子分離絶縁膜の上部に段差が形成されないように露光やエッチングを行うことが可能となる。結果、例えばポリシリコンよりなるゲート電極を形成する際のフォトリソグラフィ工程などにおいて、解像不良や、ポリシリコン膜のエッチング残りなどが発生することを防止できる。
また、本発明による半導体装置の製造方法は、半導体基板を準備する工程と、半導体基板における第１所定領域を囲む第１素子分離絶縁膜を形成する工程と、半導体基板における第２所定領域を囲む第２素子分離絶縁膜を、第１素子分離絶縁膜との間に第１および第２素子分離絶縁膜を物理的に分離する分離領域を介在させつつ形成する工程と、第１および第２素子分離絶縁膜が形成された半導体基板上に第１絶縁膜を形成する工程と、第１所定領域上の第１絶縁膜を覆い且つエッジの一部が分離領域上に位置するレジストを第１絶縁膜上に形成する工程と、レジストをマスクとして第１絶縁膜を除去することで第２所定領域を露出させる工程と、第２所定領域上に第２絶縁膜を形成する工程と、第１および第２絶縁膜上にそれぞれゲート電極を形成する工程とを有する。
第１および第２素子形成領域をそれぞれ囲むように第１および第２素子分離絶縁膜を形成する際、隣接する第１および第２素子分離絶縁膜間にこれらを物理的に分離する分離領域を形成することで、第１および第２素子形成領域の境界部分を素子分離領域上でなく、これと異なる分離領域上とすることが可能となる。これにより、素子分離領域を形成する第１および第２素子分離絶縁膜の上部に段差が形成されないように露光やエッチングを行うことが可能となる。結果、例えばポリシリコンよりなるゲート電極を形成する際のフォトリソグラフィ工程などにおいて、解像不良や、ポリシリコン膜のエッチング残りなどが発生することを防止できる。
また、本発明による半導体装置の他の製造方法は、半導体基板を準備する工程と、半導体基板における第１所定領域を囲む第１素子分離絶縁膜を形成する工程と、半導体基板における第２所定領域を囲む第２素子分離絶縁膜を、第１素子分離絶縁膜との間に第１および第２素子分離絶縁膜を物理的に分離する分離領域を介在させつつ形成する工程と、第１および第２素子分離絶縁膜が形成された半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜上に保護膜を形成する工程と、第２所定領域上の第１絶縁膜を覆い且つエッジの一部が分離領域に位置するレジストを第１絶縁膜上に形成する工程と、レジストをマスクとして保護膜および第１絶縁膜を除去することで第１所定領域および第１素子分離絶縁膜を露出させる工程と、第１所定領域上に第２絶縁膜を形成する工程と、保護膜および第１絶縁膜を除去することで第２所定領域および第２素子分離絶縁膜を露出させる工程と、第２所定領域上に第３絶縁膜を形成する工程と第２および第３絶縁膜上にそれぞれゲート電極を形成する工程とを有する。
第１および第２素子形成領域をそれぞれ囲むように第１および第２素子分離絶縁膜を形成する際、隣接する第１および第２素子分離絶縁膜間にこれらを物理的に分離する分離領域を形成することで、上記した製造方法と同様に、第１および第２素子形成領域の境界部分を素子分離領域上でなく、これと異なる分離領域上とすることが可能となる。これにより、素子分離領域を形成する第１および第２素子分離絶縁膜の上部に段差が形成されないように露光やエッチングを行うことが可能となる。結果、例えばポリシリコンよりなるゲート電極を形成する際のフォトリソグラフィ工程などにおいて、解像不良や、ポリシリコン膜のエッチング残りなどが発生することを防止できる。
本発明によれば、素子分離絶縁膜に段差を持たず且つ高耐圧素子と低耐圧素子とが同一半導体基板上に混載された半導体装置およびその製造方法を実現することが可能となる。
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
まず、本発明による実施例１について図面を用いて詳細に説明する。
〔構成〕
図４（ａ）は本発明の実施例１による半導体装置１のＩＩ−ＩＩ’断面図であり、図４（ｂ）は半導体装置１の上視図である。なお、ＩＩ−ＩＩ’断面とは、図４（ｂ）におけるＩＩ−ＩＩ’断面を指す。また、同様の構成には同一の符号を付す。
図４（ａ）および（ｂ）に示すように、半導体装置１は、半導体素子である高耐圧ＭＯＳトランジスタが形成される高耐圧ＭＯＳトランジスタ領域１Ａと、同じく半導体素子である低耐圧ＭＯＳトランジスタが形成される低耐圧ＭＯＳトランジスタ領域１Ｂとを有する。高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲは、フィールド領域ＦＲである素子分離絶縁膜１２Ａにより他の領域と電気的に分離されることで定義される。一方、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲは、同じくフィールド領域ＦＲである素子分離絶縁膜１２ｂにより他の領域と電気的に分離されることで定義されている。
高耐圧ＭＯＳトランジスタ領域１Ａに形成された高耐圧ＭＯＳトランジスタは、半導体基板１１上に形成されたゲート絶縁膜１３ａおよびゲート電極１４と、ゲート電極１４の両サイドに形成されたサイドウォール１６と、半導体基板１１におけるゲート電極１４下の領域を挟む一対のソース・ドレイン領域１５とを有する。一方、低耐圧ＭＯＳトランジスタ領域１Ｂに形成された低耐圧ＭＯＳトランジスタは、高耐圧ＭＯＳトランジスタと同様に、半導体基板１１上に形成されたゲート絶縁膜１３ｂおよびゲート電極１４と、ゲート電極１４の両サイドに形成されたサイドウォール１６と、半導体基板１１におけるゲート電極１４下の領域を挟む一対のソース・ドレイン領域１５とを有する。
上記構成において、半導体基板１１には、例えばＰ型のシリコン基板を適用することができる。また、素子分離絶縁膜１２Ａおよび１２ｂは、例えばＳＴＩ法で形成することができる。ただし、これに限定されず、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法で形成してもよい。
高耐圧ＭＯＳトランジスタ領域１Ａにおけるゲート絶縁膜１３ａは、例えばシリコン酸化膜などの絶縁膜で形成される。また、その膜厚は、動作させる電圧で破壊されない程度の膜厚、例えば３０〜５０ｎｍ程度とすることができる。
一方、低耐圧ＭＯＳトランジスタ１Ｂにおけるゲート絶縁膜１３ｂは、ゲート絶縁膜１３ａと同様に、例えばシリコン酸化膜などの絶縁膜で形成される。また、その膜厚は、動作させる電圧および低耐圧ＭＯＳトランジスタに要求される性能に依って決定された膜厚、例えば２〜７ｎｍ程度とすることができる。この膜厚は、通常、ゲート絶縁膜１３ａよりも薄い。
高耐圧ＭＯＳトランジスタ領域１Ａおよび低耐圧ＭＯＳトランジスタ領域１Ｂのゲート電極１４は、例えばポリシリコンで形成することができる。また、その膜厚は、例えば２００〜３００ｎｍとすることができる。
各ゲート電極１４の側壁に形成されたサイドウォール１６は、例えばシリコン窒化膜などの絶縁膜で形成することができる。ただし、ゲート絶縁膜１３ａおよび１３ｂや、素子分離絶縁膜１２Ａおよび１２ｂや、半導体基板１１に対して所定のエッチング条件下で選択的にエッチングすることが可能な材料を用いて形成されることが好ましい。これにより、半導体基板１１やサイドウォール１６や素子分離絶縁膜１２Ａおよび１２ｂやゲート電極１５などを保護するためのレジスト等を形成する必要なく、サイドウォール１６を形成することが可能となる。例えば半導体基板１１をシリコン基板とし、素子分離絶縁膜１２Ａおよび１２ｂならびにゲート絶縁膜１３ａおよび１３ｂをシリコン酸化膜で形成し、サイドウォール１６をシリコン窒化膜で形成すると共に、例えば混合比が５０：１００：１程度のＣＨＦ3／Ａｒ／Ｏ2の混合ガスをエッチングガスとして用いて半導体基板１１上に形成したシリコン窒化膜を加工することで、レジスト等を必要とすることなく、サイドウォール１６を形成することが可能となる。
高耐圧ＭＯＳトランジスタ領域１Ａおよび低耐圧ＭＯＳトランジスタ領域１Ｂのアクティブ領域ＡＲにおいて、ゲート電極１４およびサイドウォール１６下以外の領域には、これを挟む一対のソース・ドレイン領域１５が形成される。このソース・ドレイン領域１５は、ｎ型のチャネルが形成されるＭＯＳトランジスタを作製する場合、ｎ型の導電性を持つ不純物を例えばドーズ量が２．０〜５．０×１０12／ｃｍ2となる程度に注入することで形成することができる。なお、ｎ型の不純物としては、例えばヒ素（Ａｓ）イオンなどを用いることができる。一方、ｎ型のチャネルが形成されるＭＯＳトランジスタを作製する場合、ｐ型の導電性を持つ不純物を例えばドーズ量が２．０〜５．０×１０12／ｃｍ2となる程度に注入することで形成することができる。なお、ｐ型の不純物としては、例えばホウ素（Ｂ）イオンなどを用いることができる。
また、上記構成において、半導体装置１は、図４（ａ）および（ｂ）に示すように、高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲを定義する素子分離絶縁膜１２Ａと、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲを定義する素子分離絶縁膜１２ｂとの間に、半導体層１ｂを有する。この半導体層１ｂは、半導体基板１１が露出した領域であり、素子分離絶縁膜１２Ａと素子分離絶縁膜１２ｂとを物理的に分離する分離領域である。本実施例において、高耐圧ＭＯＳトランジスタ領域１Ａと低耐圧ＭＯＳトランジスタ領域１Ｂとの境界１ａは、上記した領域１ｂ上に位置する。すなわち、本実施例では、後述する半導体装置１の製造プロセスにおける例えば露光プロセスなどにおいて、高耐圧ＭＯＳトランジスタ領域１Ａと低耐圧ＭＯＳトランジスタ領域１Ｂとの境界が半導体層１ｂ上に結像されるようにレイアウトされたフォトマスクおよび露光条件を用いる。なお、フォトマスクにより結像される境界とは、境界１ａに相当する。
このように、高耐圧ＭＯＳトランジスタ領域１Ａと低耐圧ＭＯＳトランジスタ領域１Ｂとの境界１ａが、シリコン酸化膜である素子分離絶縁膜上ではなく、露出した半導体基板１１である半導体層１ｂ上に結像されるように構成することで、例えば後述において説明するゲート絶縁膜除去工程（図５（ｃ）参照）においてエッチングする領域とエッチングしない領域との境界（１ａに相当）が素子分離絶縁膜上に配置されることがない。結果、素子分離絶縁膜の上部に段差が形成されることを防止することが可能となる。
また、半導体層１ｂは、後述の製造方法の説明において触れるように、半導体基板１１におけるアクティブ領域ＡＲと同様に、所定の不純物が拡散された領域である。このため、例えば図４（ｂ）に示すように、この半導体層１ｂに所定の電位を与えることで、フィールド間リークを防止することが可能となる。
このように、本実施例による構造を有することで、フォトリソグラフィ工程における解像不良などで生じる配線の断線、いわゆるオープンや、ショートや、リークなどの不具合の発生を防止することが可能な半導体装置１を実現することができる。
〔製造方法〕
次に、本実施例による半導体装置１の製造方法について図面と共に詳細に説明する。図５および図６は、半導体装置１の製造方法を示すプロセス図である。なお、図５および図６では、図４（ｂ）におけるＩＩ−ＩＩ’に沿って、各プロセスを説明する。
まず、図５（ａ）に示すように、半導体基板１１に、例えば公知のＳＴＩ法を用いて素子分離絶縁膜１２Ａおよび１２Ｂを形成する。これにより、高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲと、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲとが定義されると共に、素子分離絶縁膜１２Ａおよび１２Ｂ間、すなわちフィールド領域ＦＲ間に露出した半導体基板１１である領域１ｂが定義される。なお、本説明ではＳＴＩ法を用いたが、この他にも例えばＬＯＣＯＳ法を用いて素子分離絶縁膜１２Ａおよび１２Ｂを形成してもよい。
次に、半導体基板１１表面を熱酸化処理することで、図５（ｂ）に示すように、高耐圧ＭＯＳトランジスタ用のゲート絶縁膜１３ａと同じ膜厚（例えば３０〜５０ｎｍ程度）を有するゲート絶縁膜１３を表面全体に形成する。この際の熱酸化処理条件としては、例えば温度を８５０℃とし、時間を約３０〜４０分とすることができる。
次に、ゲート絶縁膜１３上に所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、高耐圧ＭＯＳトランジスタ領域１ＡにのみレジストパターンＲ１を形成する。この際、図４（ｂ）に示すような境界１ａを結像するフォトマスクを用いるため、レジストパターンＲ１の側面は、図５（ｃ）に示すように、半導体層１ｂ上に位置する。
次に、既知のエッチング法を用いることで、レジストパターンＲ１をマスクとして低耐圧ＭＯＳトランジスタ領域１Ｂにおけるゲート絶縁膜１３を除去する。これにより、図５（ｃ）に示すように、高耐圧ＭＯＳトランジスタ領域１Ａにのみにゲート絶縁膜１３Ａが残る。この際のエッチングには、半導体基板１１へのダメージを防止するために、ウェットエッチングを用いることが好ましい。具体的には、シリコン酸化膜であるゲート絶縁膜１３が形成された半導体基板１１を例えば濃度が５％程度のフッ酸液に約１〜２分間浸す方法を用いることが好ましい。また、低耐圧ＭＯＳトランジスタ領域１Ｂにゲート酸化膜１３のエッチング残りが存在することを防止するために、ゲート絶縁膜１３の膜厚に対して数１０％程度のオーバエッチングを行うことが好ましい。この際、レジストパターンＲ１が存在しない領域における素子分離絶縁膜、すなわち低耐圧ＭＯＳトランジスタ領域１Ｂにおける素子分離絶縁膜１２Ｂの上部もオーバエッチングにより除去される。これにより、図５（ｃ）に示すように、上部が削れた素子分離絶縁膜１２ｂが形成される。なお、フッ酸液を用いたウェットエッチングでは、シリコン基板（半導体基板１１）に対して十分な選択比を有しつつシリコン酸化膜（ゲート絶縁膜１３）を除去することが可能である。ただし、上述のオーバエッチングにより、半導体基板１１表面は微小ではあるがエッチング除去される。したがって、レジストパターンＲ１のエッジ部分（すなわち境界１ａ）が位置される半導体層１ｂ表面には、図５（ｃ）に示すように、微小な段差１ｃが形成される。また、このようにエッチングを行った後、残ったゲート絶縁膜１３Ａ上のレジストパターンＲ１は除去される。
次に、半導体基板１１全面を熱酸化処理することで、図６（ａ）に示すように、低耐圧ＭＯＳトランジスタ用のゲート絶縁膜１３Ｂを低耐圧ＭＯＳトランジスタ領域１Ｂに形成する。ゲート絶縁膜１３Ｂの膜厚は、動作させる電圧および低耐圧ＭＯＳトランジスタに要求される性能に依って決定される。この膜厚は、例えば２〜７ｎｍ程度とすることができる。また、この際の熱酸化処理条件としては、例えば温度を８５０℃とし、時間を約１０分とすることができる。
次に、ゲート絶縁膜１３Ａおよび１３Ｂが形成された半導体基板１１全面にポリシリコンを例えば２００〜３００ｎｍ程度堆積させ、これを既知のフォトリソグラフィ法およびエッチング法を用いて加工することで、高耐圧ＭＯＳトランジスタ領域１Ａにおけるゲート絶縁膜１３Ａ上にゲート電極１４を形成すると共に、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるゲート絶縁膜１３Ｂ上にゲート電極１４を形成する。次に、形成したゲート電極１４をマスクとして半導体基板１１全面をエッチバックすることで、ゲート電極１４下以外のゲート絶縁膜１３Ａおよび１３Ｂを除去する。これにより、図６（ｂ）に示す構造を得る。
次に、公知のＣＶＤを用いて半導体基板１１全面に酸化シリコンまたは窒化シリコンよりなる絶縁膜を例えば１００ｎｍ程度形成した後、公知のエッチング技術を用いて絶縁膜をエッチバックすることで、図６（ｃ）に示すように、ゲート電極１４側面にそれぞれサイドウォール１６を形成する。
その後、素子分離絶縁膜１２Ａおよび１２ｂ、ゲート電極１４ならびにサイドウォール１６をマスクとして自己整合的に例えばヒ素（Ａｓ）イオンを半導体基板１１に注入することで、図４（ａ）に示すように、高耐圧ＭＯＳトランジスタ領域１Ａおよび低耐圧ＭＯＳトランジスタ領域１Ｂにおける各アクティブ領域ＡＲに、ゲート電極１４およびサイドウォール１６下を挟む一対のソース・ドレイン領域１５を形成する。これに対し、半導体層１ｂには、基板電位（ウェル電位とも言う）を得るために、例えばｐ型の不純物（例えばボロン（Ｂ））イオンが注入される。これにより、半導体層１ｂの導電性が向上する。
以上の工程を経ることで、同一半導体基板１１上に低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタとが形成された半導体装置１を製造することができる。
〔作用効果〕
以上のように、本実施例によれば、高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲを囲むように素子分離領域１２Ａが形成され、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲを囲むように素子分離絶縁膜１２ｂが形成されると共に、隣接する高耐圧ＭＯＳトランジスタ領域１Ａと低耐圧ＭＯＳトランジスタ領域１Ｂとの間にアクティブ領域と同等である半導体層１ｂが形成されている。この構成において、隣接する高耐圧ＭＯＳトランジスタ領域１Ａと低耐圧ＭＯＳトランジスタ領域１Ｂとの境界１ａが半導体層１ｂ上に設定されているため、高耐圧ＭＯＳトランジスタ領域１Ａと低耐圧ＭＯＳトランジスタ領域１Ｂとを電気的に分離するための、素子分離絶縁膜１２Ａおよび１２ｂに段差が形成されることが無い。これにより、例えばポリシリコンよりなるゲート電極１４を形成する際のフォトリソグラフィ工程などにおいて、解像不良や、ポリシリコン膜のエッチング残りなどが発生することを防止できる。
さらに、高耐圧ＭＯＳトランジスタ領域１Ａ（ただし、低耐圧ＭＯＳトランジスタ領域１Ｂであってもよい）を囲むようにアクティブ領域ＡＲと同等の半導体層１ｂをレイアウトしているので、この半導体層１ｂに任意の電位を与えることで、フィールド間リークを抑制することができる。
以上のような効果により、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが単一の半導体基板に形成された半導体装置において、オープンやショートやリークなどの不具合が発生することを防止することが可能となる。
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
〔構成〕
図７（ａ）は本発明の実施例２による半導体装置２のＩＩＩ−ＩＩＩ’断面図であり、図７（ｂ）は半導体装置２の上視図である。なお、ＩＩＩ−ＩＩＩ’断面とは、図７（ｂ）におけるＩＩＩ−ＩＩＩ’断面を指す。また、同様の構成には同一の符号を付す。
図４（ａ）および（ｂ）に示すように、半導体装置２は、実施例１と同様に、半導体素子である高耐圧ＭＯＳトランジスタが形成される高耐圧ＭＯＳトランジスタ領域２Ａと、同じく半導体素子である低耐圧ＭＯＳトランジスタが形成される低耐圧ＭＯＳトランジスタ領域２Ｂとを有する。高耐圧ＭＯＳトランジスタ領域２Ａにおけるアクティブ領域ＡＲは、フィールド領域ＦＲである素子分離絶縁膜２２ａにより他の領域と電気的に分離されることで定義される。一方、低耐圧ＭＯＳトランジスタ領域２Ｂにおけるアクティブ領域ＡＲは、同じくフィールド領域ＦＲである素子分離絶縁膜２２ｂにより他の領域と電気的に分離されることで定義されている。
高耐圧ＭＯＳトランジスタ領域２Ａに形成された高耐圧ＭＯＳトランジスタは、実施例１における高耐圧ＭＯＳトランジスタ領域１Ａに形成された高耐圧ＭＯＳトランジスタと同様の構成において、ゲート絶縁膜１３ａがゲート絶縁膜２３ａに置き換えられている。また、低耐圧ＭＯＳトランジスタ領域２Ｂに形成された低耐圧ＭＯＳトランジスタも、実施例１における低耐圧ＭＯＳトランジスタ領域１Ｂに形成された低耐圧ＭＯＳトランジスタと同様の構成において、ゲート酸化膜１３ｂがゲート絶縁膜２３ｂに置き換えられている。
本実施例によるゲート絶縁膜２３ａは、実施例１によるゲート絶縁膜１３ａと同様の構成であるが、その形成過程が異なる。また、本実施例によるゲート絶縁膜２３ｂも、実施例１によるゲート絶縁膜２３ｂと同様の構成であるが、その形成過程が異なる。それぞれの形成過程については、後述の製造方法においてに説明するため、ここでは詳細な説明を省略する。
この他、本実施例による半導体装置２は、実施例１による半導体装置１における高耐圧ＭＯＳトランジスタ領域１Ａに形成された素子分離絶縁膜１２Ａが、素子分離絶縁膜２２ａに置き換えられ、さらに、実施例１による半導体装置１における低耐圧ＭＯＳトランジスタ領域１Ｂに形成された素子分離絶縁膜１２ｂが、素子分離絶縁膜２２ｂに置き換えられている。
素子分離絶縁膜２２ａは、実施例１において図４（ａ）を用いて示した素子分離絶縁膜１２Ａとの比較から明らかなように、上部が除去されている。また、素子分離絶縁膜２２ｂは、同じく実施例１において図４（ａ）を用いて示した素子分離絶縁膜１２ｂとの比較から明らかなように、上部における除去された部分が少ない。これらは、後述する製造方法が、半導体装置１の製造方法と異なるためである。その詳細については、ゲート絶縁膜２３ａ，２３ｂ同様、後述において詳細に説明する。
このように、素子分離絶縁膜２２ａ、２２ｂにおける除去された量を削減することが可能となる。また、本実施例では、素子分離絶縁膜２２Ａと素子分離絶縁膜２２Ｂとが、共にシリコン酸化膜２７の膜厚に従ってエッチングされるため、高耐圧ＭＯＳトランジスタ領域２Ａにおける素子分離絶縁膜２２ａの上面の位置と、低耐圧ＭＯＳトランジスタ領域２Ｂにおける素子分離絶縁膜２２ｂの上面の位置とを同等の高さとすることができる。この結果、後述するゲート電極１４の形成工程において素子分離領域２２ａおよび２２ｂ上に堆積したポリシリコン膜をフォトリソグラフィ法によりエッチング除去する際、位置ずれや焦点ずれなどに対するマージン（露光マージンとも言う）を広げることが可能となる。
さらに、素子分離絶縁膜２２ａおよび２２ｂの高さが均一であることから、これら素子分離絶縁膜２２ａおよび２２ｂ上のゲート電極１４上に形成するコンタクトホールの深さも均一とすることができる。この結果、コンタクトホールを形成する際のエッチング条件に対するマージン（エッチングマージンとも言う）も広げることが可能となる。
なお、他の構成および効果は、実施例１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
〔製造方法〕
次に、本実施例による半導体装置２の製造方法について図面と共に詳細に説明する。図８から図１０は、半導体装置２の製造方法を示すプロセス図である。なお、図８から図１０では、図７（ｂ）におけるＩＩＩ−ＩＩＩ’に沿って、各プロセスを説明する。
まず、図８（ａ）に示すように、半導体基板１１に、例えば公知のＳＴＩ法を用いて素子分離絶縁膜１２Ａおよび１２Ｂを形成する。これにより、高耐圧ＭＯＳトランジスタ領域２Ａにおけるアクティブ領域ＡＲと、低耐圧ＭＯＳトランジスタ領域２Ｂにおけるアクティブ領域ＡＲとが定義されると共に、素子分離絶縁膜１２Ａおよび１２Ｂ間、すなわちフィールド領域ＦＲ間に露出した半導体基板１１である領域１ｂが定義される。なお、本説明ではＳＴＩ法を用いたが、この他にも例えばＬＯＣＯＳ法を用いて素子分離絶縁膜１２Ａおよび１２Ｂを形成してもよい。
次に、半導体基板１１表面を熱酸化処理することで、高耐圧ＭＯＳトランジスタ用のゲート絶縁膜１３ａよりも薄い膜厚（例えば１０〜２０ｎｍ程度）を有するシリコン酸化膜２７を表面全体に形成する。この際の熱酸化処理条件としては、例えば温度を８５０℃とし、時間を約２０分とすることができる。次いで、例えば公知のＣＶＤ法を用いてシリコン酸化膜２７上に窒化シリコンを堆積させることで、膜厚が例えば１００〜２００ｎｍ程度のシリコン窒化膜２８を形成する。これにより、図８（ｂ）に示す構成を得る。なお、このシリコン窒化膜２８は、後述する熱酸化工程（図９（ａ）参照）に対する保護膜である。したがって、シリコン窒化膜２８の膜厚は、この熱酸化処理に対して半導体基板１１を保護することが可能な膜厚であれば如何様にも変形することが可能である。
次に、シリコン窒化膜２８上に所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、低耐圧ＭＯＳトランジスタ領域２ＢにのみレジストパターンＲ２を形成する。この際、実施例１と同様に、図７（ｂ）に示すような境界１ａを結像するフォトマスクを用いるため、レジストパターンＲ２の側面は、図８（ｃ）に示すように、半導体層１ｂ上に位置する。
次に、既知のエッチング法を用いることで、レジストパターンＲ２をマスクとして高耐圧ＭＯＳトランジスタ領域２Ａにおけるシリコン窒化膜２８およびシリコン酸化膜２７を除去する。これにより、図８（ｃ）に示すように、低耐圧ＭＯＳトランジスタ領域２Ｂにのみにシリコン酸化膜２７Ｂおよびシリコン窒化膜２８Ｂが残る。この際のエッチングには、半導体基板１１へのダメージを防止するために、ウェットエッチングを用いることが好ましい。具体的には、シリコン窒化膜２８は、例えば温度１６０℃程度の熱リン酸液に約３０〜４０分間浸す方法を用いてエッチングされる。また、シリコン酸化膜２７は、濃度が例えば５％程度のフッ酸液に約１〜２分間浸す方法を用いてエッチングされる。。また、高耐圧ＭＯＳトランジスタ領域２Ａにシリコン酸化膜２７のエッチング残りが存在することを防止するために、シリコン酸化膜２７の膜厚に対して数１０％程度のオーバエッチングを行うことが好ましい。この際、レジストパターンＲ２が存在しない領域における素子分離絶縁膜、すなわち高耐圧ＭＯＳトランジスタ領域２Ａにおける素子分離絶縁膜１２Ａの上部もオーバエッチングにより除去される。これにより、図８（ｃ）に示すように、上部が削れた素子分離絶縁膜２２ａが形成される。ただし、シリコン酸化膜２７の膜厚は、実施例１におけるゲート絶縁膜１３の膜厚（例えば３０〜５０ｎｍ）よりも薄い膜厚（例えば１０〜２０ｎｍ）であるため、素子分離絶縁膜１２Ａ上部の除去される膜厚は、実施例１においてゲート酸化膜１３を除去する際に除去される素子分離絶縁膜１２Ｂ上部の膜厚よりも薄い。すなわち、本実施例によれば、素子分離絶縁膜のオーバエッチングされる量を少なくすることができる。なお、熱リン酸液を用いたウェットエッチングでは、シリコン酸化膜２７に対して十分な選択比を有しつつシリコン窒化膜２８をエッチングすることが可能であるため、このエッチング工程におけるシリコン酸化膜２７の膜減りは無視することが可能である。また、フッ酸液を用いたウェットエッチングでは、実施例１でも述べたように、シリコン基板（半導体基板１１）に対して十分な選択比を有しつつシリコン酸化膜２７を除去することが可能である。ただし、上述のオーバエッチングにより、半導体基板１１表面は微小ではあるがエッチング除去される。したがって、レジストパターンＲ２のエッジ部分（すなわち境界１ａ）が位置される半導体層１ｂ表面には、図８（ｃ）に示すように、微小な段差１ｃが形成される。また、このようにエッチングを行った後、残ったシリコン窒化膜２８上のレジストパターンＲ２は除去される。
次に、半導体基板１１全面を熱酸化処理することで、図９（ａ）に示すように、高耐圧ＭＯＳトランジスタ用のゲート絶縁膜２３Ａを高耐圧ＭＯＳトランジスタ領域２Ａに形成する。ゲート絶縁膜２３Ａの膜厚は、後述におけるシリコン酸化膜２７Ｂのエッチング工程において除去される膜厚を考慮して、動作させる電圧で破壊されない程度の膜厚、例えば３０〜５０ｎｍ程度よりも、上記工程で除去される分（例えば１１〜２２ｎｍ）、厚い膜厚（例えば４１〜５２ｎｍ）とすることが好ましい。この際、低耐圧ＭＯＳトランジスタ領域２Ｂ上に形成されたシリコン窒化膜２８Ｂが酸化防止用の保護膜として機能するため、低耐圧ＭＯＳトランジスタ領域２Ｂにはゲート絶縁膜２３Ａが形成されることなく且つシリコン酸化膜２７Ｂの膜厚が増加することが無い。また、この際の熱酸化処理条件としては、例えば温度を８５０℃とし、時間を約３０〜４０分とすることができる。
次に、図８（ｃ）において説明した方法と同様のウェットエッチング方法を用いることで、低耐圧ＭＯＳトランジスタ領域２Ｂに残っているシリコン窒化膜２８Ｂおよびシリコン酸化膜２７Ｂを除去する。これにより、図９（ｂ）に示すように、低耐圧ＭＯＳトランジスタ領域２Ｂにおける半導体基板１１が露出される。この際、シリコン酸化膜であるゲート絶縁膜２３Ａもエッチングされることで、図９（ｂ）に示すように、所望する膜厚（例えば３０〜５０ｎｍ）程度のゲート絶縁膜２３Ｃが形成される。また、上述したオーバエッチングにより、素子分離絶縁膜１２Ｂの上部も除去される。これにより、図９（ｃ）に示すように、上部が削れた素子分離絶縁膜２２ｂが形成される。ただし、上述したように、シリコン酸化膜２７の膜厚は、実施例１におけるゲート絶縁膜１３の膜厚（例えば３０〜５０ｎｍ）よりも薄い膜厚（例えば１０〜２０ｎｍ）であるため、素子分離絶縁膜１２Ｂ上部の除去される膜厚は、実施例１においてゲート酸化膜１３を除去する際に除去される素子分離絶縁膜１２Ｂ上部の膜厚よりも薄い。すなわち、本実施例によれば、素子分離絶縁膜のオーバエッチングされる量を少なくすることができる。また、素子分離絶縁膜１２Ａと素子分離絶縁膜１２Ｂとのエッチングされる膜厚を等しくすることが可能となる。すなわち、エッチングにより形成された素子分離絶縁膜２２ａと素子分離絶縁膜２２ｂとの上平面の高さを揃えることが可能となる。
次に、半導体基板１１全面を熱酸化処理することで、図９（ｃ）に示すように、低耐圧ＭＯＳトランジスタ用のゲート絶縁膜２３Ｂを低耐圧ＭＯＳトランジスタ領域２Ｂに形成する。ゲート絶縁膜２３Ｂの膜厚は、実施例１と同様に、動作させる電圧および低耐圧ＭＯＳトランジスタに要求される性能に依って決定される。この膜厚は、例えば２〜７ｎｍ程度とすることができる。また、この際の熱酸化処理条件としては、例えば温度を８５０℃とし、時間を約１０分とすることができる。
次に、ゲート絶縁膜２３Ｃおよび２３Ｂが形成された半導体基板１１全面にポリシリコンを例えば２００〜３００ｎｍ程度堆積させ、これを既知のフォトリソグラフィ法およびエッチング法を用いて加工することで、高耐圧ＭＯＳトランジスタ領域２Ａにおけるゲート絶縁膜２３Ｃ上にゲート電極１４を形成すると共に、低耐圧ＭＯＳトランジスタ領域２Ｂにおけるゲート絶縁膜２３Ｂ上にゲート電極１４を形成する。次に、形成したゲート電極１４をマスクとして半導体基板１１全面をエッチバックすることで、ゲート電極１４下以外のゲート絶縁膜２３Ｃおよび２３Ｂを除去する。これにより、図１０（ａ）に示す構造を得る。
次に、公知のＣＶＤを用いて半導体基板１１全面に酸化シリコンまたは窒化シリコンよりなる絶縁膜を例えば１００ｎｍ程度形成した後、公知のエッチング技術を用いて絶縁膜をエッチバックすることで、図１０（ｂ）に示すように、ゲート電極１４側面にそれぞれサイドウォール１６を形成する。
その後、素子分離絶縁膜２２ａおよび２２ｂ、ゲート電極１４ならびにサイドウォール１６をマスクとして自己整合的に例えばヒ素（Ａｓ）イオンを半導体基板１１に注入することで、図７（ａ）に示すように、高耐圧ＭＯＳトランジスタ領域２Ａおよび低耐圧ＭＯＳトランジスタ領域２Ｂにおける各アクティブ領域ＡＲに、ゲート電極１４およびサイドウォール１６下を挟む一対のソース・ドレイン領域１５を形成する。これに対し、半導体層１ｂには、基板電位（ウェル電位とも言う）を得るために、例えばｐ型の不純物（例えばボロン（Ｂ））イオンが注入される。これにより、半導体層１ｂの導電性が向上する。
以上の工程を経ることで、同一半導体基板１１上に低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタとが形成された半導体装置２を製造することができる。
〔作用効果〕
以上のように、本実施例によれば、高耐圧ＭＯＳトランジスタ領域３Ａにおけるアクティブ領域ＡＲを囲むように素子分離領域２２ａが形成され、低耐圧ＭＯＳトランジスタ領域２Ｂにおけるアクティブ領域ＡＲを囲むように素子分離絶縁膜２２ｂが形成されると共に、隣接する高耐圧ＭＯＳトランジスタ領域２Ａと低耐圧ＭＯＳトランジスタ領域２Ｂとの間にアクティブ領域と同等である半導体層１ｂが形成されている。この構成において、隣接する高耐圧ＭＯＳトランジスタ領域２Ａと低耐圧ＭＯＳトランジスタ領域２Ｂとの境界１ａが半導体層１ｂ上に設定されているため、高耐圧ＭＯＳトランジスタ領域２Ａと低耐圧ＭＯＳトランジスタ領域２Ｂとを電気的に分離するための、素子分離絶縁膜２２ａおよび２２ｂに段差が形成されることが無い。これにより、例えばポリシリコンよりなるゲート電極１４を形成する際のフォトリソグラフィ工程などにおいて、解像不良や、ポリシリコン膜のエッチング残りなどが発生することを防止できる。
さらに、高耐圧ＭＯＳトランジスタ領域２Ａ（ただし、低耐圧ＭＯＳトランジスタ領域２Ｂであってもよい）を囲むようにアクティブ領域ＡＲと同等の半導体層１ｂをレイアウトしているので、この半導体層１ｂに任意の電位を与えることで、フィールド間リークを抑制することができる。
以上のような効果により、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが単一の半導体基板に形成された半導体装置において、オープンやショートやリークなどの不具合が発生することを防止することが可能となる。
さらにまた、本実施例によれば、素子分離絶縁膜２２ａ、２２ｂにおける除去された量を削減することが可能となる。また、本実施例では、素子分離絶縁膜２２Ａと素子分離絶縁膜２２Ｂとが、共にシリコン酸化膜２７の膜厚に従ってエッチングされるため、高耐圧ＭＯＳトランジスタ領域２Ａにおける素子分離絶縁膜２２ａの上面の位置と、低耐圧ＭＯＳトランジスタ領域２Ｂにおける素子分離絶縁膜２２ｂの上面の位置とを同等の高さとすることができる。この結果、後述するゲート電極１４の形成工程において素子分離領域２２ａおよび２２ｂ上に堆積したポリシリコン膜をフォトリソグラフィ法によりエッチング除去する際、位置ずれや焦点ずれなどに対する露光マージンを広げることが可能となる。
さらに、素子分離絶縁膜２２ａおよび２２ｂの高さが均一であることから、これら素子分離絶縁膜２２ａおよび２２ｂ上のゲート電極１４上に形成するコンタクトホールの深さも均一とすることができる。この結果、コンタクトホールを形成する際のエッチング条件に対するエッチングマージンも広げることが可能となる。
なお、上記した各実施例では、ｎ型の高耐圧ＭＯＳトランジスタおよびｎ型の低耐圧ＭＯＳトランジスタが単一半導体基板上に形成される場合を例に挙げて説明したが、本発明はこれに限定されず、例えばドープする不純物の導電型をｎ型からｐ型に入れ換えることで、ｐ型の高耐圧ＭＯＳトランジスタとｐ型の低耐圧ＭＯＳトランジスタとが単一半導体基板上に形成された半導体装置、ならびにｎ型とｐ型との高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタが単一半導体基板に混在して形成された半導体装置を実現することも可能である。
また、上記した各実施例では、２種類のＭＯＳトランジスタ（高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタ）が単一半導体基板に形成される場合、換言すれば２種類の膜厚を有するゲート絶縁膜が単一半導体基板に形成される場合を例に挙げて説明したが、本発明はこれに限定されず、３種類以上の膜厚を有するゲート絶縁膜が単一半導体基板上に形成される場合でも、同様に適用することが可能である。
さらに、上述した各実施例では、ゲート絶縁膜（１３、１３Ｂ、２３Ａおよび２３Ｂ）ならびにシリコン酸化膜（２７）の形成に熱酸化処理を用いたが、本発明はこれに限定されず、半導体基板１１表面に所望の膜厚を有する高抵抗膜を形成することが可能な高抵抗化処理であれば、形成される膜種が本発明の趣旨に適合する限り、これを適用することができる。
さらにまた、上記実施例１および実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
従来技術による半導体装置９００の構成を示す図である。 従来技術による半導体装置９００の製造方法を示すプロセス図である（１）。 従来技術による半導体装置９００の製造方法を示すプロセス図である（２）。 本発明の実施例１による半導体装置１の構成を示す図である。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。 本発明の実施例２による半導体装置２の構成を示す図である。 本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（１）。 本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（２）。 本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（３）。
符号の説明
１、２ 半導体装置
１Ａ、２Ａ 高耐圧ＭＯＳトランジスタ領域
１Ｂ、２Ｂ 低耐圧ＭＯＳトランジスタ領域
１ａ 境界
１ｂ 半導体層
１ｃ 段差
１１ 半導体基板
１２Ａ、１２Ｂ、１２ｂ、２２ａ、２２ｂ 素子分離絶縁膜
１３、１３Ａ、１３Ｂ、１３ａ、１３ｂ、２３Ａ、２３Ｂ、２３Ｃ、２３ａ、２３ｂ ゲート絶縁膜
１４ ゲート電極
１５ ソース・ドレイン領域
１６ サイドウォール
２７ シリコン酸化膜
２８ シリコン窒化膜
ＡＲ アクティブ領域
ＦＲ フィールド領域
Ｒ１、Ｒ２ レジストパターン

Claims (22)

  1. １つの半導体基板が第１素子形成領域と第２素子形成領域とを有する半導体装置であって、
    前記第１素子形成領域を囲む第１素子分離領域と、
    前記第２素子形成領域を囲む第２素子分離領域と、
    隣接する前記第１および第２素子分離領域を物理的に分離する分離領域と、
    前記第１および第２素子形成領域それぞれに形成され、それぞれ異なる膜厚を有するゲート絶縁膜と、
    それぞれの前記ゲート絶縁膜上に形成されたゲート電極と
    を有することを特徴とする半導体装置。
  2. 前記分離領域は半導体層であることを特徴とする請求項１記載の半導体装置。
  3. 前記分離領域は前記半導体基板の一部であることを特徴とする請求項１記載の半導体装置。
  4. 前記半導体層は不純物が拡散されていることを特徴とする請求項１記載の半導体装置。
  5. 前記半導体層は、所定の電位が与えられることを特徴とする請求項１記載の半導体装置。
  6. 半導体基板を準備する工程と、
    前記半導体基板における第１所定領域を囲む第１素子分離絶縁膜を形成する工程と、
    前記半導体基板における第２所定領域を囲む第２素子分離絶縁膜を、前記第１素子分離絶縁膜との間に当該第１および第２素子分離絶縁膜を物理的に分離する分離領域を介在させつつ形成する工程と、
    前記第１および第２素子分離絶縁膜が形成された前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１所定領域上の前記第１絶縁膜を覆い且つエッジの一部が前記分離領域上に位置するレジストを前記第１絶縁膜上に形成する工程と、
    前記レジストをマスクとして前記第１絶縁膜を除去することで前記第２所定領域を露出させる工程と、
    前記第２所定領域上に第２絶縁膜を形成する工程と、
    前記第１および第２絶縁膜上にそれぞれゲート電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  7. 前記分離領域は半導体層であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記レジストをマスクとして前記第１絶縁膜を除去することで前記第２所定領域を露出させる前記工程は、ウェットエッチングにより前記第１絶縁膜を除去することを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記半導体基板はシリコン基板であり、
    前記第１絶縁膜はシリコン酸化膜であり、
    前記ウェットエッチングではフッ酸液を用いて前記第１絶縁膜を除去することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１絶縁膜は酸化膜であることを特徴とする請求項６記載の半導体装置の製造方法。
  11. 前記第１絶縁膜は熱酸化処理により形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記分離領域表面に段差が形成されていることを特徴とする請求項６記載の半導体装置の製造方法。
  13. 半導体基板を準備する工程と、
    前記半導体基板における第１所定領域を囲む第１素子分離絶縁膜を形成する工程と、
    前記半導体基板における第２所定領域を囲む第２素子分離絶縁膜を、前記第１素子分離絶縁膜との間に当該第１および第２素子分離絶縁膜を物理的に分離する分離領域を介在させつつ形成する工程と、
    前記第１および第２素子分離絶縁膜が形成された前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に保護膜を形成する工程と、
    前記第２所定領域上の前記第１絶縁膜を覆い且つエッジの一部が前記分離領域に位置するレジストを前記第１絶縁膜上に形成する工程と、
    前記レジストをマスクとして前記保護膜および前記第１絶縁膜を除去することで前記第１所定領域および前記第１素子分離絶縁膜を露出させる工程と、
    前記第１所定領域上に第２絶縁膜を形成する工程と、
    前記保護膜および前記第１絶縁膜を除去することで前記第２所定領域および前記第２素子分離絶縁膜を露出させる工程と、
    前記第２所定領域上に第３絶縁膜を形成する工程と、
    前記第２および第３絶縁膜上にそれぞれゲート電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  14. 前記第２絶縁膜の膜厚は前記第１絶縁膜および前記第３絶縁膜の膜厚よりも厚いことを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記第１絶縁膜はウェットエッチングにより除去されることを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 前記半導体基板はシリコン基板であり、
    前記第１絶縁膜はシリコン酸化膜であり、
    前記ウェットエッチングではフッ酸液を用いることを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記レジストをマスクとして前記保護膜および前記第１絶縁膜を除去することで前記第１所定領域および前記第１素子分離絶縁膜を露出させる前記工程は、ウェットエッチングにより前記保護膜および前記第１絶縁膜を除去することを特徴とする請求項１３記載の半導体装置の製造方法。
  18. 前記保護膜および前記第１絶縁膜を除去することで前記第２所定領域および前記第２素子分離絶縁膜を露出させる前記工程は、ウェットエッチングにより前記保護膜および前記第１絶縁膜を除去することを特徴とする請求項１３記載の半導体装置の製造方法。
  19. 前記半導体基板はシリコン基板であり、
    前記第１絶縁膜はシリコン酸化膜であり、
    前記保護膜はシリコン窒化膜であり、
    前記ウェットエッチングでは、熱リン酸液を用いて前記保護膜を除去し、フッ酸液を用いて前記第１絶縁膜を除去することを特徴とする請求項１７または１８記載の半導体装置の製造方法。
  20. 前記第１から第３絶縁膜は酸化膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
  21. 前記第１から第３絶縁膜は熱酸化処理により形成されることを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 前記分離領域表面に段差が形成されていることを特徴とする請求項１３記載の半導体装置の製造方法。




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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062182A (ja) * 2008-09-01 2010-03-18 Renesas Technology Corp 半導体集積回路装置
US8907423B2 (en) 2011-10-11 2014-12-09 Renesas Electronics Corporation Method of manufacturing a semiconductor device and the semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2037496B1 (en) 2006-06-30 2016-04-06 Fujitsu Semiconductor Limited Semiconductor device and semiconductor manufacturing method
US10115625B2 (en) * 2016-12-30 2018-10-30 Globalfoundries Singapore Pte. Ltd. Methods for removal of hard mask
US11968828B2 (en) * 2019-07-09 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device with a dual gate dielectric layer having middle portion thinner than the edge portions

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936243A (ja) * 1995-07-19 1997-02-07 Ricoh Co Ltd 半導体装置とその製造方法
JP2000349164A (ja) * 1999-06-08 2000-12-15 Nec Corp 素子分離絶縁膜を有する半導体装置の製造方法
JP2002100683A (ja) * 2000-07-21 2002-04-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003318277A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp 半導体装置の製造方法
JP2004047889A (ja) * 2002-07-15 2004-02-12 Sony Corp 不揮発性半導体メモリ装置およびその製造方法
JP2004297044A (ja) * 2003-03-10 2004-10-21 Toshiba Corp 半導体装置及びその製造方法
JP2005012104A (ja) * 2003-06-20 2005-01-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2005051022A (ja) * 2003-07-28 2005-02-24 Seiko Epson Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150665A (ja) 1998-11-18 2000-05-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000200836A (ja) 1999-01-07 2000-07-18 Hitachi Ltd 半導体装置およびその製造方法
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
US20030134479A1 (en) * 2002-01-16 2003-07-17 Salling Craig T. Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
JP4128396B2 (ja) * 2002-06-07 2008-07-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US7241662B2 (en) * 2002-06-24 2007-07-10 Micron Technology, Inc. Reduction of field edge thinning in peripheral devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936243A (ja) * 1995-07-19 1997-02-07 Ricoh Co Ltd 半導体装置とその製造方法
JP2000349164A (ja) * 1999-06-08 2000-12-15 Nec Corp 素子分離絶縁膜を有する半導体装置の製造方法
JP2002100683A (ja) * 2000-07-21 2002-04-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003318277A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp 半導体装置の製造方法
JP2004047889A (ja) * 2002-07-15 2004-02-12 Sony Corp 不揮発性半導体メモリ装置およびその製造方法
JP2004297044A (ja) * 2003-03-10 2004-10-21 Toshiba Corp 半導体装置及びその製造方法
JP2005012104A (ja) * 2003-06-20 2005-01-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2005051022A (ja) * 2003-07-28 2005-02-24 Seiko Epson Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062182A (ja) * 2008-09-01 2010-03-18 Renesas Technology Corp 半導体集積回路装置
US8907423B2 (en) 2011-10-11 2014-12-09 Renesas Electronics Corporation Method of manufacturing a semiconductor device and the semiconductor device
US9117897B2 (en) 2011-10-11 2015-08-25 Renesas Electronics Corporation MOS device having shalow trench isolations (STI) with different tapered portions

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