JP2002237575A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002237575A
JP2002237575A JP2001032051A JP2001032051A JP2002237575A JP 2002237575 A JP2002237575 A JP 2002237575A JP 2001032051 A JP2001032051 A JP 2001032051A JP 2001032051 A JP2001032051 A JP 2001032051A JP 2002237575 A JP2002237575 A JP 2002237575A
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浩 岩田
Akihide Shibata
晃秀 柴田
Seizo Kakimoto
誠三 柿本
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET

Abstract

(57)【要約】 【課題】 ゲート電極端から素子分離領域までの距離が
小さくなっても、オフリークの増加不良を起こさないＤ
ＴＭＯＳを用いた半導体装置及びその製造方法を提供す
ること。 【解決手段】 素子分離領域は、幅が略一定の深い素子
分離領域２２と、ＳＴＩからなる浅い素子分離領域２３
とからなる。ＳＴＩからなる浅い素子分離領域２３はバ
ーズビークが小さくて、ＰＭＯＳからなるＤＴＭＯＳ２
のバーズビーク起因の応力によるオフリーク不良が防止
される。また、境界部素子分離領域は、複合素子分離領
域であるから、素子分離領域への絶縁膜の埋め込みが容
易になる。また、上記深い素子分離領域２２は幅が略一
定であるので、深い素子分離領域２２の形成が簡単であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＭＯＳＦＥ
Ｔ（Metal Oxide Semiconductor Field Effect Transis
tor）等の電界効果トランジスタと素子分離領域とを備
えた半導体装置に関し、より詳しくは、ゲート電極とウ
ェル領域が電気的に接続された動的閾値トランジスタと
素子分離領域とを備えた半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴを用いたＣＭＯＳ（相補型
ＭＯＳ：Complementary Metal OxideSemiconductor）回
路において、動作電圧を下げて消費電力を大幅に減少さ
せる技術として、バルク基板を用いた動的閾値トランジ
スタ（以下、ＤＴＭＯＳという。）が提案されている
（特開平１０−２２４６２号公報、特開２０００−８２
８１５号公報、Novel Bulk Threshold Voltage MOSFET
(B-DTMOS) with AdvancedIsolation(SITOS) and Gate t
o Shallow Well Contact(SSS-C) Processes forUltra L
ow Power Dual Gate CMOS, H.Kotaki et al., IEDM Tec
h. Dig., p459,1996）。
【０００３】Ｎ型及びＰ型のＤＴＭＯＳの概略断面図を
図１４に示す。図１４中、１１１は基板、１１２はＮ型
の深いウェル領域、１１３はＰ型の深いウェル領域、１
１４はＰ型の浅いウェル領域、１１５はＮ型の浅いウェ
ル領域、１１６は素子分離領域、１１７はＮ型のソース
領域、１１８はＮ型のドレイン領域、１１９はＰ型のソ
ース領域、１２０はＰ型のドレイン領域、１２１はゲー
ト絶縁膜、１２２はゲート電極、１２３はＮ型ＤＴＭＯ
Ｓ、１２４はＰ型ＤＴＭＯＳをそれぞれ示している。ま
た、図示しないが、ゲート電極１２２はＮ型ＤＴＭＯＳ
１２３ではＰ型の浅いウェル領域１１４とコンタクト孔
を介して電気的に接続されている。同様に、Ｐ型ＤＴＭ
ＯＳ１２４では、ゲート電極１２２はＮ型の浅いウェル
領域１１５とコンタクト孔を介して電気的に接続されて
いる。図１４の素子分離領域１１６部の詳細を図１５に
示す。上記素子分離領域１１６は、ＬＯＣＯＳ（ロコ
ス：Local Oxidation of Silicon）酸化膜部分１２５と
溝型部分１２６とからなる。
【０００４】以下、ＤＴＭＯＳの動作原理を図１４を参
照してＮ型ＤＴＭＯＳ１２３の場合で説明する。上記Ｎ
型ＤＴＭＯＳ１２３において、ゲート電極１２２の電位
がローレベルにあるとき（オフ時）は浅いウェル領域１
１４の電位もローレベルにあり、実効的な閾値は通常の
ＭＯＳＦＥＴの場合と変わりない。したがって、オフ電
流値（オフリーク）は通常のＭＯＳＦＥＴの場合と同じ
である。
【０００５】一方、上記ゲート電極１２２の電位がハイ
レベルにある時（オン時）は浅いウェル領域１１４の電
位もハイレベルになり、基板バイアス効果により実効的
な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合
に比べて増加する。このため、低電源電圧で低リーク電
流を維持しながら大きな駆動電流を得ることができる。
【０００６】ところで、ＤＴＭＯＳ１２３，１２４はゲ
ート電極１２２と浅いウェル領域１１４，１１５とが電
気的に短絡されている。このため、ゲート電極１２２の
電位が変化すると、浅いウェル領域１１４，１１５の電
位も同様に変化する。したがって、各ＤＴＭＯＳ１２
３，１２４の浅いウェル領域１１４，１１５は、隣接す
るＭＯＳＦＥＴの浅いウェル領域と互いに電気的に分離
されていなければならない。上記素子分離領域１１６の
溝型部分１２６の深さは、互いに隣接するＭＯＳＦＥＴ
の浅いウェル領域を互いに電気的に分離するように設定
される。上記素子分離領域１１６のＬＯＣＯＳ酸化膜部
分１２５は、例えばゲート電極１２２の配線部分などに
設けるものであり、ゲート領域とウェル領域間の静電容
量を減少させることができる。
【０００７】
【発明が解決しようとする課題】ところで、素子の微細
化が進むことにより、ゲート電極端から素子分離領域ま
での距離（図１４中のＷｓｄ）は、ますます小さくな
る。ソース領域及びドレイン領域を非常に小さくするこ
とが可能な、積上げ型のソース領域及びドレイン領域を
もつＰ型ＭＯＳ（構造及び製法は特開２０００−８２８
１５号公報に記載）を作成し、トランジスタ特性を測定
したところＰ型ＭＯＳに異常なリーク電流がみられた。
図１６は、ゲート電圧に対するドレイン電流の変化を示
したものであり、実線はＷｓｄが小さいもの（Ｗｓｄ＝
０．４０μｍ）であり、点線はＷｓｄが大きいもの（Ｗ
ｓｄ＝１．０μｍ）である。
【０００８】このリーク電流はＰ型ＭＯＳのみにあらわ
れ、Ｗｓｄが小さい時のみにあらわれた。また、リーク
電流値は、Ｗｓｄが同じであっても素子毎のばらつきが
大きかった。なお、これらの素子は、Ｗｓｄのみが異な
り、ゲート長、ゲート幅、チャネル不純物濃度等は同一
のものである。図１６の例では、ゲート電圧が０Ｖの時
（トランジスタがオフ時）、Ｗｓｄ＝０．４μｍで、Ｗ
ｓｄ＝１．０μｍの時よりもオフ電流が４桁増加してお
り、ＣＭＯＳ回路ではリーク電流となって低消費電力化
を妨げてしまう。
【０００９】本発明は、上記課題を解決するべくなされ
たものであり、その目的は、素子の微細化にともないゲ
ート電極端から素子分離領域までの距離が小さくなって
も、オフリークの増加不良を起こさないＤＴＭＯＳを用
いた半導体装置及びその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】発明が解決しようとする
課題で述べたＰ型ＭＯＳのオフリーク不良の原因とし
て、以下のことが考えられる。ＬＯＣＯＳ（ロコス）酸
化工程で発生するバーズビークがゲート電極端に接近
し、バーズビーク起因の応力がゲート電極端またはゲー
ト酸化膜において不純物の異常拡散を引き起こしたと考
えられる。不純物が異常拡散を起こしてチャネル不純物
濃度が薄くなる部分が発生すると、オフリークが増大す
る原因となる。
【００１１】以上のことから、この不良を改善するため
には、大きなバーズビークをともなうＬＯＣＯＳ酸化を
行わなければよいと考えられる。例えば、図１７に示す
ように、素子分離領域としてＳＴＩ（Shallow Trench I
solation）１２６を用いればよい。しかし、素子分離領
域の深さは、浅いウェル領域を電気的に分離しなければ
ならないため、例えば０．６μｍ以上であることが要求
される。また、素子分離領域の幅は、最小加工寸法から
非常に広いものまでさまざまである。しかし、このよう
に深いＳＴＩ１２６を種々の幅で形成するのは大変に難
しいという問題がある。なぜなら、さまざまな幅を持
ち、かつ、深い溝に絶縁物を埋め込むのは困難だからで
ある。
【００１２】そこで、本発明の半導体装置では、素子分
離領域は、略幅が一定の深い素子分離領域と、ＳＴＩか
らなる浅い素子分離領域とからなっている。そのため、
上記浅い素子分離領域はバーズビークが小さくて、ＤＴ
ＭＯＳ（動的閾値トランジスタ）をＰＭＯＳから構成し
ても、オフリーク不良が抑制され、かつ、素子分離領域
への絶縁膜の埋め込みが容易になる。また、上記深い素
子分離領域は幅が略一定であるので、深い素子分離領域
の形成が簡単である。
【００１３】本発明の半導体装置は、半導体基板と、上
記半導体基板内に形成された第１導電型の深いウェル領
域と、上記第１導電型の深いウェル領域内に形成された
第２導電型の浅いウェル領域と、上記第２導電型の浅い
ウェル領域上に形成され、ゲート電極と上記第２導電型
の浅いウェル領域が短絡された動的閾値トランジスタ
と、上記第２導電型の浅いウェル領域上に形成され、か
つ、上記第１導電型の深いウェル領域と上記第２導電型
の浅いウェル領域との接合の深さよりも浅い深さを有す
るＳＴＩからなる浅い素子分離領域と、上記第２導電型
の浅いウェル領域を貫通して第１導電型の深いウエル領
域上に形成されると共に、上記第１導電型の深いウェル
領域と上記第２導電型の浅いウェル領域との接合の深さ
よりも深い深さを有する幅が略一定の深い素子分離領域
とを備えることを特徴としている。
【００１４】本明細書において、第１導電型とは、Ｐ型
又はＮ型を意味する。また、第２導電型とは、第１導電
型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。
【００１５】上記発明によれば、素子分離領域は、幅が
略一定の深い素子分離領域と、ＳＴＩからなる浅い素子
分離領域とからなるので、動的閾値トランジスタをＰＭ
ＯＳから構成しても、バーズビーク起因の応力によるＰ
ＭＯＳのオフリーク不良を防止することができ、かつ、
素子分離領域への絶縁膜の埋め込みが容易になる。ま
た、上記深い素子分離領域は幅が略一定であるので、深
い素子分離領域の形成が簡単である。また、素子分離領
域は、幅が略一定の深い素子分離領域と、ＳＴＩからな
る浅い素子分離領域とからなるので、素子や素子間のマ
ージンを小さくすることができる。
【００１６】１実施の形態では、上記半導体基板内に形
成された第２導電型の深いウェル領域と、上記第２導電
型の深いウェル領域内に形成された第１導電型の浅いウ
ェル領域と、上記第１導電型の浅いウェル領域上に形成
され、ゲート電極と上記第１導電型の浅いウェル領域が
短絡された動的閾値トランジスタと、上記第１導電型の
浅いウェル領域上に形成され、かつ、上記第２導電型の
深いウェル領域と上記第１導電型の浅いウェル領域との
接合の深さよりも浅い深さを有するＳＴＩからなる浅い
素子分離領域と、上記第１導電型の浅いウェル領域を貫
通して第２導電型の深いウエル領域上に形成されると共
に、上記第２導電型の深いウェル領域と上記第１導電型
の浅いウェル領域との接合の深さよりも深い深さを有す
る幅が略一定の深い素子分離領域と、上記第１導電型と
第２導電型の深いウエル領域の境界部、及び、上記第１
導電型と第２導電型の浅いウエル領域の境界部に設けら
れた境界部素子分離領域とを備える。
【００１７】上記実施の形態の半導体装置は、相補型に
構成したもので、動的閾値トランジスタに対称出力特性
を持たせることができて、更に、低消費電力化が可能と
なる。
【００１８】１実施の形態では、上記動的閾値トランジ
スタは、その動的閾値トランジスタのソース領域及びド
レイン領域の一部が、上記動的閾値トランジスタのゲー
ト絶縁膜がなす面より上に存在する積上げ型の構造を有
する。
【００１９】上記実施の形態によると、上記ソース領域
及びドレイン領域が積み上げ型になっているから、コン
タクトが素子分離領域にはみ出して、素子分離領域を掘
ってしまっても、ソース領域及びドレイン領域とウェル
領域との接合が剥き出しにならないので、リーク電流が
問題とはならない。
【００２０】更に、上述のように、上記ソース領域及び
ドレイン領域を積上げ型にすることによって、ソース領
域及びドレイン領域の表面積が大きくなって、コンタク
トをとる際に、ソース領域及びドレイン領域の表面とコ
ンタクトとの接続面積を大きくとりやすい。
【００２１】更にまた、動的閾値トランジスタを含む集
積回路において、深さの異なる二種類の素子分離領域を
用い、かつ、積上げ型のソース領域及びドレイン領域を
もつ動的閾値トランジスタ（電界効果トランジスタ）を
用いているので、効果的に素子面積を小さくすることが
できる。特に、浅い素子分離領域をＳＴＩとしているの
で、バーズビークがほとんど発生しないので、積上げ型
のソース領域及びドレイン領域の幅が小さいという特性
を最大限引き出すことができる。
【００２２】したがって、上記実施の形態によれば、素
子の面積を更に小さく抑えることができ、高集積化が可
能な動的閾値トランジスタを含む集積回路が提供され
る。
【００２３】１実施の形態では、上記境界部素子分離領
域は、上記浅いウエル領域と深いウエル領域との接合の
深さよりも浅い深さを有するＳＴＩからなる浅い素子分
離領域とその浅い素子分離領域の両側に位置して上記接
合の深さよりも深い深さを有する幅が略一定の深い素子
分離領域とからなる複合素子分離領域である。
【００２４】上記実施の形態によれば、上記複合素子分
離領域は、ＳＴＩからなる浅い素子分離領域の両側に幅
が略一定の深い素子分離領域を形成してなるので、単に
幅の広い深い素子分離領域を設けた場合に比べて、酸化
膜等の埋め込みが容易で、幅の広い複合素子分離領域を
比較的容易に形成することができる。また、上記複合素
子分離領域によると、浅い素子分離領域の両側に深い素
子分離領域が存在するので、第１導電型の深いウェル領
域と第１導電型の浅いウェル領域との間、または、第２
導電型の深いウェル領域と第２導電型の浅いウェル領域
との間のパンチスルーを効果的に防ぐことができる。し
たがって、少ない素子分離マージンで、複数の動的閾値
トランジスタの間を効果的に分離できる。
【００２５】１実施の形態では、上記境界部素子分離領
域は、上記浅いウエル領域と深いウエル領域との接合の
深さよりも深い深さを有する幅が略一定の深い素子分離
領域とその深い素子分離領域の両側に位置して上記接合
の深さよりも浅い深さを有するＳＴＩからなる浅い素子
分離領域とからなる複合素子分離領域である。
【００２６】上記実施の形態によれば、上記複合素子分
離領域は、幅が略一定の深い素子分離領域とその深い素
子分離領域の両側に位置するＳＴＩからなる浅い素子分
離領域とからなるので、単に幅の広い深い素子分離領域
を設ける場合に比べて、複合素子分離領域への酸化膜の
埋め込みが容易で、幅の広い複合素子分離領域を比較的
容易に形成することができる。また、上記複合素子分離
領域によると、少ない素子分離マージンで、第１導電型
と第２導電型の浅いウェル領域を効果的に分離できて、
動的閾値トランジスタの閾値の変化を抑制することがで
きる。
【００２７】また、本発明の半導体装置の製造方法は、
上記いずれか１つの半導体装置の製造方法であって、半
導体基板上に第１の膜を形成する工程と、上記第１の膜
に第１の開口窓を形成する工程と、上記第１の膜をマス
クとして半導体基板を部分的にエッチングして第１の分
離溝を形成する工程と、上記第１の膜及び上記第１の分
離溝の上に第２の膜を形成する工程と、上記第２の膜に
第２の開口窓を形成する工程と、上記第２の膜をマスク
として上記第１の膜を部分的にエッチングする工程と、
上記第１の膜をマスクとして半導体基板を部分的にエッ
チングして第２の分離溝を形成する工程と、上記第１の
膜上、第１の分離溝上及び第２の分離溝上に絶縁膜を堆
積し、第１の分離溝及び第２の分離溝を埋めこむ工程と
を備えることを特徴としている。
【００２８】この発明によれば、上記第１の膜は、上記
第１の分離溝を形成するためのマスクと、上記第２の分
離溝を形成するためのマスクとを兼ねている。したがっ
て、上記半導体装置を作成する工程を少なくすることが
できる。また、上記第２の分離溝を形成する際に、上記
第１の分離溝も一様にエッチングされるので、上記第１
の分離溝に不要な段差が生じない。
【００２９】１実施の形態では、上記第１の膜はシリコ
ン酸化膜とシリコン窒化膜との積層膜であり、上記第２
の膜はフォトレジストであり、上記絶縁膜は酸化膜であ
る。
【００３０】上記実施の形態によれば、マスクとしての
機能を２回果たす必要のある第１の膜を、アッシング処
理や弗化水素酸処理に耐性のある積層膜とし、マスクと
しての機能を１回のみ果たせばよい第２の膜を、アッシ
ング処理で容易に除去できるフォトレジストからなる膜
としている。したがって、上記半導体装置の製造方法を
簡略化することができる。
【００３１】
【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。
【００３２】本発明に使用することができる半導体基板
としては、特に限定されないが、シリコン基板が好まし
い。また、半導体基板は、Ｐ型及びＮ型の導電型を有し
ていても良い。
【００３３】（実施の形態１）図１〜４は、本発明の実
施の形態１の半導体装置の模式図である。図１は平面図
であり、図２は図１の切断面線Ａ−Ａ’から見た断面図
であり、図３は図１の切断面線Ｂ−Ｂ’から見た断面図
であり、図４は図１の切断面線Ｃ−Ｃ’から見た断面図
である。なお、図1ではシリサイド化された領域、ゲー
トサイドウォールスペーサー、層間絶縁膜及び上部メタ
ル配線を、図２〜４では上部メタル配線を省略してい
る。図１〜３は、Ｎ型のＭＯＳＦＥＴからなるＤＴＭＯ
Ｓ１とＰ型のＭＯＳＦＥＴからなるＤＴＭＯＳ２とを各
１つずつの組み合わせた例を示している。しかしなが
ら、これに限定されることなく、複数のＮ型のＭＯＳＦ
ＥＴを含んでいても良く、複数のＰ型のＭＯＳＦＥＴを
含んでいても良い。さらには、単一の導電型のＭＯＳＦ
ＥＴのみで構成されていても良い。また、図４は、Ｐ型
のＭＯＳＦＥＴの断面図であるが、Ｎ型のＭＯＳＦＥＴ
の断面も不純物の導電型が異なる点を除き、同様な構造
を持つ。
【００３４】図２に示すように、本実施の形態１の半導
体装置では、Ｐ型半導体基板１１内に、Ｎ型の深いウェ
ル領域１２とＰ型の深いウェル領域１３が形成されてい
る。
【００３５】上記Ｎ型の深いウェル領域１２内にはＰ型
の浅いウェル領域１４が形成されている。このＰ型の浅
いウェル領域１４内には、Ｐ型の浅いウェル領域１４の
抵抗を低減するためのＰ型の高濃度埋込領域１６が形成
されている。図1〜４では図示していないが、隣接する
ＤＴＭＯＳ等の素子間のＰ型の浅いウェル領域１４は、
電気絶縁性の幅が略一定の深い素子分離領域２２によっ
て相互に分離されている（図8（ii）参照）。Ｐ型の浅
いウェル領域１４には、Ｎ型のソース領域１８及びＮ型
のドレイン領域１９が形成されている。また、このＮ型
のソース領域１８とＮ型のドレイン領域１９との間のチ
ャネル領域上には、ゲート絶縁膜２４を介してゲート電
極２５が形成され、さらにゲート電極２５の側壁にはサ
イドウォールスペーサー２６が形成され、Ｎ型のＤＴＭ
ＯＳ１を構成している。
【００３６】一方、上記Ｐ型の深いウェル領域１３内に
はＮ型の浅いウェル領域１５が形成されている。このＮ
型の浅いウェル領域１５内には、Ｎ型の浅いウェル領域
１５の抵抗を低減するためのＮ型の高濃度埋込領域１７
が形成されている。図1〜４では図示していないが、Ｄ
ＴＭＯＳ２等の隣接する素子間のＮ型の浅いウェル領域
１５は、電気絶縁性の幅が略一定の深い素子分離領域２
２によって相互に分離されている。Ｎ型の浅いウェル領
域１５には、Ｐ型のソース領域２０及びＰ型のドレイン
領域２１が形成されている。また、このＰ型のソース領
域２０とＰ型のドレイン領域２１との間のチャネル領域
上には、ゲート絶縁膜２４を介してゲート電極２５が形
成され、さらにゲート電極２５の側壁にはサイドウォー
ルスペーサー２６が形成され、Ｐ型のＤＴＭＯＳ２を構
成している。
【００３７】上記Ｎ型のソース領域１８及びＰ型のソー
ス領域２０は、層間絶縁膜３０に形成されたコンタクト
孔３１を介して、それぞれ上部メタル配線に電気的に接
続されている。Ｎ型のドレイン領域１９及びＰ型のドレ
イン領域２１は、層間絶縁膜３０に形成されたコンタク
ト孔３２を介して、それぞれ上部メタル配線に電気的に
接続されている。
【００３８】上記ゲート電極２５には、図１，３に示す
ように、ゲート−基板接続領域３３が設けられている。
このゲート−基板接続領域３３の下部の浅いウェル領域
１４，１５には、図３に示すように、Ｎ型のＤＴＭＯＳ
１の場合はＰ型の不純物濃度の濃い領域２７が、Ｐ型の
ＤＴＭＯＳ２の場合はＮ型の不純物濃度の濃い領域２８
が、それぞれ形成されている。ゲート電極２５は、ゲー
ト−基板接続領域３３と不純物濃度が濃い領域２７，２
８を介して、浅いウェル領域１４，１５と電気的に接続
されている。さらに、ゲート電極２５は、層間絶縁膜３
０に形成されたコンタクト孔３４を介して、上部メタル
配線（図示せず。）に電気的に接続されている。
【００３９】図４に示すように、Ｐ型の深いウェル領域
１３は、Ｐ型の浅いウェル領域１４、Ｐ型の不純物濃度
の濃い領域２７及びコンタクト孔３５を介して、上部メ
タル配線に電気的に接続されている。また、図示しては
いないが、Ｎ型の深いウェル１２は、Ｎ型の浅いウェル
１５、Ｎ型の不純物濃度の濃い領域２８及びコンタクト
孔３５を介して、上部メタル配線に電気的に接続されて
いる。なお、ゲート電極２５、Ｎ型のソース領域１８、
Ｎ型のドレイン領域１９、Ｐ型のソース領域２０、Ｐ型
のドレイン領域２１、Ｐ型の不純物濃度の濃い領域２７
及びＮ型の不純物濃度の濃い領域２８の各上部には、コ
ンタクト抵抗を低減する目的で、シリサイド化された領
域２９が形成されている。
【００４０】上記チャネル領域、ソース領域１８，２
０、ドレイン領域１９，２１、ゲート−基板接続領域３
３及び深いウェルコンタクトを設けるために必要な領域
以外であって、かつ、幅が略一定の深い素子分離領域２
２でない領域には、静電容量を減少させるために、ＳＴ
Ｉからなる浅い溝型素子分離領域２３が形成されてい
る。
【００４１】次に、図１〜４に示す半導体装置の作成手
順を述べる。
【００４２】上記素子分離領域２２，２３の形成手順
を、図５及び図６を用いて説明する。まず、図５（ａ）
に示すように、半導体基板４１１上に、素子分離領域を
形成するときマスクとなる膜を形成する。具体的には、
半導体基板４１１上に酸化膜４１２を形成し、次いでＳ
ｉＮ膜４１３をＣＶＤ（化学的気相成長）法により堆積
する。上記酸化膜４１２は、上記ＳｉＮ膜４１３と半導
体基板４１１が直接接しないための緩衝膜となる役割
と、上記ＳｉＮ膜をリン酸で除去する際の保護膜として
の役割を持っている。次いで、図５（ａ），５（ｂ）に
示すように、上記酸化膜４１２及びＳｉＮ膜４１３にフ
ォトレジスト４１４で深い素子分離領域２２に対応する
パターニングを行う。フォトレジスト４１４をマスクと
して、反応性イオンエッチング（ＲＩＥ）によりＳｉＮ
膜４１３と酸化膜４１２を部分的に除去し、続いてフォ
トレジスト４１４を除去する。次いで、図５（ｃ）に示
すように、ＳｉＮ膜４１３をマスクとしてＲＩＥにより
半導体基板４１１を部分的に除去し、溝を形成する。次
いで、図５（ｄ），図５（ｅ）に示すように、フォトレ
ジスト４１４で、浅い素子分離領域２３に対応するパタ
ーニングを行う。フォトレジスト４１４をマスクとし
て、ＲＩＥによりＳｉＮ膜４１３と酸化膜４１２を選択
的かつ部分的に除去し、続いてフォトレジスト４１４を
除去する。次いで、図５（ｆ）に示すように、ＳｉＮ膜
４１３をマスクとして、ＲＩＥにより半導体基板４１１
を部分的に除去する。この段階で、半導体基板には、異
なる深さをもつ２種類の溝が形成される。ここで、熱酸
化工程を行うことにより、素子分離領域の側壁及び底部
を酸化して図６（ｇ）に示す酸化膜４１２を形成する。
これにより、素子分離領域の絶縁体部と半導体基板との
界面を欠陥が少ないものとすることができ、素子の電気
特性が向上する。また、単に熱酸化工程を行うのではな
く、熱酸化、酸化膜除去、及び熱酸化の一連の工程を行
うのがより望ましい。これにより、素子分離領域形成時
に発生した結晶欠陥が多い部分を取り除くことができ、
素子分離領域の絶縁体部と半導体基板との界面を、より
欠陥が少ないものとすることができ、素子の電気特性が
向上する。次いで、図６（ｇ）に示すように、ＣＶＤ法
により、溝を埋めるための膜４１５を形成する。この溝
を埋めるための膜４１５の材質としては、酸化膜やシリ
コン窒化膜などの絶縁物、もしくはアモルファスシリコ
ンやポリシリコンなどの導電膜が挙げられる。なお、溝
を埋めるための膜４１５として導電膜を用いた場合は、
絶縁性を確保するために、１）あらかじめ溝の内壁を酸
化しておくこと、２）溝を埋めこんだ後、導電膜上部を
酸化するか絶縁性のキャップをすること、が必要であ
る。工程が単純であり、応力が小さいことから、溝を埋
めるための膜は酸化膜４１５であるのが好ましい。この
酸化膜４１５の形成時には、深い溝が埋まるまでは底面
及び側壁に均一に酸化膜が形成される一般的な条件で行
い、その後浅い溝を埋めるときは側壁に酸化膜が形成し
にくい条件（例えば、ＨＤＰ（High Density Plasm
a）を用いた装置で行うことができる）で行う２段階の
工程で行うのが好ましい。こうすることにより、これら
の溝がより少ない酸化膜厚で埋まり、後のＣＭＰ(化学
機械研磨)工程での膜厚ばらつきを抑制することができ
る。次いで、公知のＣＭＰ法により酸化膜４１５を研磨
し、ＳｉＮ膜４１３を除去して、図６（ｈ）に示すよう
に、素子分離領域４１５が完成する。
【００４３】上記の手順では、ＳｉＮ膜４１３と酸化膜
４１２は、深い溝を形成するためのマスクと、浅い溝を
形成するためのマスクとを兼ねている。そのため、工程
が簡略化される。また、浅い溝をエッチングで形成する
際に、先に形成した深い溝も一様にエッチングされるの
で、深い溝に不要な段差が生じない。
【００４４】上記浅い素子分離領域と深い素子分離領域
は、単独で形成することもできるし、組み合わせて形成
することもできる。
【００４５】図７に、主な素子分離領域の組み合わせの
例を示す。また、図８に、各素子分離領域の組み合わせ
の応用例を示す。図８において、図１〜４における各構
成部分と同一構成部分は、図１〜４の構成部分と同じ参
照番号を付して詳しい説明を省略する。
【００４６】図７（i）は、ＳＴＩからなる浅い素子分
離領域を単独で形成した例を示している。浅い素子分離
領域の深さHSは、ソース領域及びドレイン領域を分離
し、かつ浅いウェル領域は分離しない深さに設定し、例
えば、０．１〜０．５μｍにすることができる。上記浅
い素子分離領域の幅ＷＳ１は、隣り合う素子間のソース
領域及びドレイン領域が電気的に十分分離されるように
設定する。したがって、浅い素子分離領域の幅ＷＳ１
は、例えば０．０５μｍ以上とするのが好ましい。図７
（i）に示すタイプの素子分離領域は、浅いウェル領域
を分断しないので、浅いウェル領域が共通でもよい素子
（同型の通常ＭＯＳＦＥＴ）の素子分離に向いている
（図８（i））。その他、ゲート電極の配線部分などに
設けて、ゲート領域とウェル領域間の静電容量を減少さ
せるためにも用いられる。
【００４７】図７（ii）は、深い素子分離領域を単独で
形成した例を示している。幅が略一定の深い素子分離領
域の深さHＤは、浅いウェル領域を電気的に分離し、か
つ、深いウェル領域は分断しない深さに設定するのが望
ましく、例えば、０．３〜２μｍにすることができる。
また、深い素子分離領域の深さＨＤと幅ＷＤ２との比Ｈ
Ｄ／ＷＤ２は、あまりに大きいと酸化膜の埋め込みに支
障がある。したがって、深い素子分離領域の幅ＷＤ２
は、例えば０．０６μｍ以上とし、深い素子分離領域の
深さＨＤと幅ＷＤ２との比ＨＤ／ＷＤ２は、５以下にす
るのが好ましい。図７（ii）に示すタイプの素子分離領
域は、浅いウェル領域を最小の素子分離幅で分離するこ
とができる。したがって、同型のＤＴＭＯＳ間を分離す
るのに向いている（図８（ii））。
【００４８】図７（iii）は、境界部素子分離領域とし
ての複合素子分離領域を、幅が略一定の深い素子分離領
域の片側に、ＳＴＩからなる浅い素子分離領域を形成し
た例を示している。このタイプの素子分離領域は、深い
ウェル領域は共通であるが、素子分離領域をはさんで浅
いウェル領域の導電型が異なり、かつ、浅い素子分離領
域がある側のみにＭＯＳＦＥＴがある場合に向いている
（図８（iii））。このような構造は、例えば、図８（i
ii）に示すように、深いウェル領域１２に電位を与える
ための端子を設ける場合に用いることができる。ＭＯＳ
ＦＥＴがない側の浅いウェル領域１５を形成する不純物
は、注入時の横方向への広がりとアニールによる拡散で
ＭＯＳＦＥＴのチャネル領域に達し、閾値の変動を引き
起こそうとする。この閾値の変動を防ぐために、ＭＯＳ
ＦＥＴのある側にＳＴＩからなる浅い素子分離領域２３
を設ける。一方、ＭＯＳＦＥＴのない側では、多少の不
純物濃度の変化は何ら影響を与えないので、略一定幅の
深い素子分離領域２２のみとして、浅い素子分離領域２
３を設ける必要はない。
【００４９】図７（iii）に示す構造の代わりに、単に
幅の広い深い素子分離領域を設けたとすると、酸化膜の
埋め込みが困難である。しかし、浅い素子分離領域を併
用することにより、幅の広い素子分離領域を比較的容易
に形成することができる。図７（iii）の構成を用いる
と、少ない素子分離マージンで浅いウェル領域を効果的
に分離でき、ＭＯＳＦＥＴの閾値の変化を抑制すること
ができる。
【００５０】図７（iv）は、幅が略一定の深い素子分離
領域の両側にＳＴＩからなる浅い素子分離領域を形成し
てなる複合素子分離領域を示している。このタイプの複
合素子分離領域は、深いウェル領域は共通であるが、素
子分離領域をはさんで浅いウェル領域の導電型が異な
り、かつ、両側にＭＯＳＦＥＴがある場合に向いている
（図８（iv））。このような構造は、例えば、図８（i
v）に示すように、Ｎ型のＤＴＭＯＳとＰ型の通常ＭＯ
ＳＦＥＴとの境界で、深い素子分離領域２２と浅い素子
分離領域２３とからなる複合素子分離領域である境界部
素子分離領域として用いることができる。もし、浅い素
子分離領域２３がないとするならば、浅いウェル領域１
４，１５を形成する不純物は、互いに逆導電型の浅いウ
ェル領域１５，１４に達し、ＭＯＳＦＥＴの閾値の変動
を引き起こす。しかし、この複合素子分離領域では、浅
い素子分離領域２３を有するので、不純物の拡散を防止
して、閾値の変動を防ぐことができる。もし、深い素子
分離領域２２がないとするならば、例えばＮ型の浅いウ
ェル領域１５とＮ型のドレイン領域１９とがパンチスル
ーを起こしやすくなる。しかし、この複合素子分離領域
では、深い素子分離領域２２を有するので、パンチスル
ーを効果的に防ぐことができる。
【００５１】もし、単に幅の広い深い素子分離領域を設
けるとすると、広い幅の溝への酸化膜の埋め込みが困難
である。しかし、図７（iv）に示す幅が略一定の深い素
子分離領域の両側にＳＴＩからなる浅い素子分離領域を
形成してなる複合素子分離領域では、浅い素子分離領域
を併用しているため、幅の広い素子分離領域を比較的容
易に形成することができる。図７（iv）の構成を用いる
と、少ない素子分離マージンで浅いウェル領域を効果的
に分離でき、ＭＯＳＦＥＴの閾値の変化を抑制すること
ができる。
【００５２】図７（v）は、ＳＴＩからなる浅い素子分
離領域の両側に幅が略一定の深い素子分離領域を形成し
た複合素子分離領域を示している。このタイプの複合素
子分離領域は、両側の深いウェル領域の導電型が異なる
境界部素子分離領域として用いるのに向いている（図８
（v））。このような構造は、例えば、Ｎ型のＤＴＭＯ
Ｓと、Ｐ型のＤＴＭＯＳとの間を分離するのに向いてい
る。
【００５３】図７（v）に示す複合素子分離領域の代わ
りに、単に幅の広い深い素子分離領域を設けたとする
と、広い溝への酸化膜の埋め込みが困難である。しか
し、幅が略一定の深い素子分離領域と浅い素子分離領域
とを併用することにより、幅の広い素子分離領域を比較
的容易に形成することができる。また、図７（v）の構
成を用いると、図８（v）に示すように、浅い素子分離
領域２３の両側に深い素子分離領域２２があることによ
り、Ｎ型の深いウェル領域１２とＮ型の浅いウェル領域
１５との間、または、Ｐ型の深いウェル領域１３とＰ型
の浅いウェル領域１４との間のパンチスルーを効果的に
防ぐことができる。したがって、少ない素子分離マージ
ンで、Ｎ型のＤＴＭＯＳからなる基本回路ブロックと、
Ｐ型のＤＴＭＯＳからなる基本回路ブロックとの間を効
果的に分離できる。
【００５４】次に、図２，３に示すように、半導体基板
１１には、Ｎ型の深いウェル領域１２とＰ型の深いウェ
ル領域１３が形成される。Ｎ型を与える不純物イオンと
しては３１Ｐ＋が挙げられ、Ｐ型を与える不純物イオン
としては１１Ｂ＋が挙げられる。深いウェル領域は、例
えば、不純物イオンとして３１Ｐ＋を使用した場合、注
入エネルギーとして２４０〜１５００ＫｅＶ、注入量と
して５×１０１１〜１×１０１４ｃｍ−２の条件、又は
不純物イオンとして１１Ｂ＋イオンを使用した場合、注
入エネルギーとして１００〜１０００ＫｅＶ、注入量と
して５×１０１ １〜１×１０１４ｃｍ−２の条件で形成
することができる。
【００５５】第１導電型の深いウェル領域上で、基板表
面から見て浅い領域に、第２導電型の浅いウェル領域ま
たは第１導電型の浅いウェル領域を形成する。第２導電
型の浅いウェル領域を形成した部分では、第２導電型の
浅いウェル領域は第１導電型の深いウェル領域によって
囲まれるので、ＤＴＭＯＳを形成することができる。ま
た、第１導電型の浅いウェル領域を形成した部分では、
第１導電型の浅いウェル領域は第１導電型の深いウェル
領域と一体化するので、深いウェル領域のコンタクト領
域を形成することができる。
【００５６】具体的には、図２，３，４に示すように、
Ｎ型の深いウェル領域１２上にＰ型の浅いウェル領域１
４及びＮ型の浅いウェル領域１５が、Ｐ型の深いウェル
領域１３上にＮ型の浅いウェル領域１５及びＰ型の浅い
ウェル領域１４が、それぞれ形成される。Ｐ型を与える
不純物イオンとしては１１Ｂ＋が挙げられ、Ｎ型を与え
る不純物イオンとしては３１Ｐ＋が挙げられる。浅いウ
ェル領域１４，１５は、例えば、不純物イオンとして
１１Ｂ＋を使用した場合、注入エネルギーとして６０〜
５００ＫｅＶ、注入量として５×１０１１〜１×１０
１４ｃｍ−２の条件、又は不純物イオンとして３１Ｐ＋
イオンを使用した場合、注入エネルギーとして１３０〜
９００ＫｅＶ、注入量として５×１０１１〜１×１０
１４ｃｍ−２の条件で形成することができる。なお、浅
いウェル領域１４，１５と深いウェル領域１２，１３と
の接合の深さは、上記浅いウェル領域１４，１５の注入
条件、深いウェル領域１２，１３の注入条件及びこれよ
り後に行われる熱工程により決定される。上記深い素子
分離領域２２の深さは隣接する素子の浅いウェル領域１
４，１５が電気的に分離されるように設定される。すな
わち、深いウェル領域１２，１３と浅いウェル領域１
４，１５との接合の深さより、深い素子分離領域２２の
下端が深くなるようにする。
【００５７】更に、上記浅いウェル領域１４，１５の抵
抗を低減するために、Ｐ型の高濃度埋込領域１６及びＮ
型の高濃度埋込領域１７を浅いウェル領域１４，１５中
に形成する。上記浅いウェル領域１４，１５の抵抗が減
少すると、ゲート電極１５への入力が速やかに浅いウェ
ル領域１４，１５に伝播し、基板バイアス効果を十分に
得ることができ、素子の動作の高速化が実現される。上
記高濃度埋込領域１６，１７は、例えば、Ｐ型の浅いウ
ェル領域１４中に形成する場合は、不純物イオンとして
１１Ｂ＋、注入エネルギーとして１００〜４００Ｋｅ
Ｖ、注入量として１×１０１２〜１×１０１４ｃｍ−２
の条件で、又はＮ型の浅いウェル領域１５中に形成する
場合は、不純物イオンとして３１Ｐ＋、注入エネルギー
として２４０〜７５０ＫｅＶ、注入量として１×１０
１２〜１×１０１４ｃｍ−２の条件で、それぞれ形成す
ることができる。もっとも、場合によっては、上記高濃
度埋込領域１６，１７は設けなくてもよい。
【００５８】更にまた、基板表面領域で不純物濃度が薄
くなり過ぎるのを防ぐために、浅いウェル領域１４，１
５の不純物イオンと同じ導電型の不純物イオンを、浅い
ウェル領域１４，１５内にパンチスルーストッパー注入
しても良い。パンチスルーストッパー注入は、例えば、
Ｐ型の浅いウェル領域１４中に形成する場合は、不純物
イオンとして１１Ｂ＋、注入エネルギーとして１０〜６
０ＫｅＶ、注入量として５×１０１１〜１×１０１３ｃ
ｍ−２の条件で、又はＮ型の浅いウェル領域１５中に形
成する場合は、不純物イオンとして３１Ｐ＋、注入エネ
ルギーとして３０〜１５０ＫｅＶ、注入量として５×１
０１１〜１×１０１３ｃｍ−２の条件で、それぞれ行う
ことができる。
【００５９】次に、ゲート絶縁膜２４とゲート電極２５
がこの順で形成される。
【００６０】上記ゲート絶縁膜２４としては、絶縁性を
有する限りその材質は特に限定されない。ここで、シリ
コン基板を使用した場合は、シリコン酸化膜、シリコン
窒化膜又はそれらの積層体を使用することができる。ま
た、酸化アルミニウム膜、酸化チタニウム膜、酸化タン
タル膜などの高誘電膜又はそれらの積層体を使用するこ
ともできる。ゲート絶縁膜２４は、シリコン酸化膜を用
いた場合、１〜１０ｎｍの厚さを有することが好まし
い。ゲート絶縁膜は、ＣＶＤ法、スパッタ法、熱酸化法
等の方法で形成することができる。
【００６１】次に、上記ゲート電極２５としては、導電
性を有する限りその材質は特に限定されない。ここで、
シリコン基板を使用した場合は、ポリシリコン、単結晶
シリコン等のシリコン膜が挙げられる。また、上記以外
にも、アルミニウム、銅等の金属膜が挙げられる。ゲー
ト電極２５は、０．１〜０．４μｍの厚さを有すること
が好ましい。ゲート電極２５は、ＣＶＣ法、蒸着法等の
方法で形成することができる。
【００６２】更に、上記ゲート電極２５の側壁に、サイ
ドウォールスペーサー２６を形成する。このサイドウォ
ールスペーサー２６の材質は時に限定されず、酸化シリ
コン、窒化シリコン等が挙げられる。もっとも、場合に
よっては、上記サイドウォールスペーサー２６を設けな
くてもよい。
【００６３】次に、上記ソース領域１８，２０、ドレイ
ン領域１９，２１及びチャネル領域以外の領域におい
て、図１，３に示すように、ゲート電極２５と浅いウェ
ル領域１４，１５とを電気的に接続するゲート−基板接
続領域３３を形成するために、ゲート電極２５及びゲー
ト絶縁膜２４の一部を下地基板が露出するまでエッチン
グする。この露出した領域には、図３に示すように、不
純物濃度が濃い領域（ＮＭＯＳの場合はＰ型の不純物が
濃い領域２７、ＰＭＯＳの場合はＮ型の不純物が濃い領
域２８）が形成される。後に行うシリサイド化工程によ
り、ゲート−基板接続領域３３において、ゲート電極２
５と浅いウェル領域が電気的に接続される。
【００６４】次に、図２に示すように、浅いウェル領域
１４，１５の表面層には、浅いウェル領域１４，１５と
は反対導電型のソース領域（ＮＭＯＳ１のソース領域１
８及びＰＭＯＳ２のソース領域２０）及びドレイン領域
（ＮＭＯＳ１のドレイン領域１９及びＰＭＯＳ２のドレ
イン領域２１）が形成される。
【００６５】上記ソース領域１８，２０及びドレイン領
域１９，２１の形成方法は、例えば、ゲート電極２５を
マスクとして浅いウェル領域１４，１５とは反対導電型
の不純物イオンを注入することにより自己整合的に形成
することができる。上記ソース領域１８，２０及びドレ
イン領域１９，２１は、例えば、不純物イオンとして
７５Ａｓ＋イオンを使用した場合、注入エネルギーとし
て３〜１００ＫｅＶ、注入量として１×１０１５〜１×
１０１６ｃｍ−２の条件、又は不純物イオンとして１１
Ｂ＋イオンを使用した場合、注入エネルギーとして１〜
２０ＫｅＶ、注入量として１×１０１５〜１×１０１６
ｃｍ−２の条件で形成することができる。なお、上記ゲ
ート電極２５の下の浅いウェル領域１４，１５の表面層
はチャネル領域として機能する。
【００６６】更に、上記ソース領域１８，２０及びドレ
イン領域１９，２１は、ゲート電極２５側にＬＤＤ（Li
ghtly Doped Drain）領域を備えている。このＬＤＤ領
域の形成方法は、例えば、ゲート電極２５をマスクとし
て浅いウェル領域１４，１５とは反対導電型の不純物イ
オンを注入することにより自己整合的に形成することが
できる。この場合、ソース領域１８，２０及びドレイン
領域１９，２１は、ＬＤＤ領域を形成した後、ゲート電
極２５の側壁にサイドウォールスペーサー２６を形成
し、ゲート電極２５とサイドウォールスペーサー２６を
マスクとしてイオン注入することにより自己整合的に形
成することができる。このＬＤＤ領域を形成するための
不純物イオンの注入は、例えば、不純物イオンとして
７５Ａｓ＋イオンを使用した場合、注入エネルギーとし
て３〜１００ＫｅＶ、注入量として５×１０１３〜１×
１０１５ｃｍ−２の条件、又は不純物イオンとして１１
Ｂ＋イオンを使用した場合、注入エネルギーとして１〜
２０ＫｅＶ、注入量として１×１０１３〜５×１０１４
ｃｍ−２の条件で形成することができる。
【００６７】なお、上記ソース領域１８，２０、ドレイ
ン領域１９，２１及びＬＤＤ領域形成用の不純物イオン
として上記１１Ｂ＋イオンや７５Ａｓ＋イオン以外に
も、３ １Ｐ＋イオン、１２２Ｓｂ＋イオン、１１５Ｉｎ
＋イオン、４９ＢＦ２ ＋イオン等も使用することができ
る。
【００６８】ところで、上記ソース領域１８，２０、ド
レイン領域１９，２１及びゲート電極２５は、それぞれ
の抵抗を下げ、それぞれと接続する配線との導電性を向
上させるために、その表面層がシリサイド化される。こ
のシリサイド化により、図３に示すように、ゲート−基
板接続領域３３においてゲート電極２５と浅いウェル領
域１４，１５がシリサイド２９を介して電気的に接続さ
れる。このシリサイド２９としては、タングステンシリ
サイド、チタンシリサイド等が挙げられる。
【００６９】この後、不純物の活性化アニールを行う。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、Ｎ
型の不純物が７５Ａｓ＋でＰ型の不純物が１１Ｂ＋であ
る場合は、７５Ａｓ＋を注入後に８００〜１０００℃で
１０〜１００分程度アニールし、その後１１Ｂ＋を注入
してから８００〜１０００℃で１０〜１００秒アニール
することができる。なお、上記浅いウェル領域１４，１
５と深いウェル領域１２，１３の不純物プロファイルを
なだらかにするために、上記ソース領域１８，２０及び
ドレイン領域１９，２１の不純物を注入する前に別にア
ニールをしてもよい。
【００７０】この後、公知の手法により、配線等を形成
することにより半導体装置を形成することができる。
【００７１】なお、上記では説明の便宜上、Ｎ型のＤＴ
ＭＯＳ１とＰ型のＤＴＭＯＳ２とが１つずつの場合につ
いて述べているが、基板上にそれぞれ複数の素子が形成
されている場合も本発明の範囲に含まれる。また、ＤＴ
ＭＯＳのみならず、通常構造のＭＯＳＦＥＴが混在して
いても良い。この場合は、通常のＭＯＳＦＥＴとすべき
素子においてはゲート−基板接続領域３３を設けず、か
わりに浅いウェル領域の電位を固定するためのコンタク
ト領域を設ければよい。
【００７２】上記実施の形態１におけるＰ型ＤＴＭＯＳ
２のゲート電圧に対するドレイン電流の変化を図１３に
示す。ここで、Ｗｓｄ＝０．４０μｍである（Ｗｓｄは
ゲート電極端から素子分離領域までの距離）。図１６に
示す従来例のオフリークに比べて実施の形態１のＰ型Ｄ
ＴＭＯＳ２のオフリークはよく抑制されていることが分
る。
【００７３】上記半導体装置では、素子分離領域は、幅
が略一定の深い素子分離領域２２とＳＴＩからなる浅い
素子分離領域２３が併用され、かつ、浅い素子分離領域
２３にはＬＯＣＯＳ酸化膜のような顕著なバーズビーク
がない。したがって、バーズビーク起因の応力によるＰ
ＭＯＳ２のオフリーク不良を防止することができる。ま
た、素子や素子間のマージンを小さくすることができ
る。
【００７４】上記実施の形態１によれば、ＰＭＯＳのオ
フリーク不良がなく、高集積化が可能なＤＴＭＯＳ２を
含む集積回路が提供される。
【００７５】（実施の形態２）本発明の実施の形態２の
半導体装置について、図９〜１２の模式図に基づいて説
明する。
【００７６】図９は上記半導体装置の平面図であり、図
１０は図９の切断面線Ａ−Ａ’から見た断面図であり、
図１１は図９の切断面線Ｂ−Ｂ’から見た断面図であ
り、図１２は図９の切断面線Ｃ−Ｃ’から見た断面図で
ある。なお、図９ではシリサイド化された領域、層間絶
縁膜及び上部メタル配線を、図１０〜１２では上部メタ
ル配線を省略している。図９〜１２は、Ｎ型のＭＯＳＦ
ＥＴ３とＰ型のＭＯＳＦＥＴ４各１つずつの組み合わせ
を示している。しかしながら、これに限定されることな
く、複数のＮ型のＭＯＳＦＥＴを含んでいても良く、複
数のＰ型のＭＯＳＦＥＴを含んでいても良い。さらに
は、単一の導電型のＭＯＳＦＥＴのみで構成されていて
も良い。また、図１２は、Ｐ型のＭＯＳＦＥＴ４の断面
図であるが、Ｎ型のＭＯＳＦＥＴの断面も不純物の導電
型が異なる点を除き、同様な構造を持つ。
【００７７】本実施の形態２の半導体装置は、上記実施
の形態１の半導体装置とは、ソース領域３６，３８及び
ドレイン領域３７，３９が積上げ型になっている点で異
なっている。この半導体装置の形成手順を以下に記す。
【００７８】ゲート電極２５の作成までは、上記実施の
形態１の半導体装置と同様の手順で形成する。
【００７９】次に、図１０に示すように、上記ゲート電
極２５の側壁に、非導電性のサイドウォールスペーサー
４０を形成する。この非導電性のサイドウォールスペー
サー４０にはシリコン窒化膜またはシリコン酸化膜など
が使用できる。更に、非導電性のサイドウォールスペー
サー４０の側壁に、後に一部がソース領域３６，３８及
びドレイン領域３７，３９となる導電性のサイドウォー
ルスペーサーを形成する。この導電性のサイドウォール
スペーサーには、ポリシリコンやアモルファスシリコン
などが使用できるが、ポリシリコンを用いるのが特に好
ましい。この導電性のサイドウォールスペーサーは、非
導電性のサイドウォールスペーサー４０により、ゲート
電極２５と電気的に絶縁されている。この時点では、導
電性のサイドウォールスペーサーは、ゲート電極２５の
周囲を環状に取り囲んでいる。
【００８０】次に、上記導電性のサイドウォールスペー
サーの２箇所を、図示しないレジストからなるマスクを
用いてエッチングで除去する。更に、上記導電性のサイ
ドウォールスペーサーにソース領域３６，３８及びドレ
イン領域３７，３９の形成のためのイオン注入を行い、
不純物活性化のためのアニールを行うことにより、Ｎ型
の積上げ型ソース領域３６、Ｎ型の積上げ型ドレイン領
域３７、Ｐ型の積上げ型ソース領域３８及びＰ型の積上
げ型ドレイン領域３９を形成する。上記ソース領域３
６，３８及びドレイン領域３７，３９のイオン注入は、
例えば、不純物イオンとして７５Ａｓ＋を使用した場
合、注入エネルギーとして１０〜１８０ＫｅＶ、注入量
として１×１０１５〜２×１０１６ｃｍ−２の条件、不
純物イオンとして３１Ｐ＋を使用した場合、注入エネル
ギーとして５〜１００ＫｅＶ、注入量として１×１０
１５〜２×１０１６ｃｍ−２の条件、又は不純物イオン
として１ １Ｂ＋イオンを使用した場合、注入エネルギー
として５〜４０ＫｅＶ、注入量として１×１０１５〜２
×１０１６ｃｍ−２の条件で行うことができる。
【００８１】なお、上記導電性のサイドウォールスペー
サーのエッチングによりゲート電極２５の一部とその下
のゲート酸化膜２４も同時に除去されて、浅いウェル領
域１４，１５が露出した部分（ゲート−基板接続領域３
３）が生じる。このゲート−基板接続領域３３に、ソー
ス領域３６，３８及びドレイン領域３７，３９の形成の
ための不純物イオンが注入されて、不純物濃度の濃い領
域（ＮＭＯＳ３の場合Ｐ型の不純物が濃い領域２７、Ｐ
ＭＯＳ４の場合Ｎ型の不純物が濃い領域２８）が形成さ
れる。
【００８２】次に、シリサイド化工程を行い、ゲート電
極２５と浅いウェル領域１４，１５をシリサイド２９を
介してオーミック接続した。その後、上記実施の形態１
の半導体装置と同様の手順で配線を行った。
【００８３】上記工程によりＮ型のＤＴＭＯＳ３及びＰ
型のＤＴＭＯＳ４を作成した。
【００８４】なお、上記では説明の便宜上、ＮＭＯＳの
ＤＴＭＯＳ３とＰＭＯＳのＤＴＭＯＳ４が１つずつの場
合について述べているが、基板上にそれぞれ複数の素子
が形成されている場合も本発明の範囲に含まれる。ま
た、ＤＴＭＯＳのみならず、通常構造のＭＯＳＦＥＴが
混在していても良い。この場合は、通常のＭＯＳＦＥＴ
とすべき素子においてはゲート−基板接続領域３３を設
けず、かわりに浅いウェル領域の電位を固定するための
コンタクト領域を設ければよい。
【００８５】上述のように、上記ソース領域３６，３８
及びにドレイン領域３７，３９を積み上げ型にすること
により、ソース領域３６，３８及びドレイン領域３７，
３９と浅いウェル領域１４，１５との接合の深さを浅く
することが容易になる。これは、積上げ層（導電性のゲ
ートサイドウォールスペーサー）での不純物の拡散速度
が、基板中よりも大きいためである。この効果は、積上
げ層をポリシリコンとした時に顕著である。このため、
短チャネル効果の少ない素子を容易に作成することがで
きる。更に、ソース領域３６，３８及びドレイン領域３
７，３９の面積を大幅に縮小することができる。
【００８６】例えば、通常のＭＯＳＦＥＴでは、コンタ
クト形成時のマージンを考慮すると、ソース領域及びド
レイン領域の幅を、最小加工寸法の約３倍にする必要が
ある。これに対して、ソース領域及びドレイン領域を積
上げ型にした場合、最小加工寸法の２／３倍程度まで幅
を縮小することが可能であり、その理由は以下の通りで
ある。（１）通常構造のソース領域及びドレイン領域で
は、コンタクト孔が素子分離領域にはみ出すと、素子分
離領域を削ってしまい、ソース領域及びドレイン領域と
ウェル領域との接合が剥き出しになり、リーク電流の原
因となる。そのため、コンタクトがソース領域およびド
レイン領域からはみ出さないよう、十分マージンを取る
必要がある。一方、積上げ型のソース領域３６，３８及
びドレイン領域３７，３９では、コンタクト孔３１，３
２が素子分離領域２３を削ってしまっても、ソース領域
３６，３８及びドレイン領域３７，３９とウェル領域１
４，１５との接合が剥き出しとはならないので、リーク
電流が問題とはならない。 （２）積上げ型にすることにより、ソース領域３６，３
８及びドレイン領域３７，３９の表面積が大きくなり、
コンタクトをとる際に、ソース領域３６，３８及びドレ
イン領域３７，３９の表面とコンタクトの接続面積を大
きくとりやすい。
【００８７】ＤＴＭＯＳ３，４からなる集積回路におい
て、深さの異なる二種類の素子分離領域２２，２３を用
い、かつ、積上げ型のソース領域３６，３８及びドレイ
ン領域３７，３９をもつＭＯＳＦＥＴ素子を用いること
により、効果的に素子面積を小さくすることができる。
特に、浅い素子分離領域２３をＳＴＩとした場合、バー
ズビークがほとんど発生しないので、バーズビーク起因
の応力によるＰＭＯＳ４のオフリーク不良を防止するこ
とができ、かつ、積上げ型のソース領域３６，３８及び
ドレイン領域３７，３９の幅が小さいという特性を最大
限引き出すことが可能となる。
【００８８】したがって、上記実施の形態２によれば、
ＰＭＯＳ４のオフリーク不良がなく、かつ、素子の面積
を更に小さく抑えることができ、高集積化が可能なＤＴ
ＭＯＳを含む集積回路が提供される。
【００８９】
【発明の効果】以上より明らかなように、本発明の半導
体装置によれば、素子分離領域は、幅が略一定の深い素
子分離領域と、ＳＴＩからなる浅い素子分離領域とから
なっているので、ＳＴＩからなる浅い素子分離領域のバ
ーズビークが小さくて、ＤＴＭＯＳをＰＭＯＳから構成
しても、オフリーク不良が抑制され、かつ、素子分離領
域への絶縁膜の埋め込みが容易になる。また、上記深い
素子分離領域は幅が略一定であるので、深い素子分離領
域の形成が簡単である。また、上記素子分離領域は、幅
が略一定の深い素子分離領域と、ＳＴＩからなる浅い素
子分離領域とからなるので、素子や素子間のマージンを
小さくすることができる。
【００９０】１実施の形態では、相補型に構成したの
で、動的閾値トランジスタに対称出力特性を持たせるこ
とができて、更に、低消費電力化が可能となる。
【００９１】１実施の形態では、ソース領域及びドレイ
ン領域が積み上げ型になっているので、コンタクトが素
子分離領域にはみ出して、素子分離領域を掘ってしまっ
ても、ソース領域及びドレイン領域とウェル領域との接
合が剥き出しにならないので、リーク電流が問題とはな
らない。更に、上記ソース領域及びドレイン領域が積上
げ型であるので、ソース領域及びドレイン領域の表面積
が大きくなって、コンタクトをとる際に、ソース領域及
びドレイン領域の表面とコンタクトとの接続面積を大き
くとりやすいという利点を有する。更にまた、ＤＴＭＯ
Ｓを含む集積回路において、深さの異なる二種類の素子
分離領域を用い、かつ、積上げ型のソース領域及びドレ
イン領域をもつＤＴＭＯＳ有するので、効果的に素子面
積を小さくすることができる。特に、浅い素子分離領域
をＳＴＩとしているので、バーズビークがほとんど発生
しないので、積上げ型のソース領域及びドレイン領域の
幅が小さいという特性を最大限引き出すことができる。
【００９２】１実施の形態では、境界部素子分離領域
が、ＳＴＩからなる浅い素子分離領域の両側に幅が略一
定の深い素子分離領域を形成してなる複合素子分離領域
からなるので、単に幅の広い深い素子分離領域を設けた
場合に比べて、酸化膜等の埋め込みが容易で、幅の広い
複合素子分離領域を比較的容易に形成することができ
る。また、上記複合素子分離領域によると、浅い素子分
離領域の両側に深い素子分離領域が存在するので、第１
導電型の深いウェル領域と第１導電型の浅いウェル領域
との間、または、第２導電型の深いウェル領域と第２導
電型の浅いウェル領域との間のパンチスルーを効果的に
防ぐことができる。したがって、少ない素子分離マージ
ンで、複数の動的閾値トランジスタの間を効果的に分離
できる。
【００９３】１実施の形態では、境界部素子分離領域
が、幅が略一定の深い素子分離領域とその深い素子分離
領域の両側に位置するＳＴＩからなる浅い素子分離領域
とから複合素子分離領域からなるので、単に幅の広い深
い素子分離領域を設ける場合に比べて、複合素子分離領
域への酸化膜の埋め込みが容易で、幅の広い複合素子分
離領域を比較的容易に形成することができる。また、上
記複合素子分離領域によると、少ない素子分離マージン
で、第１導電型と第２導電型の浅いウェル領域を効果的
に分離できて、ＤＴＭＯＳの閾値の変化を抑制すること
ができる。
【００９４】この発明の半導体装置の製造方法によれ
ば、第１の膜は、第１の分離溝を形成するためのマスク
と、第２の分離溝を形成するためのマスクとを兼ねてい
るので、半導体装置を作成する工程を少なくすることが
できる。また、上記第２の分離溝を形成する際に、上記
第１の分離溝も一様にエッチングするので、上記第１の
分離溝に不要な段差が生じない。
【００９５】１実施の形態によれば、マスクとしての機
能を２回果たす必要のある第１の膜を、アッシング処理
や弗化水素酸処理に耐性のある積層膜とし、マスクとし
ての機能を１回のみ果たせばよい第２の膜を、アッシン
グ処理で容易に除去できるフォトレジストからなる膜と
しているので、半導体装置の製造方法を簡略化すること
ができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体素子の平面図
である。
【図２】 図１の切断面線Ａ−Ａ’から見た断面図であ
る。
【図３】 図１の切断面線Ｂ−Ｂ’から見た断面図であ
る。
【図４】 図１の切断面線Ｃ−Ｃ’から見た断面図であ
る。
【図５】 本発明の実施の形態１の半導体素子の、素子
分離領域の形成手順を説明する図である。
【図６】 本発明の実施の形態１の半導体素子の、素子
分離領域の形成手順を説明する図である。
【図７】 本発明の実施の形態１の半導体素子の、素子
分離領域の組み合わせ例である。
【図８】 図７に示す素子分離領域の応用例である。
【図９】 本発明の実施の形態２の半導体素子の平面図
である。
【図１０】 図９の切断面線Ａ−Ａ’から見た断面図で
ある。
【図１１】 図９の切断面線Ｂ−Ｂ’から見た断面図で
ある。
【図１２】 図９の切断面線Ｃ−Ｃ’から見た断面図で
ある。
【図１３】 本発明の実施の形態の半導体素子のゲート
電圧対ドレイン電流特性を示すグラフである。
【図１４】 従来技術の半導体素子の断面図である。
【図１５】 図１４の素子分離領域の詳細図である。
【図１６】 従来技術の半導体素子のゲート電圧対ドレ
イン電流特性を示すグラフである。
【図１７】 図１４において、素子分離に単一深さのＳ
ＴＩを用いた例である。
【符号の説明】
１ Ｎ型のＤＴＭＯＳ ２ Ｐ型のＤＴＭＯＳ １１ 半導体基板 １２ Ｎ型の深いウエル領域 １３ Ｐ型の深いウエル領域 １４ Ｐ型の浅いウエル領域 １５ Ｎ型の浅いウエル領域 １８，２０ ソース領域 １９，２１ ドレイン領域 ２２ 深い素子分離領域 ２３ 浅い素子分離領域 ２４ ゲート絶縁膜 ２５ ゲート電極 ４１２ 酸化膜 ４１３ ＳｉＮ膜 ４１４ フォトレジスト
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｒ ３０１Ｘ (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F032 AA35 AA36 AA45 AA46 AA47 AA77 BA02 CA01 CA03 CA17 DA22 DA33 5F048 AA01 AA07 AC03 BA12 BB05 BB08 BB09 BB11 BC01 BE02 BE03 BE09 BF06 BF16 BG12 BG14 DA25 DA27 DA28 5F140 AA08 AA24 AB03 AC10 BD01 BD04 BD05 BD07 BD10 BD12 BE07 BE09 BE10 BF04 BF05 BF11 BF18 BF43 BG08 BG09 BG11 BG12 BG14 BG15 BG34 BG43 BG44 BG45 BG46 BH06 BH15 BJ01 BJ08 BK02 BK08 BK13 BK34 BK38 CB04 CB08 CD02 CF04 CF07

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 上記半導体基板内に形成された第１導電型の深いウェル
    領域と、 上記第１導電型の深いウェル領域内に形成された第２導
    電型の浅いウェル領域と、 上記第２導電型の浅いウェル領域上に形成され、ゲート
    電極と上記第２導電型の浅いウェル領域が短絡された動
    的閾値トランジスタと、 上記第２導電型の浅いウェル領域上に形成され、かつ、
    上記第１導電型の深いウェル領域と上記第２導電型の浅
    いウェル領域との接合の深さよりも浅い深さを有するＳ
    ＴＩからなる浅い素子分離領域と、 上記第２導電型の浅いウェル領域を貫通して第１導電型
    の深いウエル領域上に形成されると共に、上記第１導電
    型の深いウェル領域と上記第２導電型の浅いウェル領域
    との接合の深さよりも深い深さを有する幅が略一定の深
    い素子分離領域とを備えることを特徴とする半導体装
    置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記半導体基板内に形成された第２導電型の深いウェル
    領域と、 上記第２導電型の深いウェル領域内に形成された第１導
    電型の浅いウェル領域と、 上記第１導電型の浅いウェル領域上に形成され、ゲート
    電極と上記第１導電型の浅いウェル領域が短絡された動
    的閾値トランジスタと、 上記第１導電型の浅いウェル領域上に形成され、かつ、
    上記第２導電型の深いウェル領域と上記第１導電型の浅
    いウェル領域との接合の深さよりも浅い深さを有するＳ
    ＴＩからなる浅い素子分離領域と、 上記第１導電型の浅いウェル領域を貫通して第２導電型
    の深いウエル領域上に形成されると共に、上記第２導電
    型の深いウェル領域と上記第１導電型の浅いウェル領域
    との接合の深さよりも深い深さを有する幅が略一定の深
    い素子分離領域と、 上記第１導電型と第２導電型の深いウエル領域の境界
    部、及び、上記第１導電型と第２導電型の浅いウエル領
    域の境界部に設けられた境界部素子分離領域とを備える
    ことを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２に記載の半導体装置に
    おいて、上記動的閾値トランジスタは、その動的閾値ト
    ランジスタのソース領域及びドレイン領域の一部が、上
    記動的閾値トランジスタのゲート絶縁膜がなす面より上
    に存在する積上げ型の構造を有することを特徴とする半
    導体装置。
  4. 【請求項４】 請求項２に記載の半導体装置において、
    上記境界部素子分離領域は、上記浅いウエル領域と深い
    ウエル領域との接合の深さよりも浅い深さを有するＳＴ
    Ｉからなる浅い素子分離領域とその浅い素子分離領域の
    両側に位置して上記接合の深さよりも深い深さを有する
    幅が略一定の深い素子分離領域とからなる複合素子分離
    領域であることを特徴とする半導体装置。
  5. 【請求項５】 請求項２に記載の半導体装置において、
    上記境界部素子分離領域は、上記浅いウエル領域と深い
    ウエル領域との接合の深さよりも深い深さを有する幅が
    略一定の深い素子分離領域とその深い素子分離領域の両
    側に位置して上記接合の深さよりも浅い深さを有するＳ
    ＴＩからなる浅い素子分離領域とからなる複合素子分離
    領域であることを特徴とする半導体装置。
  6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
    半導体装置の製造方法であって、 半導体基板上に第１の膜を形成する工程と、 上記第１の膜に第１の開口窓を形成する工程と、 上記第１の膜をマスクとして半導体基板を部分的にエッ
    チングして第１の分離溝を形成する工程と、 上記第１の膜及び上記第１の分離溝の上に第２の膜を形
    成する工程と、 上記第２の膜に第２の開口窓を形成する工程と、 上記第２の膜をマスクとして上記第１の膜を部分的にエ
    ッチングする工程と、 上記第１の膜をマスクとして半導体基板を部分的にエッ
    チングして第２の分離溝を形成する工程と、 上記第１の膜上、第１の分離溝上及び第２の分離溝上に
    絶縁膜を堆積し、第１の分離溝及び第２の分離溝を埋め
    こむ工程とを備えることを特徴とする半導体装置の製造
    方法。
  7. 【請求項７】 請求項６に記載の半導体装置の製造方法
    において、上記第１の膜はシリコン酸化膜とシリコン窒
    化膜との積層膜であり、上記第２の膜はフォトレジスト
    であり、上記絶縁膜は酸化膜であることを特徴とする半
    導体装置の製造方法。
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