JP2967754B2

JP2967754B2 - 半導体装置およびその製造方法

Info

Publication number: JP2967754B2
Application number: JP9080837A
Authority: JP
Inventors: 和之水島
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1997-03-31
Filing date: 1997-03-31
Publication date: 1999-10-25
Anticipated expiration: 2017-03-31
Also published as: JPH10275911A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にソース・ドレイン領域がシリサ
イド化された絶縁ゲート電界効果トランジスタ（以下、
ＭＯＳトランジスタという）の構造とその製造方法に関
する。

【０００２】

【従来の技術】シリコン半導体基板に搭載される半導体
装置では、半導体素子の微細化および高密度化が依然と
して精力的に進められており、現在では０．１５〜０．
２５μｍの寸法基準で設計されたメモリデバイスあるい
はロジックデバイス等の超高集積のあるいは超高速の半
導体デバイスが開発試作されている。このような半導体
デバイスの高集積化あるいは超高速化においては、半導
体デバイスを構成する半導体素子の微細化は必須とな
る。

【０００３】この中で、絶縁ゲート電界効果トランジス
タの微細化が特に重要である。そして、ＭＯＳトランジ
スタのソース・ドレイン領域の拡散層の浅接合化、ある
いは、ＭＯＳトランジスタのチャネル領域の短チャンネ
ル化が精力的に行われている。このことは、Ｐチャネル
型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジス
タの両方にいえる。

【０００４】また、このようなＭＯＳトランジスタの拡
散層の浅接合化と共に、拡散層表面の高融点金属による
シリサイド化あるいはサリサイド化が微細のＭＯＳトラ
ンジスタの性能を向上させるために必須になっている。

【０００５】しかし、ＭＯＳトランジスタのソース・ド
レイン領域の拡散層表面を高融点金属でシリサイド化す
ることは、半導体装置の周辺回路特に入出力回路を構成
するＭＯＳトランジスタの静電気耐圧を低下させるよう
になる。このようにシリサイド化あるいはサリサイド化
したＭＯＳトランジスタの静電気耐圧の低下は、ＭＯＳ
トランジスタが微細化するに伴い顕在化してくる。

【０００６】これについて図５で説明する。図５はＮチ
ャネル型のＭＯＳトランジスタのソース・ドレイン領域
の拡散層でのブレークダウンを説明するための図であ
る。図５（ａ）に示すように、ＭＯＳトランジスタのソ
ースとゲートは接地電位（ＧＮＤ）に接続されている。
そして、ドレインにドレイン電圧Ｖｄが接続されてい
る。図５（ｂ）はこのようなＭＯＳトランジスタのドレ
インに流れるドレイン電流Ｉｄと上記Ｖｄの関係を示
す。

【０００７】図５（ｂ）に示されるように、ドレイン電
圧Ｖｄが増加していくと、降伏電圧ＢＶｄｓにおいてＭ
ＯＳトランジスタのブレークダウンが生じＭＯＳトラン
ジスタのバイポーラ動作が現れる。すなわち、ＭＯＳト
ランジスタのスナップバック現象が現れる。このため
に、図５（ｂ）に示されるように負性抵抗領域が形成さ
れる。そして、スナップバックが生じた後は、ドレイン
電圧の増加と共にドレイン電流が増加する正抵抗領域が
形成される。

【０００８】ここで、拡散層上がシリサイド化されてい
ない場合には、図５（ｂ）の実線で示されるように、上
記正抵抗領域でのドレイン電流Ｉｄのドレイン電圧Ｖｄ
に対する傾きは小さい。これは、浅接合化した拡散層の
抵抗が現れるからである。一方、拡散層上がシリサイド
化されシリサイド層が形成されている場合には、拡散層
の抵抗が非常に小さくなる。このために、図５（ｂ）の
破線で示されるように、正抵抗領域でのドレイン電流Ｉ
ｄのドレイン電圧Ｖｄに対する傾きが非常に大きくな
る。

【０００９】通常、半導体装置の入出力回路のＭＯＳト
ランジスタは並列に接続されている。ここで、静電気等
による過電圧がドレイン領域に印加されると、拡散層が
シリサイド化されていない場合は、並列接続したＭＯＳ
トランジスタ全てがスナップバックし静電気はこの全て
のＭＯＳトランジスタを通して放電される。

【００１０】これに対し、拡散層がシリサイド化されて
いる場合には、並列接続したＭＯＳトランジスタのうち
最初にスナップバックしたＭＯＳトランジスタに電流が
集中する。そして、ジュール熱によりこのＭＯＳトラン
ジスタが破壊し易くなり静電気耐圧が低下するようにな
る。

【００１１】このような静電気耐圧の低下を防止するた
めに種々の方法が提案されている。その１つに特開平４
−２９１９１９号公報に開示されている技術がある（以
下、第１の従来例と記す）。以下、図６に基づいて第１
の従来例を説明する。図６は半導体装置を構成する入出
力回路および内部回路のＭＯＳトランジスタの製造工程
順の略断面図である。

【００１２】図６（ａ）に示すように、一導電型の半導
体基板１０１上に選択的にフィールド酸化膜１０２を形
成した後、フィールド酸化膜１０２を形成していない活
性領域に内部回路および入出力回路のＭＯＳトランジス
タを次のように形成する。すなわち、ゲート酸化膜１０
３，１０３ａを形成しその上にゲートポリシリコン層１
０４，１０４ａを形成する。また、ゲートポリシリコン
層１０４，１０４ａの側壁にサイドウォール絶縁膜１０
５を形成する。そして、逆導電型のソース・ドレイン拡
散層１０６を形成する。

【００１３】次に、公知のサリサイド技術でゲートシリ
サイド層１０７，１０７ａおよびソース・ドレインシリ
サイド層１０８，１０８ａを形成する。ここで、これら
のシリサイド層はチタンシリサイドで構成される。

【００１４】次に、図６（ｂ）に示すように内部回路部
のＭＯＳトランジスタを全てレジストマスク１０９で被
覆する。そして、逆導電型で高濃度の不純物をイオン注
入しソース・ドレイン拡散層１０６ａを形成すると共
に、ゲートシリサイド層１０７ａとソース・ドレインシ
リサイド層１０８ａをアモルファス化する。このように
した後、入出力回路部のＭＯＳトランジスタのゲートシ
リサイド層１０７ａおよびソース・ドレインシリサイド
層１０８ａを硫酸と過酸化水素の混合溶液中でエッチン
グ除去する。その後、このレジストマスク１０９を除去
する。

【００１５】このようにして、図６（ｃ）に示すように
半導体基板１０１上の内部回路部のＭＯＳトランジスタ
は、ゲート酸化膜１０３、ゲートポリシリコン層１０４
とゲートシリサイド層１０７で構成されるゲート電極、
ソース・ドレイン拡散層１０６とソース・ドレインシリ
サイド層１０８で構成されるソース・ドレイン領域、と
を有するようになる。これに対し、入出力回路部のＭＯ
Ｓトランジスタは、ゲート酸化膜１０３ａ、ゲートポリ
シリコン層１０４ａで構成されるゲート電極、ソース・
ドレイン拡散層１０６ａで構成されるソース・ドレイン
領域を有するようになる。

【００１６】また、別の方法として特開平７ー１０６５
６７号公報に開示されている技術がある（以下、第２の
従来例と記す）。以下、図７に基づいて第２の従来例を
説明する。図７は半導体装置を構成するＭＯＳトランジ
スタの製造工程順の略断面図である。この場合は、以下
に示すように、ＭＯＳトランジスタのソース・ドレイン
拡散層上に部分的にシリサイド層を形成する。

【００１７】図７（ａ）に示すように、半導体基板２０
１上に選択的にフィールド酸化膜２０２を形成した後、
ゲート酸化膜２０３を形成する。次に、ゲートポリシリ
コン層２０４を形成しＬＤＤ拡散層２０５を形成した
後、サイドウォール絶縁膜２０６を形成する。そして、
ソース・ドレイン拡散層２０７を形成し、全面にチタン
薄膜２０８をスパッタ法等で堆積させる。

【００１８】次に、図７（ｂ）に示すようにレジストマ
スク２０９をエッチングマスクにしてチタン薄膜２０８
を選択的にエッチングする。このようにして、ゲートポ
リシリコン層２０４上およびソース・ドレイン拡散層２
０７上にチタン層２１０を形成する。

【００１９】次に、レジストマスク２０９を除去した
後、熱処理を施して上記チタン層２１０をソース・ドレ
イン拡散層２０７あるいはゲートポリシリコン層２０４
と反応させる。このようにして、図７（ｃ）に示すよう
に、ソース・ドレイン拡散層２０７上にソース・ドレイ
ンシリサイド層２１１，２１１ａを選択的に形成し、ゲ
ートポリシリコン層２０４上にゲートシリサイド層２１
２を形成する。

【００２０】次に、全体を被覆する層間絶縁膜２１３を
形成し、所定の領域に設けたコンタクト孔を通してソー
ス・ドレインシリサイド層２１１に接続する配線２１４
を形成する。このようにして、ＭＯＳトランジスタが形
成される。

【００２１】この場合は、シリサイド層をソース・ドレ
イン拡散層２０７表面に部分的に形成することになる。
そして、ソース・ドレインシリサイド層２１１とソース
・ドレインシリサイド層２１１ａ間に拡散抵抗を挿入す
ることになる。

【００２２】

【発明が解決しようとする課題】第１の従来例では、入
出力回路部のＭＯＳトランジスタのシリサイド層を除去
するために、一度形成したゲートシリサイド層１０７ａ
およびソース・ドレインシリサイド層１０８ａをアモル
ファス化する必要がある。このために、高濃度の不純物
をイオン注入することが必要になる。しかし、このよう
なイオン注入は、ソース・ドレイン拡散層１０６ａの拡
散層深さを大きくするようになる。そこで、ＭＯＳトラ
ンジスタのソース・ドレイン間のパンチスルーを抑制す
るために、入出力回路部のＭＯＳトランジスタのゲート
長を大きく設定する必要が生じる。このためにこのよう
なＭＯＳトランジスタの寸法が大きくなる。

【００２３】また、ソース・ドレイン拡散層が深くなる
ことで、ソース・ドレインとゲート間の寄生容量および
ソース・ドレインと半導体基板間の寄生容量が増加する
ようになる。このため、入出力回路部のＭＯＳトランジ
スタの性能が内部回路部のＭＯＳトランジスタに比較し
著しく低下するようになる。

【００２４】また、第２の従来例では、フォトリソグラ
フィ技術とエッチング技術とを用いて、ＭＯＳトランジ
スタのソース・ドレイン拡散層上にシリサイド層を形成
する領域とシリサイド層を形成しない領域とを設ける必
要がある。しかし、フォトリソグラフィ工程での目合わ
せのためのマージンあるいはエッチング工程でのマージ
ン等が必要になり、ＭＯＳトランジスタのソース・ドレ
イン拡散層の面積が大幅に増加するようになる。

【００２５】本発明の目的は、シリサイド層を有するＭ
ＯＳトランジスタにおいてその静電気耐性を簡便な方法
で向上させる半導体装置およびその製造方法を提供する
ことにある。

【００２６】

【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に形成された絶縁ゲート電界
効果トランジスタにおいて、前記絶縁ゲート電界効果ト
ランジスタのソース・ドレインとなる拡散層の表面に高
融点金属シリサイド層が形成され、前記拡散層上であっ
て層間絶縁膜に形成されたコンタクト孔部の前記高融点
金属シリサイド層が除去され、前記コンタクト孔部にお
いて前記拡散層と接続するように配線層が形成され、前
記コンタクト孔の側壁にコンタクト側壁絶縁膜が形成さ
れ、前記コンタクト側壁絶縁膜を介して前記高融点金属
シリサイド層と前記配線層とが絶縁分離されている。

【００２７】

【００２８】あるいは、半導体チップの周辺回路は上記
のような絶縁ゲート電界効果トランジスタで構成され、
内部回路を構成する絶縁ゲート電界効果トランジスタの
ソース・ドレインとなる拡散層の表面は全て高融点金属
シリサイド層が形成されている。

【００２９】また、本発明の半導体装置の製造方法は、
ソース・ドレインが拡散層と高融点金属シリサイド層と
で構成される絶縁ゲート電界効果トランジスタを半導体
基板上に形成した後、全面を被覆するように層間絶縁膜
を形成する工程と、前記層間絶縁膜を貫通し前記高融点
金属シリサイド層に達するコンタクト孔を形成した後露
出する前記高融点金属シリサイド層を選択的に除去し前
記拡散層を露出させる工程と、前記層間絶縁膜とは異種
の薄い絶縁膜を全面に堆積した後、異方性ドライエッチ
ングを施し前記コンタクト孔の側壁にコンタクト側壁絶
縁膜を形成する工程と、前記コンタクト側壁絶縁膜の形
成後、前記露出した拡散層に接続する配線層を形成する
工程とを含む。

【００３０】あるいは、本発明の半導体装置の製造方法
は、ソース・ドレインが拡散層と高融点金属シリサイド
層とで構成される絶縁ゲート電界効果トランジスタを半
導体チップの周辺回路部と内部回路部に形成した後、全
面を被覆するように層間絶縁膜を形成する工程と、前記
周辺回路部の絶縁ゲート電界効果トランジスタでは前記
高融点金属シリサイド層に達するコンタクト孔を、前記
内部回路部の絶縁ゲート電界効果トランジスタでは前記
高融点金属シリサイド層に達しないコンタクト孔を１回
のドライエッチングで形成する工程と、前記高融点金属
シリサイド層に達したコンタクト孔部の前記高融点金属
シリサイド層を除去する工程と、前記内部回路部の高融
点金属シリサイド層に達しないコンタクト孔の底部を再
度のドライエッチングでエッチングする工程と、前記コ
ンタクト孔の側壁にコンタクト側壁絶縁膜を形成する工
程と、前記コンタクト側壁絶縁膜の形成後、前記周辺回
路部の絶縁ゲート電界効果トランジスタの露出した拡散
層に接続する配線層と前記内部回路部の絶縁ゲート電界
効果トランジスタの露出した高融点金属シリサイド層に
接続する配線層を形成する工程とを含む。

【００３１】ここで、前記周辺回路部の絶縁ゲート電界
効果トランジスタに形成するコンタクト孔の開口寸法
は、前記内部回路部の絶縁ゲート電界効果トランジスタ
に形成するコンタクト孔の開口寸法より大きくなるよう
に設定される。

【００３２】本発明では、ソース・ドレインが拡散層と
高融点金属シリサイド層とで構成される絶縁ゲート電界
効果トランジスタにおいて、コンタクト孔部の高融点金
属シリサイド層が選択的に除去される。そして、このコ
ンタクト孔部において、配線層は拡散層に接続されるよ
うになる。このために、上記絶縁ゲート電界効果トラン
ジスタのチャネル領域と配線層間に拡散層抵抗が形成さ
れるようになる。このような拡散層抵抗は、半導体チッ
プの周辺回路特に入出力回路部の絶縁ゲート電界効果ト
ランジスタの静電気耐性を容易に向上させるようにな
る。

【００３３】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１と図２は本発
明の半導体装置の製造工程順の断面図である。また、図
３は本発明の効果を説明するための図である。なお、本
発明の半導体装置の構造は製造工程の中で説明される。

【００３４】図１（ａ）に示すように、導電型がＰ型の
シリコン基板である半導体基板１上に選択的にフィール
ド酸化膜２を形成する。ここで、フィールド酸化膜２は
ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆ
Ｓｉｌｉｃｏｎ）法で形成してもよいし、浅い溝にＣＶ
Ｄ（化学気相成長）法とＣＭＰ（化学機械研磨）法でシ
リコン酸化膜を埋め込んで形成してもよい。

【００３５】次に、半導体基板１上の内部回路部と入出
力回路部の活性領域に熱酸化法でゲート酸化膜３，３ａ
を形成する。ここで、入出力回路は周辺回路の１部であ
る。そして、リン不純物を含有するゲートポリシリコン
層４，４ａを形成する。ここで、ゲートポリシリコン層
４，４ａの膜厚は１００ｎｍ程度に設定される。そし
て、このゲートポリシリコン層４，４ａの側壁にサイド
ウォール絶縁膜５を形成し、Ｎ型不純物を導入してＬＤ
Ｄ構造のソース・ドレイン拡散層６，６ａを形成する。

【００３６】次に、高融点金属膜として膜厚が２０ｎｍ
程度のチタン薄膜をスパッタ法で全面に堆積させる。そ
して、熱処理を施しゲートポリシリコン層４，４ａ上に
ゲートシリサイド層７，７ａを、ソース・ドレイン拡散
層６，６ａ上にソース・ドレインシリサイド層８，８ａ
をそれぞれ形成する。続いて、全面を被覆する層間絶縁
膜９を形成する。ここで、層間絶縁膜９はＣＭＰ法で平
坦化されたシリコン酸化膜である。

【００３７】次に、図１（ｂ）に示すように、レジスト
マスク１０をエッチングマスクにして層間絶縁膜９の所
定の領域に第１のコンタクト孔１１を形成する。ここ
で、第１のコンタクト孔１１は、内部回路部の領域に形
成するＭＯＳトランジスタのソース・ドレイン領域に形
成される。なお、層間絶縁膜９のドライエッチングで
は、ソース・ドレインシリサイド層８をエッチングしな
いようなエッチング条件が用いられる。このために、こ
のドライエッチングでの反応ガスとしてＣ₄ Ｆ₈ とＣＯ
の混合ガスが使用される。そして、内部回路部のＭＯＳ
トランジスタのソース・ドレイン拡散層６上には、ソー
ス・ドレインシリサイド層８がほぼ完全に残るようにな
る。

【００３８】同様に、図１（ｃ）に示すように、レジス
トマスク１２をエッチングマスクにして層間絶縁膜９の
所定の領域に第２のコンタクト孔１３を形成する。ここ
で、第２のコンタクト孔１３は、入出力回路部の領域に
形成されるＭＯＳトランジスタのソース・ドレイン領域
に形成される。そして、第２のコンタクト孔１３部に露
出するソース・ドレインシリサイド層８ａを除去する。
このようにして、図１（ｃ）に示すように、入出力回路
部にあるソース・ドレイン拡散層６ａ上の第２のコンタ
クト孔１３領域のソース・ドレインシリサイド層は無く
なる。

【００３９】次に、過剰シリコンを含有するシリコン酸
化膜をＣＶＤ法で全面に堆積させる。ここで、この過剰
シリコンを含有するシリコン酸化膜の膜厚は１００ｎｍ
程度に設定される。そして、反応ガスとしてＣＦ₄ とＯ
₂の混合ガスを用い、上記過剰シリコンを含有するシリ
コン酸化膜の異方性ドライエッチングを行う。このよう
にして、図２（ａ）に示すように第１のコンタクト孔１
１および第２のコンタクト孔１３の側壁にコンタクト側
壁絶縁膜１４を形成する。

【００４０】次に、図２（ｂ）に示すように、内部回路
部のＭＯＳトランジスタでは、ソース・ドレインシリサ
イド層８に接続する配線１５をタングステンあるいはア
ルミ金属等で形成する。また、入出力回路部のＭＯＳト
ランジスタでは、ソース・ドレイン拡散層６ａに接続す
る配線１５ａを形成する。ここで、配線１５ａとソース
・ドレインシリサイド層８ａとはコンタクト側壁絶縁膜
１４で隔離され接続しない。

【００４１】以上のようにして、半導体基板１上にフィ
ールド酸化膜２が形成され、内部回路部には、ゲート酸
化膜３、ゲートポリシリコン層４とゲートシリサイド層
７とで構成されたゲート電極、ソース・ドレイン拡散層
６とソース・ドレインシリサイド層８とで構成されたソ
ース・ドレイン領域とを有するＭＯＳトランジスタが形
成される。そして、ソース・ドレインシリサイド層８は
配線１５と接続されるようになる。

【００４２】また、入出力回路部には、ゲート酸化膜３
ａ、ゲートポリシリコン層４ａとゲートシリサイド層７
ａとで構成されたゲート電極、ソース・ドレイン拡散層
６ａとソース・ドレインシリサイド層８ａとで構成され
たソース・ドレイン領域とを有するＭＯＳトランジスタ
が形成される。この場合は、ソース・ドレインシリサイ
ド層８ａは配線１５ａに接続することはない。このため
に、ソース・ドレインシリサイド層８ａと配線１５ａと
の間に拡散層抵抗が形成されることになる。

【００４３】次に、この実施の形態の効果を図３を参照
して説明する。図３（ａ）は入出力回路部に形成された
ＭＯＳトランジスタの等価回路と内部回路部に形成され
たＭＯＳトランジスタの等価回路である。図３（ａ）に
示すように、ＭＯＳトランジスタのソース２１、ゲート
２２およびドレイン２３が形成されている。そして、入
出力回路部のＭＯＳトランジスタでは、ソース２２およ
びドレイン２３に先述した拡散層抵抗２４が形成される
ことになる。これに対し、内部回路部のＭＯＳトランジ
スタでは、ソース・ドレイン拡散層上は全てシリサイド
化されるためにこのような拡散層抵抗は形成されない。

【００４４】次に、図３（ｂ）でこのようなＭＯＳトラ
ンジスタのドレイン電流Ｉｄとドレイン電圧Ｖｄの関係
を示す。ここで、ソースとゲートはＧＮＤに接続され、
ドレインに可変電圧であるＶｄが印加される。

【００４５】従来の技術で説明したのと同様に、図３
（ｂ）に示されるように、ドレイン電圧Ｖｄが増加して
いくと、降伏電圧ＢＶｄｓにおいてＭＯＳトランジスタ
のブレークダウンが生じる。そして、スナップバック現
象が生じ負性抵抗領域が形成され、さらにドレイン電圧
の増加と共にドレイン電流が増加する正抵抗領域が形成
される。

【００４６】ここで、入出力回路部のＭＯＳトランジス
タの場合では、図３（ｂ）の実線で示されるように、上
記正抵抗領域でのドレイン電流Ｉｄのドレイン電圧Ｖｄ
に対する傾きは小さくなる。これは、上述したように拡
散層抵抗が現れるからである。このために、入出力回路
部のＭＯＳトランジスタは静電気耐性が向上する。

【００４７】一方、内部回路部のＭＯＳトランジスタの
場合では、拡散層の抵抗が非常に小さくなる。このため
に、図３（ｂ）の破線で示されるように、正抵抗領域で
のドレイン電流Ｉｄのドレイン電圧Ｖｄに対する傾きが
非常に大きいままである。

【００４８】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４は本発明の半導体装置の別の製
造工程順の断面図である。ここで、第１の実施の形態と
同一のものは同一符号で示される。

【００４９】図４（ａ）に示すように、Ｐ型のシリコン
基板である半導体基板１上にフィールド酸化膜２を形成
する。次に、第１の実施の形態と同様に、半導体基板１
上の内部回路部と入出力回路部の活性領域にゲート酸化
膜３，３ａを形成する。そして、ゲートポリシリコン層
４，４ａを形成する。そして、このゲートポリシリコン
層４，４ａの側壁にサイドウォール絶縁膜５を形成し、
Ｎ型不純物を導入してＬＤＤ構造のソース・ドレイン拡
散層６，６ａを形成する。

【００５０】そして、ゲートポリシリコン層４，４ａ上
にゲートシリサイド層７，７ａを、ソース・ドレイン拡
散層６，６ａ上にソース・ドレインシリサイド層８，８
ａをそれぞれ形成する。続いて、全面を被覆する層間絶
縁膜９を形成する。次に、レジストマスク２５をエッチ
ングマスクにして層間絶縁膜９の所定の領域をドライエ
ッチングする。この場合には、第１の内部回路部コンタ
クト孔２６と入出力回路部コンタクト孔２７とが同時に
形成される。ここで、第１の内部回路部コンタクト孔２
６はソース・ドレインシリサイド層８に達していない。
これに対し、入出力回路部コンタクト孔２７はソース・
ドレインシリサイド層８ａまで貫通している。

【００５１】このようなコンタクト孔を形成する場合に
は、入出力回路部コンタクト孔２７の間口の寸法は第１
の内部回路部コンタクト孔２６より大きくなるように設
定される。例えば、第１の内部回路部コンタクト孔の間
口形状を正方形としその寸法を１とした場合、入出力回
路部の間口形状を長方形にしその寸法を２×１にする。
そして、反応ガスとしてＣ₂Ｈ₂ Ｆ₂ とＣＯの混合ガス
を用い、この反応ガス圧力を０．１Ｔｏｒｒ程度に設定
する。これは、通常のコンタクト孔形成のためのドライ
エッチングの場合よりかなり高いガス圧力である。

【００５２】このようなエッチング条件であると、１回
のドライエッチングで、開口寸法の大きなコンタクト孔
（入出力回路部コンタクト孔２７）は完全に開口するの
に対し、開口寸法の小さなコンタクト孔（第１の内部回
路部コンタクト孔２６）は図４（ａ）に示すように途中
までしか形成されない。

【００５３】次に、図４（ｂ）に示すように入出力回路
部コンタクト孔２７で露出したソース・ドレインシリサ
イド層８ａをドライエッチングで除去する。このエッチ
ングでソース・ドレイン拡散層６ａが露出するようにな
る。ここで、第１の内部回路部コンタクト孔２６は貫通
してないため、ソース・ドレインシリサイド層８のエッ
チングは全く生じない。

【００５４】次に、図４（ｃ）に示すようにレジストマ
スク２５を再びエッチングマスクにして層間絶縁膜９の
エッチングを行う。ここで、エッチングの反応ガスとし
てＣ₄Ｆ₈ とＣＯの混合ガスが用いられる。このように
して、ソース・ドレインシリサイド層８まで貫通する第
２の内部回路部コンタクト孔２８が形成されるようにな
る。ここで、ソース・ドレイン拡散層６ａ表面はエッチ
ングされない。

【００５５】次に、第１の実施の形態と同様にして、第
２の内部回路部コンタクト孔２８および入出力回路部コ
ンタクト孔２７の側壁にコンタクト側壁絶縁膜１４を形
成する。

【００５６】次に、図４（ｄ）に示すように、内部回路
部のＭＯＳトランジスタでは、ソース・ドレインシリサ
イド層８に接続する配線１５を形成する。また、入出力
回路部のＭＯＳトランジスタでは、ソース・ドレイン拡
散層６ａに接続する配線１５ａを形成する。なお、配線
１５ａとソース・ドレインシリサイド層８ａとはコンタ
クト側壁絶縁膜１４で隔離され接続しない。

【００５７】以上のようにして第１の実施の形態と同様
に、半導体基板１上にフィールド酸化膜２が形成され、
内部回路部には、ゲート酸化膜３、ゲートポリシリコン
層４とゲートシリサイド層７とで構成されたゲート電
極、ソース・ドレイン拡散層６とソース・ドレインシリ
サイド層８とで構成されたソース・ドレイン領域とを有
するＭＯＳトランジスタが形成される。そして、ソース
・ドレインシリサイド層８は配線１５と接続されるよう
になる。

【００５８】また、入出力回路部には、ゲート酸化膜３
ａ、ゲートポリシリコン層４ａとゲートシリサイド層７
ａとで構成されたゲート電極、ソース・ドレイン拡散層
６ａとソース・ドレインシリサイド層８ａとで構成され
たソース・ドレイン領域とを有するＭＯＳトランジスタ
が形成される。この場合は、ソース・ドレインシリサイ
ド層８ａは配線１５ａに接続することはない。このため
に、ソース・ドレインシリサイド層８ａと配線１５ａと
の間に拡散層抵抗が形成されることになる。

【００５９】この第２の実施の形態では、ＭＯＳトラン
ジスタのソース・ドレイン上のコンタクト孔は１回のフ
ォトリソグラフィ工程で形成できる。そして、半導体装
置の製造工程が短縮するようになる。

【００６０】以上の実施の形態は、Ｎチャネル型のＭＯ
Ｓトランジスタを形成する場合について説明した。本発
明は、Ｐチャネル型のＭＯＳトランジスタでも同様に適
用できるものである。

【００６１】

【発明の効果】以上に説明したように、本発明では、半
導体基板上に形成されたＭＯＳトランジスタのソース・
ドレインとなる拡散層の表面に高融点金属シリサイド層
が形成され、この拡散層上であって層間絶縁膜に形成さ
れたコンタクト孔部の高融点金属シリサイド層が除去さ
れ、このコンタクト孔部において露出した拡散層と接続
するように配線層が形成される。

【００６２】このために、本発明ではＭＯＳトランジス
タ特に入出力回路部のＭＯＳトランジスタの静電気耐性
が簡便な方法で向上できるようになる。また、従来の技
術のようなＭＯＳトランジスタの性能劣化は容易に回避
できる。

【００６３】また、本発明ではＭＯＳトランジスタのソ
ース・ドレイン拡散層面積が小さくできる。そして、高
集積で高性能のＭＯＳトランジスタの静電気耐性向上が
容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。

【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。

【図３】本発明の効果を説明するための等価回路図と電
気特性のグラフである。

【図４】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。

【図５】従来の技術を説明するための等価回路図と電気
特性のグラフである。

【図６】従来の技術を説明するための製造工程順の断面
図である。

【図７】従来の技術を説明するための製造工程順の断面
図である。

【符号の説明】

１，１０１，２０１半導体基板２，１０２，２０２フィールド酸化膜３，３ａ，１０３，１０３ａ，２０３ゲート酸化膜４，４ａ，１０４，２０４ゲートポリシリコン層５，１０５，２０６サイドウォール絶縁膜６，６ａ，１０６，１０６ａ、２０７ソース・ドレ
イン拡散層７，７ａ，１０７，１０７ａ，２１２ゲートシリサ
イド層８，８ａ，１０８，１０８ａ，２１１，２１１ａソ
ース・ドレインシリサイド層９，２１３層間絶縁膜１０，１２，２５，１０９，２０９レジストマスク１１第１のコンタクト孔１３第２のコンタクト孔１４コンタクト側壁絶縁膜１５，１５ａ，２１４配線２１ソース２２ゲート２３ドレイン２４拡散層抵抗２６第１の内部回路部コンタクト孔２７入出力回路部コンタクト孔２８第２の内部回路部コンタクト孔２０５ＬＤＤ拡散層２０８チタン薄膜２１０チタン層

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁ゲート電
界効果トランジスタにおいて、前記絶縁ゲート電界効果
トランジスタのソース・ドレインとなる拡散層の表面に
高融点金属シリサイド層が形成され、前記拡散層上であ
って層間絶縁膜に形成されたコンタクト孔部の前記高融
点金属シリサイド層が除去され、前記コンタクト孔部に
おいて前記拡散層と接続するように配線層が形成され、
前記コンタクト孔の側壁にコンタクト側壁絶縁膜が形成
され、前記コンタクト側壁絶縁膜を介して前記高融点金
属シリサイド層と前記配線層とが絶縁分離されているこ
とを特徴とする半導体装置。
【請求項２】半導体チップの周辺回路は請求項１記載
の絶縁ゲート電界効果トランジスタで構成され、内部回
路を構成する絶縁ゲート電界効果トランジスタのソース
・ドレインとなる拡散層の表面は全て高融点金属シリサ
イド層が形成されていることを特徴とする半導体装置。
【請求項３】ソース・ドレインが拡散層と高融点金属
シリサイド層とで構成される絶縁ゲート電界効果トラン
ジスタを半導体基板上に形成した後、全面を被覆するよ
うに層間絶縁膜を形成する工程と、前記層間絶縁膜を貫
通し前記高融点金属シリサイド層に達するコンタクト孔
を形成した後露出する前記高融点金属シリサイド層を選
択的に除去し前記拡散層を露出させる工程と、前記層間
絶縁膜とは異種の薄い絶縁膜を全面に堆積した後、異方
性ドライエッチングを施し前記コンタクト孔の側壁にコ
ンタクト側壁絶縁膜を形成する工程と、前記コンタクト
側壁絶縁膜の形成後、前記露出した拡散層に接続する配
線層を形成する工程と、を含むことを特徴とする半導体
装置の製造方法。
【請求項４】ソース・ドレインが拡散層と高融点金属
シリサイド層とで構成される絶縁ゲート電界効果トラン
ジスタを半導体チップの周辺回路部と内部回路部に形成
した後、全面を被覆するように層間絶縁膜を形成する工
程と、前記周辺回路部の絶縁ゲート電界効果トランジス
タでは前記高融点金属シリサイド層に達するコンタクト
孔を、前記内部回路部の絶縁ゲート電界効果トランジス
タでは前記高融点金属シリサイド層に達しないコンタク
ト孔を１回のドライエッチングで形成する工程と、前記
高融点金属シリサイド層に達したコンタクト孔部の前記
高融点金属シリサイド層を除去する工程と、前記内部回
路部の高融点金属シリサイド層に達しないコンタクト孔
の底部を再度のドライエッチングでエッチングする工程
と、前記コンタクト孔の側壁にコンタクト側壁絶縁膜を
形成する工程と、前記コンタクト側壁絶縁膜の形成後、
前記周辺回路部の絶縁ゲート電界効果トランジスタの露
出した拡散層に接続する配線層と前記内部回路部の絶縁
ゲート電界効果トランジスタの露出した高融点金属シリ
サイド層に接続する配線層を形成する工程と、を含むこ
とを特徴とする半導体装置の製造方法。
【請求項５】前記周辺回路部の絶縁ゲート電界効果ト
ランジスタに形成するコンタクト孔の開口寸法が、前記
内部回路部の絶縁ゲート電界効果トランジスタに形成す
るコンタクト孔の開口寸法より大きくなるように設定さ
れることを特徴とする請求項４記載の半導体装置の製造
方法。