JPH10125915A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10125915A JPH10125915A JP8282318A JP28231896A JPH10125915A JP H10125915 A JPH10125915 A JP H10125915A JP 8282318 A JP8282318 A JP 8282318A JP 28231896 A JP28231896 A JP 28231896A JP H10125915 A JPH10125915 A JP H10125915A
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- Japan
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- oxide film
- field oxide
- film
- diffusion layer
- silicide layer
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】内部Ｔｒ領域のフィールド酸化膜がオーバーエ
ッチングにより膜減りすると、拡散層上にシリサイド層
を形成した場合、シリサイド層とシリコン基板がショー
トし、所望の回路特性が得られない。 【解決手段】シリコン基板１上にフィールド酸化膜２
と、ゲート電極４、拡散層６等からなる素子を形成した
のち、全面に酸化膜７を形成する。次で入出力Ｔｒ領域
上とフィールド酸化膜２をフォトレジスト膜で完全に覆
い、内部Ｔｒ領域上の絶縁膜７を除去する。次で内部Ｔ
ｒ領域の拡散層６上にＴｉシリサイド層８を形成する。
ッチングにより膜減りすると、拡散層上にシリサイド層
を形成した場合、シリサイド層とシリコン基板がショー
トし、所望の回路特性が得られない。 【解決手段】シリコン基板１上にフィールド酸化膜２
と、ゲート電極４、拡散層６等からなる素子を形成した
のち、全面に酸化膜７を形成する。次で入出力Ｔｒ領域
上とフィールド酸化膜２をフォトレジスト膜で完全に覆
い、内部Ｔｒ領域上の絶縁膜７を除去する。次で内部Ｔ
ｒ領域の拡散層６上にＴｉシリサイド層８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に拡散層シリサイデーション技術を
使用した半導体装置の構造及びその製造方法に関する。
製造方法に関し、特に拡散層シリサイデーション技術を
使用した半導体装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴い、ソー
ス、ドレイン領域を形成する不純物拡散層を極めて浅く
作り込む必要が出てきた。ところが、拡散層を浅くする
事はソース、ドレイン領域の高抵抗化につながり、トラ
ンジスタ（Ｔｒ）の電流駆動能力を著しく低下させる原
因となる。このような問題を解決するために、ソース・
ドレインを構成する拡散層上に選択的にシリサイド層を
形成し、ソース・ドレイン領域の抵抗を極めて低くし
た、いわゆるシリサイド構造のＴｒが用いられてきてい
る。
ス、ドレイン領域を形成する不純物拡散層を極めて浅く
作り込む必要が出てきた。ところが、拡散層を浅くする
事はソース、ドレイン領域の高抵抗化につながり、トラ
ンジスタ（Ｔｒ）の電流駆動能力を著しく低下させる原
因となる。このような問題を解決するために、ソース・
ドレインを構成する拡散層上に選択的にシリサイド層を
形成し、ソース・ドレイン領域の抵抗を極めて低くし
た、いわゆるシリサイド構造のＴｒが用いられてきてい
る。
【０００３】しかし、このシリサイド構造のＴｒは拡散
層（ソース・ドレイン）抵抗が小さいために大電流が流
れやすく、静電破壊に弱いという欠点がある。このため
集積回路の入出力部は選択的にシリサイド化しないよう
にしなければならない。以下従来の半導体装置の製造方
法を図２を用いて説明する。
層（ソース・ドレイン）抵抗が小さいために大電流が流
れやすく、静電破壊に弱いという欠点がある。このため
集積回路の入出力部は選択的にシリサイド化しないよう
にしなければならない。以下従来の半導体装置の製造方
法を図２を用いて説明する。
【０００４】まず図２（ａ）に示すように、シリコン基
板１上に溝形成と選択酸化により素子分離用のフィール
ド酸化膜２を形成する。次でゲート酸化膜３を介してポ
リシリコンとシリサイド膜のゲート電極４、絶縁膜から
なるサイドウォール５及びソース・ドレインを構成する
不純物の拡散層６を形成する。
板１上に溝形成と選択酸化により素子分離用のフィール
ド酸化膜２を形成する。次でゲート酸化膜３を介してポ
リシリコンとシリサイド膜のゲート電極４、絶縁膜から
なるサイドウォール５及びソース・ドレインを構成する
不純物の拡散層６を形成する。
【０００５】次に図２（ｂ）に示すように、基板上にＣ
ＶＤ法を用いて酸化膜７を堆積させた後、入出力Ｔｒ領
域のみに酸化膜７を残すようにパターニングを施しした
フォトレジストのマスクを形成し、プラズマエッチング
により、入出力Ｔｒ領域以外の酸化膜７を除去する。
ＶＤ法を用いて酸化膜７を堆積させた後、入出力Ｔｒ領
域のみに酸化膜７を残すようにパターニングを施しした
フォトレジストのマスクを形成し、プラズマエッチング
により、入出力Ｔｒ領域以外の酸化膜７を除去する。
【０００６】次に図２（ｃ）に示すように、Ｔｉ膜の堆
積とアニールによるシリサイデーションを行い内部Ｔｒ
領域の拡散層６上にＴｉシリサイド層８Ａを選択的に形
成する。このとき、残された酸化膜７が入出力Ｔｒ領域
のシリサイド化を防止する保護膜となる。
積とアニールによるシリサイデーションを行い内部Ｔｒ
領域の拡散層６上にＴｉシリサイド層８Ａを選択的に形
成する。このとき、残された酸化膜７が入出力Ｔｒ領域
のシリサイド化を防止する保護膜となる。
【０００７】ところで、図２（ｂ）に示したように、酸
化膜７のプラズマエッチング時には、内部Ｔｒ領域のフ
ィールド酸化膜２はオーバーエッチングにより膜減り
し、フィールド酸化膜２の表面がシリコン基板表面より
下がってしまう。
化膜７のプラズマエッチング時には、内部Ｔｒ領域のフ
ィールド酸化膜２はオーバーエッチングにより膜減り
し、フィールド酸化膜２の表面がシリコン基板表面より
下がってしまう。
【０００８】
【発明が解決しようとする課題】従来例では、内部Ｔｒ
領域のフィールド酸化膜２が、オーバーエッチングによ
りソース・ドレインを構成する拡散層６の深さより大き
く膜減りした場合、膜減りで露出した基板１の表面にも
Ｔｉシリサイド層８Ａが形成されるため、Ｔｉシリサイ
ド層と基板がショートし、リーク電流が増大する等によ
り所望の回路特性が得られないという問題がある。
領域のフィールド酸化膜２が、オーバーエッチングによ
りソース・ドレインを構成する拡散層６の深さより大き
く膜減りした場合、膜減りで露出した基板１の表面にも
Ｔｉシリサイド層８Ａが形成されるため、Ｔｉシリサイ
ド層と基板がショートし、リーク電流が増大する等によ
り所望の回路特性が得られないという問題がある。
【０００９】本発明の目的は、ソース・ドレインを構成
するシリサイド層が半導体基板とショートすることがな
く、所望の回路特性が得られる半導体装置及びその製造
方法を提供することにある。
するシリサイド層が半導体基板とショートすることがな
く、所望の回路特性が得られる半導体装置及びその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に形成された素子分離用のフィールド
酸化膜と、このフィールド酸化膜に接して形成されソー
ス・ドレインを構成する拡散層と、この拡散層上に形成
されたシリサイド層とを有する半導体装置において、前
記シリサイド層は前記フィールド酸化膜と離間して形成
されていることを特徴とするものである。
は、半導体基板上に形成された素子分離用のフィールド
酸化膜と、このフィールド酸化膜に接して形成されソー
ス・ドレインを構成する拡散層と、この拡散層上に形成
されたシリサイド層とを有する半導体装置において、前
記シリサイド層は前記フィールド酸化膜と離間して形成
されていることを特徴とするものである。
【００１１】第２の発明の半導体装置の製造方法は、半
導体基板上にフィールド酸化膜を形成したのちゲート酸
化膜を介してゲート電極を形成する工程と、全面に絶縁
膜を形成したのち異方性エッチングし前記ゲート電極の
側面にサイドウォールを形成する工程と、前記ゲート電
極と前記サイドウォールをマスクとして不純物を導入し
前記基板表面にソース・ドレインとなる拡散層を形成す
る工程と、全面に第２の絶縁膜を形成したのち入出力ト
ランジスタ領域上と前記フィールド酸化膜とをフォトレ
ジスト膜で完全に覆い、内部トランジスタ領域上の第２
の絶縁膜を除去する工程と、第２の絶縁膜が除去された
前記内部トランジスタ領域の前記拡散層上にシリサイド
層を形成する工程とを含むことを特徴とするものであ
る。
導体基板上にフィールド酸化膜を形成したのちゲート酸
化膜を介してゲート電極を形成する工程と、全面に絶縁
膜を形成したのち異方性エッチングし前記ゲート電極の
側面にサイドウォールを形成する工程と、前記ゲート電
極と前記サイドウォールをマスクとして不純物を導入し
前記基板表面にソース・ドレインとなる拡散層を形成す
る工程と、全面に第２の絶縁膜を形成したのち入出力ト
ランジスタ領域上と前記フィールド酸化膜とをフォトレ
ジスト膜で完全に覆い、内部トランジスタ領域上の第２
の絶縁膜を除去する工程と、第２の絶縁膜が除去された
前記内部トランジスタ領域の前記拡散層上にシリサイド
層を形成する工程とを含むことを特徴とするものであ
る。
【００１２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｃ）は本発明の一実施の形
態を説明する為の半導体チップの断面図である。
て説明する。図１（ａ）〜（ｃ）は本発明の一実施の形
態を説明する為の半導体チップの断面図である。
【００１３】まず図１（ａ）に示すように、従来例と同
様に操作し、シリコン基板１上に薄い酸化膜と窒化膜と
を形成したのちエッチングし、シリコン基板１に深さ約
６０ｎｍの溝を形成した後選択酸化し、素子領域を分離
するフィールド酸化膜２を形成する。次にゲート酸化膜
３を形成したのちポリシリコンとシリサイド膜を堆積
し、パターニングしてゲート電極４を形成する。次にＣ
ＶＤ法により全面に厚さ約２００ｎｍの酸化膜（又は窒
化膜）を形成したのち異方性エッチングし、ゲート電極
４の側面にサイドウォール５を形成する。次でフィール
ド酸化膜２、ゲート電極４及びサイドウォール５をマス
クとして不純物を導入し、ソース・ドレインを構成する
拡散層６を形成する。
様に操作し、シリコン基板１上に薄い酸化膜と窒化膜と
を形成したのちエッチングし、シリコン基板１に深さ約
６０ｎｍの溝を形成した後選択酸化し、素子領域を分離
するフィールド酸化膜２を形成する。次にゲート酸化膜
３を形成したのちポリシリコンとシリサイド膜を堆積
し、パターニングしてゲート電極４を形成する。次にＣ
ＶＤ法により全面に厚さ約２００ｎｍの酸化膜（又は窒
化膜）を形成したのち異方性エッチングし、ゲート電極
４の側面にサイドウォール５を形成する。次でフィール
ド酸化膜２、ゲート電極４及びサイドウォール５をマス
クとして不純物を導入し、ソース・ドレインを構成する
拡散層６を形成する。
【００１４】次に図１（ｂ）に示すように、ＣＶＤ法に
より全面に厚さ５０〜１５０ｎｍの酸化膜７を形成した
のち全面にフォトレジスト膜を形成する。次でこのフォ
トレジスト膜を入出力Ｔｒ領域及び内部Ｔｒ領域のフィ
ールド酸化膜を完全に覆うように残し、このフォトレジ
スト膜をマスクとして酸化膜７をドライエッチングして
除去し、次でマスクとして用いたフォトレジスト膜を除
去する。この操作は静電破壊対策として入出力Ｔｒ上に
酸化膜７を残すと共に、内部Ｔｒ領域ではフィールド酸
化膜２上に残して、酸化膜７のエッチング時のオーバー
エッチングによるフィールド酸化膜２の膜減りを防止す
る為である。酸化膜７の厚さは、シリサイド化が不必要
な部分のシリサイデーションを防止でき、エッチングが
容易な厚さであればよい。
より全面に厚さ５０〜１５０ｎｍの酸化膜７を形成した
のち全面にフォトレジスト膜を形成する。次でこのフォ
トレジスト膜を入出力Ｔｒ領域及び内部Ｔｒ領域のフィ
ールド酸化膜を完全に覆うように残し、このフォトレジ
スト膜をマスクとして酸化膜７をドライエッチングして
除去し、次でマスクとして用いたフォトレジスト膜を除
去する。この操作は静電破壊対策として入出力Ｔｒ上に
酸化膜７を残すと共に、内部Ｔｒ領域ではフィールド酸
化膜２上に残して、酸化膜７のエッチング時のオーバー
エッチングによるフィールド酸化膜２の膜減りを防止す
る為である。酸化膜７の厚さは、シリサイド化が不必要
な部分のシリサイデーションを防止でき、エッチングが
容易な厚さであればよい。
【００１５】酸化膜７のパターニングは、シリコン基板
上に形成されたフォトレジスト膜を縮小投影露光機（ス
テッパー）を用いて露光する為、「目ずれ」が必然的に
発生する。しかし、本発明の目的から目ずれが発生した
場合にも、フィールド酸化膜２の端部が露出しないよう
に酸化膜７をパターニングしなければならないので、酸
化膜７のエッチング端は、図１（ｂ）に示したように、
内部Ｔｒ領域の拡散層６上に迄位置するように延在部９
を設けている。この延在部９の幅は、製品の目ずれ許容
範囲を越えない１００ｎｍ程度にすればよい。
上に形成されたフォトレジスト膜を縮小投影露光機（ス
テッパー）を用いて露光する為、「目ずれ」が必然的に
発生する。しかし、本発明の目的から目ずれが発生した
場合にも、フィールド酸化膜２の端部が露出しないよう
に酸化膜７をパターニングしなければならないので、酸
化膜７のエッチング端は、図１（ｂ）に示したように、
内部Ｔｒ領域の拡散層６上に迄位置するように延在部９
を設けている。この延在部９の幅は、製品の目ずれ許容
範囲を越えない１００ｎｍ程度にすればよい。
【００１６】次に図１（ｃ）に示すように、全面に厚さ
７約３５０ｎｍのＴｉ膜をスパッタ法により形成したの
ち、不活性ガス雰囲気中で７００〜９００℃に加熱し、
内部Ｔｒ領域の拡散層６上にＴｉシリサイド層８を形成
する。未反応のＴｉ膜はアンモニヤ及び過酸化水素を用
いるウェットエッチングにより除去する。尚、シリサイ
ド層の形成にはＴｉの他ＣｏやＷを用いることができ
る。
７約３５０ｎｍのＴｉ膜をスパッタ法により形成したの
ち、不活性ガス雰囲気中で７００〜９００℃に加熱し、
内部Ｔｒ領域の拡散層６上にＴｉシリサイド層８を形成
する。未反応のＴｉ膜はアンモニヤ及び過酸化水素を用
いるウェットエッチングにより除去する。尚、シリサイ
ド層の形成にはＴｉの他ＣｏやＷを用いることができ
る。
【００１７】以下層間絶縁膜、コンタクトホール、配線
等通常のＭＯＳ Ｔｒの製造プロセスにより半導体装置
を完成させる。
等通常のＭＯＳ Ｔｒの製造プロセスにより半導体装置
を完成させる。
【００１８】このように本実施の形態によれば、フィー
ルド酸化膜２は酸化膜７に覆われている為、拡散層６上
に形成されるシリサイド層はフィールド酸化膜２の端部
から離間して形成される。従ってシリサイド層がシリコ
ン基板１と接することはなくなる。
ルド酸化膜２は酸化膜７に覆われている為、拡散層６上
に形成されるシリサイド層はフィールド酸化膜２の端部
から離間して形成される。従ってシリサイド層がシリコ
ン基板１と接することはなくなる。
【００１９】
【発明の効果】以上説明したように本発明は、ソース・
ドレインを構成する拡散層形成後の入出力Ｔｒ領域と内
部Ｔｒ領域のフィールド酸化膜上に絶縁膜を残すことに
より、入出力Ｔｒの拡散層上にはシリサイド層を形成せ
ずに高抵抗をソース・ドレインに持たせることで静電破
壊耐性を向上させることができる。又、内部Ｔｒ領域で
はエッチング時のフィールド酸化膜の膜減りを防止する
為に、絶縁膜をフィールド酸化膜端から拡散層上に延在
させて残すことにより、拡散層上に形成するシリサイド
層をフィールド酸化膜より離間させることができる為、
シリサイド層と半導体基板間のショートを回避でき、所
望の回路特性を有する半導体装置が得られる。
ドレインを構成する拡散層形成後の入出力Ｔｒ領域と内
部Ｔｒ領域のフィールド酸化膜上に絶縁膜を残すことに
より、入出力Ｔｒの拡散層上にはシリサイド層を形成せ
ずに高抵抗をソース・ドレインに持たせることで静電破
壊耐性を向上させることができる。又、内部Ｔｒ領域で
はエッチング時のフィールド酸化膜の膜減りを防止する
為に、絶縁膜をフィールド酸化膜端から拡散層上に延在
させて残すことにより、拡散層上に形成するシリサイド
層をフィールド酸化膜より離間させることができる為、
シリサイド層と半導体基板間のショートを回避でき、所
望の回路特性を有する半導体装置が得られる。
【図１】本発明の実施の形態を説明する為の半導体チッ
プ断面図。
プ断面図。
【図２】従来の半導体装置の製造方法を説明する為の半
導体チップの断面図。
導体チップの断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール ６ 拡散層 ７ 酸化膜 ８，８Ａ Ｔｉシリサイド層 ９ 延在部
Claims (3)
- 【請求項１】 半導体基板上に形成された素子分離用の
フィールド酸化膜と、このフィールド酸化膜に接して形
成されソース・ドレインを構成する拡散層と、この拡散
層上に形成されたシリサイド層とを有する半導体装置に
おいて、前記シリサイド層は前記フィールド酸化膜と離
間して形成されていることを特徴とする半導体装置。 - 【請求項２】 フィールド酸化膜とシリサイド層は絶縁
膜により分離されている請求項１記載の半導体装置。 - 【請求項３】 半導体基板上にフィールド酸化膜を形成
したのちゲート酸化膜を介してゲート電極を形成する工
程と、全面に絶縁膜を形成したのち異方性エッチングし
前記ゲート電極の側面にサイドウォールを形成する工程
と、前記ゲート電極と前記サイドウォールをマスクとし
て不純物を導入し前記基板表面にソース・ドレインとな
る拡散層を形成する工程と、全面に第２の絶縁膜を形成
したのち入出力トランジスタ領域上と前記フィールド酸
化膜とをフォトレジスト膜で完全に覆い、内部トランジ
スタ領域上の第２の絶縁膜を除去する工程と、第２の絶
縁膜が除去された前記内部トランジスタ領域の前記拡散
層上にシリサイド層を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282318A JPH10125915A (ja) | 1996-10-24 | 1996-10-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282318A JPH10125915A (ja) | 1996-10-24 | 1996-10-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125915A true JPH10125915A (ja) | 1998-05-15 |
Family
ID=17650855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8282318A Pending JPH10125915A (ja) | 1996-10-24 | 1996-10-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125915A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203927A (ja) * | 2001-12-15 | 2003-07-18 | Hynix Semiconductor Inc | 半導体デバイスの製造方法 |
| JP2009016427A (ja) * | 2007-07-02 | 2009-01-22 | Rohm Co Ltd | Ｃｍｏｓ型半導体集積回路の製造方法 |
-
1996
- 1996-10-24 JP JP8282318A patent/JPH10125915A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203927A (ja) * | 2001-12-15 | 2003-07-18 | Hynix Semiconductor Inc | 半導体デバイスの製造方法 |
| JP2009016427A (ja) * | 2007-07-02 | 2009-01-22 | Rohm Co Ltd | Ｃｍｏｓ型半導体集積回路の製造方法 |
| US8536681B2 (en) | 2007-07-02 | 2013-09-17 | Rohm Co., Ltd. | CMOS integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990803 |