JPH0529345A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0529345A JPH0529345A JP18599391A JP18599391A JPH0529345A JP H0529345 A JPH0529345 A JP H0529345A JP 18599391 A JP18599391 A JP 18599391A JP 18599391 A JP18599391 A JP 18599391A JP H0529345 A JPH0529345 A JP H0529345A
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Abstract
(57)【要約】
【目的】多結晶シリコン電極上に高融点金属シリサイド
膜を積層したＭＯＳ型半導体装置において、多結晶シリ
コン電極形成時のエッチングで生じるアンダーカットに
よるトランジスタ特性の劣化を防止する。 【構成】多結晶シリコン膜３ａにより第１の電極を形成
した後、高融点金属シリサイド膜４，酸化シリコン膜６
を形成する。酸化シリコン膜６を異方性エッチングして
サイドウォオール６ａを形成する。サイドウォール６ａ
およびフォトレジスト膜１０をマスクにしたエッチング
により高融点金属シイサイド膜４ａを形成し、第１の電
極とシリサイド膜４ａとからなる第２の電極（ゲート電
極）を形成する。
膜を積層したＭＯＳ型半導体装置において、多結晶シリ
コン電極形成時のエッチングで生じるアンダーカットに
よるトランジスタ特性の劣化を防止する。 【構成】多結晶シリコン膜３ａにより第１の電極を形成
した後、高融点金属シリサイド膜４，酸化シリコン膜６
を形成する。酸化シリコン膜６を異方性エッチングして
サイドウォオール６ａを形成する。サイドウォール６ａ
およびフォトレジスト膜１０をマスクにしたエッチング
により高融点金属シイサイド膜４ａを形成し、第１の電
極とシリサイド膜４ａとからなる第２の電極（ゲート電
極）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ポリシリコン電極上に
高融点金属シリサイドを積層したＭＯＳ型半導体装置の
製造方法に関する。
高融点金属シリサイドを積層したＭＯＳ型半導体装置の
製造方法に関する。
【０００２】
【従来の技術】従来のこの種のＭＯＳ型半導体装置の製
造方法を、図３を用いて説明する。
造方法を、図３を用いて説明する。
【０００３】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１上にゲート酸化膜２，導電化した多結晶シリ
コ膜３，高融点金属シリサイド膜４を積層する。
コン基板１上にゲート酸化膜２，導電化した多結晶シリ
コ膜３，高融点金属シリサイド膜４を積層する。
【０００４】次に、図３（ｂ）に示すように、多結晶シ
リコン膜３，高融点金属シリサイド膜４をパターン形成
して多結晶シリコン膜３ａ，高融点シリサイド膜４ｂか
らなるゲート電極を形成し、これをマスクにしたイオン
注入法によりＮ型不純物をＰ型シリコン基板１に導入
し、結果としてゲート電極を用いた自己整合法により、
低濃度Ｎ型拡散層５を形成する。
リコン膜３，高融点金属シリサイド膜４をパターン形成
して多結晶シリコン膜３ａ，高融点シリサイド膜４ｂか
らなるゲート電極を形成し、これをマスクにしたイオン
注入法によりＮ型不純物をＰ型シリコン基板１に導入
し、結果としてゲート電極を用いた自己整合法により、
低濃度Ｎ型拡散層５を形成する。
【０００５】続いて、図３（ｃ）に示すように、全面に
酸化シリコン膜６を形成し、異方性エッチングを行う。
酸化シリコン膜６を形成し、異方性エッチングを行う。
【０００６】この結果、図３（ｄ）に示すように、多結
晶シリコン膜３ａ，高融点金属シリサイド膜４ｂからな
るゲート電極の側面に酸化シリコン膜からなるサイドウ
ォール６ａが形成される。次いで全面に薄い酸化シリコ
ン膜７を形成し、かつイオン注入法により、ゲート電極
およびサイドウォール６ａをマスクとした自己整合形成
法により、Ｎ型不純物をＰ型シリコン基板１に注入導入
し、高濃度Ｎ型拡散層８を形成する。
晶シリコン膜３ａ，高融点金属シリサイド膜４ｂからな
るゲート電極の側面に酸化シリコン膜からなるサイドウ
ォール６ａが形成される。次いで全面に薄い酸化シリコ
ン膜７を形成し、かつイオン注入法により、ゲート電極
およびサイドウォール６ａをマスクとした自己整合形成
法により、Ｎ型不純物をＰ型シリコン基板１に注入導入
し、高濃度Ｎ型拡散層８を形成する。
【０００７】このようにして作成されたＭＯＳ型トラン
ジスタは、高融点金属シリサイド膜４ａによりゲート電
極は低抵抗化され、かつ低濃度Ｎ型拡散層５により電界
が援和されるため、半導体装置の動作時にインパクトイ
オン化で発生するホットエレクトロンがゲート酸化膜２
に注入されにくい構造になっている。このため、ゲート
電極長を短かくした微細化したトランジスタにおいても
高性能，高信頼性を達成することができた。
ジスタは、高融点金属シリサイド膜４ａによりゲート電
極は低抵抗化され、かつ低濃度Ｎ型拡散層５により電界
が援和されるため、半導体装置の動作時にインパクトイ
オン化で発生するホットエレクトロンがゲート酸化膜２
に注入されにくい構造になっている。このため、ゲート
電極長を短かくした微細化したトランジスタにおいても
高性能，高信頼性を達成することができた。
【０００８】
【発明が解決しようとする課題】この様な従来のＭＯＳ
型半導体装置の製造方法は、図３（ｂ）に示したよう
に、多結晶シリコン膜３ａ，高融点金属シリサイド膜４
ａからなる積層ゲート電極を精度よくパターニングする
為に、ＲＩＥなどの異方性ドライエッチを用いる。
型半導体装置の製造方法は、図３（ｂ）に示したよう
に、多結晶シリコン膜３ａ，高融点金属シリサイド膜４
ａからなる積層ゲート電極を精度よくパターニングする
為に、ＲＩＥなどの異方性ドライエッチを用いる。
【０００９】ところが、このような積層膜のエッチング
は、少しのエッチング条件のバラツキにより、図４に示
すように、下層の多結晶シリコン膜３ａがアンダーカッ
トを生じる場合があった。この多結晶シリコン膜３ａの
アンダーカットにより生じるＭＯＳ型トランジスタ特性
の劣化の度合は、トランジスタの微細化にともない大き
な問題となった。
は、少しのエッチング条件のバラツキにより、図４に示
すように、下層の多結晶シリコン膜３ａがアンダーカッ
トを生じる場合があった。この多結晶シリコン膜３ａの
アンダーカットにより生じるＭＯＳ型トランジスタ特性
の劣化の度合は、トランジスタの微細化にともない大き
な問題となった。
【００１０】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置の製造方法は、半導体基板に酸化シリコン膜を介し
て第１電極を形成し、この第１電極上に導電膜を形成し
さらに導電膜上に形成した膜を異方性エッチングしてサ
イドウォールを形成し、このサイドウォールにより導電
膜をエッチングして第１電極とこの残った導電膜とから
なる第２電極を形成し、かつこのサイドウォールにより
自己整合的に高濃度拡散層を形成することにより形成さ
れる。
装置の製造方法は、半導体基板に酸化シリコン膜を介し
て第１電極を形成し、この第１電極上に導電膜を形成し
さらに導電膜上に形成した膜を異方性エッチングしてサ
イドウォールを形成し、このサイドウォールにより導電
膜をエッチングして第１電極とこの残った導電膜とから
なる第２電極を形成し、かつこのサイドウォールにより
自己整合的に高濃度拡散層を形成することにより形成さ
れる。
【００１１】
【実施例】次に本発明を図面を用いて説明する。
【００１２】図１は本発明の第１の実施例を製造工程順
に示す断面図である。
に示す断面図である。
【００１３】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１上に２０ｎｍのゲート酸化膜２を介して膜厚
３００ｎｍの導電化した多結晶シリコン膜３ａからなる
第１電極を形成し、これをマスクにしたイオン注入法に
より低濃度Ｎ型拡散層５を形成する。
コン基板１上に２０ｎｍのゲート酸化膜２を介して膜厚
３００ｎｍの導電化した多結晶シリコン膜３ａからなる
第１電極を形成し、これをマスクにしたイオン注入法に
より低濃度Ｎ型拡散層５を形成する。
【００１４】次に、図１（ｂ）に示すように、全面に高
融点金属シリサイド膜４と酸化シリコン膜６とを積層す
る。
融点金属シリサイド膜４と酸化シリコン膜６とを積層す
る。
【００１５】続いて、酸化シリコン膜６を選択的に異方
性エッチングをおこなえば、図１（ｃ）に示すように、
酸化シリコン膜からなるサイドウォール６ａが形成され
る。
性エッチングをおこなえば、図１（ｃ）に示すように、
酸化シリコン膜からなるサイドウォール６ａが形成され
る。
【００１６】続いて、図１（ｄ）に示すように、多結晶
シリコン膜３ａ上の高融点金属シリサイド膜４を覆うよ
うにフォトレジスト膜１０をパターニングし、フォトレ
ジスト膜１０およびサイドウォール６ａをマスクにして
高融点金属シリサイド膜４をエッチングして高融点シリ
サイド膜４ａを形成する。これにより第１電極である多
結晶シリコン膜３ａと高融点シリサイド膜とからなる第
２電極（ゲート電極）が形成される。次に、フォトレジ
スト膜１０を除去した後、サイドウォール６をマスクに
自己整合的にイオン注入し、Ｐ型シリコン基板１にＮ型
不純物を導入して高濃度Ｎ型拡散層８を形成し、ＬＤＤ
構造のＭＯＳ型トランジスタが作成された。
シリコン膜３ａ上の高融点金属シリサイド膜４を覆うよ
うにフォトレジスト膜１０をパターニングし、フォトレ
ジスト膜１０およびサイドウォール６ａをマスクにして
高融点金属シリサイド膜４をエッチングして高融点シリ
サイド膜４ａを形成する。これにより第１電極である多
結晶シリコン膜３ａと高融点シリサイド膜とからなる第
２電極（ゲート電極）が形成される。次に、フォトレジ
スト膜１０を除去した後、サイドウォール６をマスクに
自己整合的にイオン注入し、Ｐ型シリコン基板１にＮ型
不純物を導入して高濃度Ｎ型拡散層８を形成し、ＬＤＤ
構造のＭＯＳ型トランジスタが作成された。
【００１７】本実施例の作成法では、多結晶シリコン膜
と高融点金属シリサイド膜４とを別々にエッチングする
ため、従来のように多結晶シリコン膜がアンダーカット
してトランジスタの特性が劣化することはない。また、
本実施例の作成法によって作成されたＭＯＳ型半導体装
置は、低濃度Ｎ型拡散層５上に高融点金属シイサイド膜
４ａを含むゲート電極が存在するので、動作時にインパ
クトイオン化で発生するホットエレクトロンにより低濃
度Ｎ型拡散層５の抵抗が増大して半導体装置の電流駆動
能力が低下することはない。
と高融点金属シリサイド膜４とを別々にエッチングする
ため、従来のように多結晶シリコン膜がアンダーカット
してトランジスタの特性が劣化することはない。また、
本実施例の作成法によって作成されたＭＯＳ型半導体装
置は、低濃度Ｎ型拡散層５上に高融点金属シイサイド膜
４ａを含むゲート電極が存在するので、動作時にインパ
クトイオン化で発生するホットエレクトロンにより低濃
度Ｎ型拡散層５の抵抗が増大して半導体装置の電流駆動
能力が低下することはない。
【００１８】図２は本発明の第２の実施例を製造工程順
に示す縦断面図である。
に示す縦断面図である。
【００１９】本実施例が第１の実施例と異なる所は、図
２（ａ）に示すように、従来例と同様に導電化した多結
晶シリコン膜３ａと高融点金属シリサイド膜４ａとを積
層した膜をパターン形成して第１電極を形成し、これを
マスクにしたイオン注入法により低濃度Ｎ型拡散層５を
形成し、図２（ｂ）に示すように導電化した薄い多結晶
シリコン膜９と酸化シリコン膜６とを積層するところに
ある。
２（ａ）に示すように、従来例と同様に導電化した多結
晶シリコン膜３ａと高融点金属シリサイド膜４ａとを積
層した膜をパターン形成して第１電極を形成し、これを
マスクにしたイオン注入法により低濃度Ｎ型拡散層５を
形成し、図２（ｂ）に示すように導電化した薄い多結晶
シリコン膜９と酸化シリコン膜６とを積層するところに
ある。
【００２０】本実施例によれば、多結晶シリコン膜３ａ
の側壁を覆うようにして薄い多結晶シリコンマク９を形
成するため、多結晶シリコン膜３ａにアンダーカットを
生じても、作成されたトランジスタの特性は劣化しな
い。また、高融点金属シリサイド４ａを覆うようにし
て、薄い多結晶金属シリコン膜９が形成させるので、例
えば、酸化雰囲気中で処理しても高融点金属シリサイド
膜が剥離しないという利点がある。さらに本実施例にお
いては、高融点金属シリサイド膜４ａの替わりに高融点
金属を用いてさらに低抵抗化を達成することができる。
の側壁を覆うようにして薄い多結晶シリコンマク９を形
成するため、多結晶シリコン膜３ａにアンダーカットを
生じても、作成されたトランジスタの特性は劣化しな
い。また、高融点金属シリサイド４ａを覆うようにし
て、薄い多結晶金属シリコン膜９が形成させるので、例
えば、酸化雰囲気中で処理しても高融点金属シリサイド
膜が剥離しないという利点がある。さらに本実施例にお
いては、高融点金属シリサイド膜４ａの替わりに高融点
金属を用いてさらに低抵抗化を達成することができる。
【００２１】
【発明の効果】以上説明したように本発明による製造方
法は、第１の電極のパターン形成した後、第１の電極を
被覆するように、導電膜を積層し、さらに積層した別の
膜を異方性エッチングでサイドウォール形成し、このサ
イドウォールを利用したエッチングにより第１の電極と
導電膜とからなる第２の電極を形成するため、第１の電
極をパターン形成する場合にアンダーカットを生じて
も、作成されたトランジスタの特性が劣化することはな
い。さらに、低濃度拡散層上に第２の電極を構成してい
る導電膜が存在するので、動作時にインパクトイオン化
で発生するホットエレクトロンにより低濃度拡散層を抵
抗が増大して半導体装置の電流駆動能力が低下すること
はない。
法は、第１の電極のパターン形成した後、第１の電極を
被覆するように、導電膜を積層し、さらに積層した別の
膜を異方性エッチングでサイドウォール形成し、このサ
イドウォールを利用したエッチングにより第１の電極と
導電膜とからなる第２の電極を形成するため、第１の電
極をパターン形成する場合にアンダーカットを生じて
も、作成されたトランジスタの特性が劣化することはな
い。さらに、低濃度拡散層上に第２の電極を構成してい
る導電膜が存在するので、動作時にインパクトイオン化
で発生するホットエレクトロンにより低濃度拡散層を抵
抗が増大して半導体装置の電流駆動能力が低下すること
はない。
【図１】本発明の第１の実施例を製造工程順に説明する
ための縦断面図である。
ための縦断面図である。
【図２】本発明の第２の実施例を製造工程順に説明する
ための縦断面図である。
ための縦断面図である。
【図３】従来のＭＯＳ型半導体装置の製造方法を製造工
程順に説明するための縦断面図である。
程順に説明するための縦断面図である。
【図４】従来のＭＯＳ型半導体装置の製造方法における
問題点を説明するための縦断面図である。
問題点を説明するための縦断面図である。
１ Ｐ型シリコン基板
２ ゲート酸化膜
３，３ａ，９，９ａ 多結晶シリコン膜
４，４ａ，４ｂ 高融点金属シリサイド膜
５ 低濃度Ｎ型拡散層
６，７ シリコン酸化膜
８ 高濃度Ｎ型拡散層
１０ フォトレジスト膜
Claims (3)
- 【請求項１】 半導体基板に酸化シリコン膜を介して第
１電極を形成する工程と、 前記第１電極上に導電膜を形成し、さらに前記導電膜上
に形成した膜を異方性エッチングしてサイドウォールを
形成する工程と、 前記第１電極上並びに前記サイドウォールに覆われた部
分を除く前記導電膜をエッチングして、前記第１電極と
前記導電膜とからなる第２電極を形成する工程と、 前記サイドウォールにより自己整合的に高濃度拡散層を
形成する工程と、 を含むことを特徴とするＭＯＳ型半導体装置の製造方
法。 - 【請求項２】 前記第１電極を形成する工程の後、前記
第１電極を利用した自己整合法により低濃度拡散層を形
成する工程を付加したことを特徴とする請求項１記載の
ＭＯＳ型半導体装置の製造方法。 - 【請求項３】 前記第１電極が多結晶シリコン膜と高融
点シリサイド膜との積層構造であることを特徴とする請
求項１記載のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185993A JP3019494B2 (ja) | 1991-07-25 | 1991-07-25 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185993A JP3019494B2 (ja) | 1991-07-25 | 1991-07-25 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529345A true JPH0529345A (ja) | 1993-02-05 |
| JP3019494B2 JP3019494B2 (ja) | 2000-03-13 |
Family
ID=16180491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185993A Expired - Lifetime JP3019494B2 (ja) | 1991-07-25 | 1991-07-25 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019494B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| KR20000073372A (ko) * | 1999-05-10 | 2000-12-05 | 김영환 | 반도체 소자의 제조방법 |
| KR100337201B1 (ko) * | 1994-10-31 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| KR100765618B1 (ko) * | 2006-07-21 | 2007-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 살리사이드 형성 방법 |
| US7902558B2 (en) | 2006-07-03 | 2011-03-08 | Au Optronics Corporation | Substrate of liquid crystal device and method for manufacturing the same |
-
1991
- 1991-07-25 JP JP3185993A patent/JP3019494B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337201B1 (ko) * | 1994-10-31 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| KR20000073372A (ko) * | 1999-05-10 | 2000-12-05 | 김영환 | 반도체 소자의 제조방법 |
| US7902558B2 (en) | 2006-07-03 | 2011-03-08 | Au Optronics Corporation | Substrate of liquid crystal device and method for manufacturing the same |
| KR100765618B1 (ko) * | 2006-07-21 | 2007-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 살리사이드 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019494B2 (ja) | 2000-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |