KR0151066B1 - 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 - Google Patents

게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 Download PDF

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Abstract

티타늄 질화막(TiN)을 게이트 전극으로 사용한 반도체 장치의 제조방법에 관하여 개시한다. 본 발명의 반도체 장치는 반도체 기판상에 게이트 절연막을 형성하는 단계과, 상기 게이트 절연막이 형성된 기판의 전면에 제1 도전층, 제2 도전층, 제1절연층을 순차적으로 형성하는 단계와, 사진식각공을 이용하여 상기 제1 절연층을 패터닝하여 제1 절연층 패턴을 형성하는 단계와, 상기 제1 절연층 패턴을 식각마스크로 하여 상기 제2 도전층을 식각하여 제2 도전층 패턴을 형성하는 단계와, 상기 제1 절연층 패턴을 식각마스크로 하여 상기 제1도전층의 일부만을 건식식각하는 단계와, 상기 기판의 전면에 제2 절연층을 형성한후 식각하여 상기 제2 도전층 패턴, 제1 절연층 패턴 및 일부 식각된 제1 도전층의 측벽에 제1 스페이서를 형성하는 단계와, 일부 식각되어 대기중에 노출된 상기 제1 도전층을 습식식각방법으로 식각하여 제1 도전층 패턴을 형성하는 단계를 포함한다. 본 발명에 의하여 형성된 티타늄 질화막을 게이트 전극용 물질로 사용하는 트랜지스터는 기판의 표면에 손상이 없어 소오스/ 드레인을 누설전류가 없는 안정한 형태로 만들 수 있고 게이트 전극 양끝의 게이트 절연막에 손상이 없어 산화분위기에서 손상부위를 환원시키는 공정을 사용할 필요가 없기 때문에 티타늄 질화막이 산화되는 것을 방지할 수 있다.

Description

게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법
제1도 내지 제4도는 본 발명에 의하여 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 티타늄 질화막(TiN)을 게이트 전극으로 사용한 반도체 장치의 제조방법에 관한 것이다.
일반적으로, 반도체 장치의 제조에 있어서 동작속도를 빠르게 하기위해서 많은 노력이 수행되고 있다. 그 중에서도 특히 게이트 전극에 사용되는 물질은 저항이 낮아야 할 뿐만 아니라 후속 열처리 공정에서 화학적으로 안정하여 게이트 절연막과 반응하지 말아야 한다. 또한, 게이트 절연막과 접착성이 좋아 응력에 의한 막의 변형이 없어야 하고 미세 패터닝이 용이하도록 식각특성이 좋아야 한다. 그러나, 이러한 요구를 전부 만족하는 물질이 아직까지는 발견되지 않아 여러 가지 금속층을 적층하여 사용하는 방법이 연구되고 있으며 그 중의 한 방법이 티타늄질화막(TiN)을 하부에 형성하고 저저항 금속, 예컨대 텅스텐, 티타늄, 티타늄 실리사이드, 구리 등을 상부에 형성하는 방법이다.
티타늄 질화막은 게이트 절연층과 접착성이 좋아 후속공정의 열에 의하여 발생되는 응력에도 안정한 형태를 유지하며 확산방지특성이 우수하여 상부에 형성된 저저항금속이 확산하여 게이트 절연막으로 침투하는 것을 방지한다. 티타늄 질화막의 또다른 장점으로서 일함수 특성을 들을 수 있다. 통상의 폴리실리콘층을 게이트 전극으로 사용할 경우 NMOS트랜지스터는 표면채널이 형성되어 트랜지스터의 구조 최적화가 용이한 반면 PMOS트랜지스터는 매몰채널이 형성되어 단채널효과가 크게 나타나 소자의 미세화가 어려운 문제점이 있으나 티타늄 질화막을 게이트로 사용할 경우 NMOS, PMOS트랜지스터 모두 표면채널이 형성되어 고집적 장치의 제작에 용이한 장점이 있다.
그러나, 티타늄 질화막을 게이트 전극용 물질로 사용하기 위해서는 아직 해결되지 않은 문제점들이 있다.
첫째, 식각이 어려운 단점이 있다. 게이트 전극용 물질로 사용하기 위해서는 게이트 절연막과의 식각선택비가 높아야 하고 식각형태가 수직에 가깝도록 형성되어야 하나 아직 적절한 식각수단이 개발되지 않았다. 게이트 전극용 물질을 건식식각시 식각균일도 때문에 반드시 추가되어야 하는 추가식각공정에서도 게이트 절연막이 식각되지 않고 남아 있어야 하기 때문에, 기판이 식각이온들에 의하여 손상되는 것을 방지하기 위해서는 게이트 물질과 게이트 절연막과의 식각선택비가 높아야 한다. 게이트 절연막과의 선택비는 소자가 미세화될수록 게이트 절연막이 박막화되므로 더욱 중요해진다.
둘째, 후속공정에서 산화공정을 적용할 수 없는 단점이 있다. 게이트 전극용 물질을 건식식각후 게이트 전극 양끝단의 게이트 절연막의 손상부위를 환원시키기 위해서 산화분위기에서 열처리하여야 하나 산화공정을 진행할 경우 티타늄 질화막은 쉽게 산화되어 저항이 증가할뿐만 아니라 강한 응력이 유발되고 접착성이 저하되어 패턴의 변형이 생긴다. 건식식각에 의한 게이트 절연막의 손상을 방지하기 위해서 습식식각을 사용하여 트랜지스터를 제작한 예가 제안되었다(IEDM, 1992년 p345∼348). 그러나, 상기 습식식각을 이용한 트랜지스터의 제작은 습식식각특성, 즉 식각균일도 및 식각율의 정밀제어가 어렵고 등방성 식각특성 때문에 게이트 전극 크기를 일정하게 제작하는 것이 불가능한 단점이 있다.
따라서, 본 발명의 목적은 게이트 전극용 물질로 티타늄 질화막을 이용하여 상술한 문제점을 해결할 수 있는 반도체 장치의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 기판의 전면에 제1 도전층, 제2 도전층, 제1 절연층을 순차적으로 형성하는 단계와, 사진식각공을 이용하여 상기 제1 절연층을 패터닝하여 제1 절연층 패턴을 형성하는 단계와, 상기 제1 절연층 패턴을 식각마스크로 하여 상기 제2 도전층을 식각하여 제2 도전층 패턴을 형성하는 단계와, 상기 제1 절연층 패턴을 식각마스크로 하여 상기 제1 도전층의 일부만을 건식식각하는 단계와, 상기 기판의 전면에 제2 절연층을 형성한후 식각하여 상기 제2 도전층 패턴, 제1 절연층 패턴 및 일부 식각된 제1 도전층의 측벽에 제1 스페이서를 형성하는 단계와, 일부 식각되어 대기중에 노출된 상기 제1 도전층을 습식식각방법으로 식각하여 제1 도전층 패턴을 형성하는 단계를 포함하여, 상기 제2 도전층 패턴 및 제1 도전층 패턴으로 게이트 전극을 구성하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기 제1 도전층을 습식식각방법으로 식각하는 단계후에, 저농도 소오스/드레인영역 형성을 위하여 기판의 전면에 상기 제1 스페이서를 마스크로 1차 이온주입하는 단계와, 상기 기판의 전면에 제3 절연층을 형성하는 단계와, 상기 제3 절연층을 식각하여 제2 스페이서를 형성하는 단계와, 상기 기판의 전면에 제2 스페이서를 마스크로 고농도 소오스/드레인 형성을 위하여 2차 이온주입하는 단계를 더 포함할 수 있다.
상기 제1 도전층은 티타늄 질화막으로 구성하며, 상기 제2 도전층을 구성하는 물질로 텅스텐, 구리 및 티타늄 실리사이드로 이루어진 일군에서 선택된 적어도 어느 하나로 형성한다. 상기 제1 절연층, 제2 절연층 및 제3 절연층은 실리콘 산화막 또는 실리콘 질화막으로 구성하며, 상기 제1 도전층의 일부식각후 기판상에 남는 제 1도전층의 두께는 0∼100Å으로 조절하며, 상기 제1 도전층의 건식식각에 사용되는 BCl3가스와 Cl2가스의 혼합비는 7:2 내지 4:5로 조절한다. 상기 제1 도전층의 습식식각은 황산 또는 황산과 과산화수소수의 혼합용액 또는 수산화암모늄과 과산화수소수의 혼합용액을 이용한다.
본 발명에 의하여 형성된 티타늄 질화막을 게이트 전극용 물질로 사용하는 트랜지스터는 기판의 표면에 손상이 없어 소오스/ 드레인을 누설전류가 없는 안정한 형태로 만들 수 있다. 또한, 게이트 전극 양끝의 게이트 절연막에 손상이 없어 산화분위기에서 손상부위를 환원시키는 공정을 사용할 필요가 없기 때문에 티타늄 질화막이 산화되는 것을 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도 내지 제4도는 본 발명에 의하여 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
구체적으로, 필드산화막(6)에 의해 소자분리된 반도체 기판(2)상에 게이트 절연막(4)을 형성한다. 게이트 절연막(4)이 형성된 기판(2)상에 제1 도전층(8), 제2 도전층(10) 및 제1 절연층(12)을 순차적으로 형성한다. 상기 제1 도전층(8)은 티타늄 질화막으로 형성하며 그 두께는 충분한 확산방지효과를 얻을 수 있는 300Å이상이면 가능하나 식각이 어려운 점을 감안하여 지나치게 두껍지 않도록 1000Å이하로 형성하는 것이 바람직하다. 상기 제2 도전층(10)은 티타늄 질화막보다 저항이 낮은 물질, 즉 텅스텐, 구리 또는 티타늄 실리사이드등으로 형성한다. 상기 제1 절연층(12)은 제2 도전층(10)이 외부에 노출되어 후속공정의 화학작용에 의하여 손상되는 것을 방지하기 위해 보호층으로써 실리콘 산화막 또는 실리콘 질화막을 사용한다.
제2도는 제1 절연층(12), 제2 도전층(10), 제1 도전층(8)을 식각하는 단계를 나타낸다.
구체적으로, 상기 제1 절연층(12) 상에 포토레지스트막 패턴(도시안됨)을 형성한후 이를 식각마스크로 하여 상기 제1 절연층(12)을 식각하여 제1 절연층 패턴(12a)을 형성한다. 다음에, 상기 포토레지스트막 패턴을 제거한후 제1 절연층 패턴(12a)을 식각마스크로 하여 제2 도전층(10)을 식각하여 제2 도전층 패턴(10a)을 형성한다. 다음에, 상기 제1 절연층 패턴을 식각마스크로 하여 상기 제1 도전층(8)의 일부만을 건식식각하여 일부 식각된 제1 도전층(8a)를 형성한다.
여기서, 본 발명 특징요소로서 상기 제1 도전층(8)을 건식식각할 때, 식각조건을 상세히 설명한다. 상기 제1 도전층(8), 즉 티타늄 질화막의 건식식각은 BCl3및 Cl2의 혼합기체를 사용하는 데 혼합비에 따른 식각특성은 다음과 같다.
첫째, BCl3만 사용할 경우는 화학반응없이 물리적인 이온의 충돌에 의하여 식각된다. 따라서, 식각율이 매우 작고 게이트 절연막(4)과 식각선택비는 거의 1:1이며 식각단면이 완만한 경사가 져서 식각이 진행될수록 패턴 크기가 커지는 현상이 발생한다.
둘째, BCl3와 Cl2의 비가 7:2일 경우는 약간의 화학반응과 물리적인 이온의 충돌에 의한 식각으로서 식각율은 20Å/sec정도이며 게이트 절연막과 식각선택비는 거의 1:1이며 식각단면의 경사는 70도 정도 발생한다.
셋째, BCl3와 Cl2의 비가 4:5일 경우는 화학반응에 의한 식각이 주요식각요인이 되기 시작하며 식각율도 40Å/sec로 증가하고 식각표면이 약간 거칠어지기 시작한다. 게이트 절연막과 식각선택비는 약 2:1정도로 개선되며 식각단면의 경사도 80도 정도로 개선된다.
넷째, BCl3와 Cl2의 비가 2:8일 경우는 화학반응에 의한 식각이 주요 식각요인이며 티타늄 질화막의 결정입계가 많이 식각되어 식각표면이 매우 거칠어 진다. 게이트 절연막과 식각선택비는 약 5:1정도로 개선되고 식각단면의 경사도 90도에 가까워진다.
다섯째, Cl2만 사용할 경우는 화학반응에 의한 식각으로 선택비는 거의 10:1 정도로 양호하나 표면이 매우 거칠고 등방성 식각특성이 강해져 게이트 하부로 언더컷트가 발생한다.
이상의 결과를 종합할 때 본 발명에 의한 제1 도전층의 일부 식각은 식각단면의 경사가 가능한 수직에 가깝고 표면이 거칠어지지 않는 조건인 BCl3:Cl2가 7:2 내지 4:5의 범위가 사용가능함을 알 수 있다. 위에서 얻어진 조건을 사용하여 제1 도전층을 일부만 식각하며 식각정도는 게이트 절연막이 노출되지 않고 제1 도전층이 100Å이하가 남도록 식각한다.
제3도는 제1 스페이서(14)를 형성하고 제1 도전층(8)을 등방성식각하는 단계를 나타낸다.
구체적으로, 제2 절연층을 기판의 전면에 형성하고 식각하여 제1 절연층 패턴(12a), 제2 도전층 패턴(10a) 및 일부 식각된 제1 도전층(8a)의 측벽에 제1 스페이서(14)를 형성한다. 상기 제1 스페이서(14)는 실리콘 산화막 또는 실리콘 질화막을 이용하며 그 폭은 200∼400Å되게 한다. 이후 대기중에 노출된 일부식각된 제1 도전층(8a)을 습식식각하여 제1 도전층 패턴(8b)을 형성한다. 이때, 필드산화막(2)과 게이트 절연막(4)은 노출된다. 상기 제1 도전층의 습식식각에 사용되는 습식식각용액은 황산 또는 황산과 과산화수소의 조합 또는 수산화암모늄과 과산화수소수의 조합을 이용한다.
본 발명은 상기 제1 도전층(8a)의 최종식각을 습식식각방법으로 하여 노출되는 게이트 절연막(4)의 표면에 손상이 전혀 없이 제1 도전층(8a)을 식각할 수 있으며, 후속공정에서 게이트 절연막(4)의 손상을 환원하기 위한 산화공정이 필요 없게 된다. 또한, 습식식각으로 제거하는 제1 도전층(8a)의 양이 100Å이하로 작아 언더컷트도 매우 작게 제어하는 것이 가능하다.
제4도는 저농도 소오스/드레인영역(16), 제2 스페이서(18) 및 고농도 소오스/드레인영역(20)을 형성하는 단계를 나타낸다.
구체적으로, 저농도 소오스/드레인 영역(16)을 상기 제1 스페이서(14)를 마스크로 이온주입하여 형성한후 제3 절연층을 기판의 전면에 형성한 후 식각에 의하여 제2 스페이서(18)를 형성한다. 이후, 고농도 소오스/드레인 영역(20)을 상기 제2 스페이서(18)를 마스크로 이온주입하여 트랜지스터 제작을 완료한다. 이때의 이온주입은 N형, P형 모두 사용가능함은 물론이다. 특히, 제4도는 본 발명이 완성된후 계속되는 공정의 일예를 나타낸 단면도이며 소오스/드레인영역 구조에 가능한 실시예는 이미 개발된 어떤 구조라도 가능하다.
이상의 방법에 의하여 티타늄 질화막을 게이트 전극용 물질로 사용되는 트랜지스터는 기판의 표면에 손상이 없어 소오스/드레인 영역을 누설전류가 없는 안정한 형태로 만들 수 있다. 또한, 게이트 전극 양끝의 게이트 절연막이 손상이 없어 산화분위기에서 손상부위를 환원시키는 공정을 사용할 필요가 없어 티타늄 질화막이 산화되는 것을 방지할 수 있다. 더욱이, 습식식각되는 티타늄 질화막의 양이 적어 언더컷트에 의한 게이트 전극의 크기 변화를 작게 할 수 있는 효과가 있다.
본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.

Claims (8)

  1. 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 기판의 전면에 제1 도전층, 제2 도전층, 제1 절연층을 순차적으로 형성하는 단계; 사진식각공을 이용하여 상기 제1 절연층을 패터닝하여 제1 절연층 패턴을 형성하는 단계; 상기 제1 절연층 패턴을 식각마스크로 하여 상기 제2 도전층을 식각하여 제2 도전층 패턴을 형성하는 단계; 상기 제1 절연층 패턴을 식각마스크로 하여 상기 제1 도전층의 일부만을 건식식각하는 단계; 상기 기판의 전면에 제2 절연층을 형성한후 식각하여 상기 제2 도전층 패턴, 제1 절연층 패턴 및 일부 식각된 제1 도전층의 측벽에 제1 스페이서를 형성하는 단계; 및 일부 식각되어 대기중에 노출된 상기 제1 도전층을 습식식각방법으로 식각하여 제1 도전층 패턴을 형성하는 단계를 포함하여, 상기 제2 도전층 패턴 및 제1 도전층 패턴으로 게이트 전극을 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 도전층을 습식식각방법으로 식각하는 단계후에, 저농도 소오스/드레인영역 형성을 위하여 상기 기판의 전면에 상기 제1 스페이서를 마스크로 1차 이온주입하는 단계와, 상기 기판의 전면에 제3 절연층을 형성하는 단계와, 상기 제3 절연층을 식각하여 제2 스페이서를 형성하는 단계와, 상기 기판의 전면에 제2 스페이서를 마스크로 고농도 소오스/드레인 형성을 위하여 2차 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 제1 도전층은 티타늄 질화막으로 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 제2 도전층을 구성하는 물질로 텅스텐, 구리 및 티타늄 실리사이드로 이루어진 일군에서 선택된 적어도 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제2항에 있어서, 상기 제1 절연층, 제2 절연층 및 제3 절연층은 실리콘 산화막 또는 실리콘 질화막으로 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 제1 도전층의 일부식각후 기판상에 남는 제1 도전층의 두께는 0∼100Å으로 조절하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 제1 도전층의 건식식각에 사용되는 BCl3가스와 Cl2가스의 혼합비는 7;2 내지4:5로 조절하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 상기 제1 도전층의 습식식각은 황산 또는 황산과 과산화수소수의 혼합용액 또는 수산화암모늄과 과산화수소수의 혼합용액을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
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