JPH1012871A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012871A JPH1012871A JP16177696A JP16177696A JPH1012871A JP H1012871 A JPH1012871 A JP H1012871A JP 16177696 A JP16177696 A JP 16177696A JP 16177696 A JP16177696 A JP 16177696A JP H1012871 A JPH1012871 A JP H1012871A
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- JP
- Japan
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- gate electrode
- forming
- insulating film
- gate
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタにおいて、ゲート電極に
側壁を形成して自己整合的にＬＤＤ領域を形成する場
合、ソース側にもＬＤＤ領域が形成され、トランジスタ
の高速動作を妨げる。 【解決手段】 ゲート電極１０を第１の膜８の側壁とし
て形成し、ゲート電極１０と自己整合的にＬＤＤ領域５
を形成する。さらにゲート電極１０のドレイン側にのみ
側壁１２を形成し、自己整合的にソース・ドレイン領域
６を形成する。その結果、ドレイン側にのみＬＤＤ領域
５が形成される。
側壁を形成して自己整合的にＬＤＤ領域を形成する場
合、ソース側にもＬＤＤ領域が形成され、トランジスタ
の高速動作を妨げる。 【解決手段】 ゲート電極１０を第１の膜８の側壁とし
て形成し、ゲート電極１０と自己整合的にＬＤＤ領域５
を形成する。さらにゲート電極１０のドレイン側にのみ
側壁１２を形成し、自己整合的にソース・ドレイン領域
６を形成する。その結果、ドレイン側にのみＬＤＤ領域
５が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ等の半導体装置の製造方法に関し、特にドレイン側に
のみＬＤＤ領域を形成する製造方法に係わる。
タ等の半導体装置の製造方法に関し、特にドレイン側に
のみＬＤＤ領域を形成する製造方法に係わる。
【０００２】
【従来の技術】ＭＯＳトランジスタにおいて、ゲート長
を短くすると、ショートチャネル効果が生じ、ＤＣ特性
が劣化する。ショートチャネル効果を抑制するため、ド
レイン側に低濃度層を形成する、いわゆるＬＤＤ（Ligh
tly-Doped Drain ）構造がよく用いられている。図５
は、ＬＤＤ構造を有するＭＯＳトランジスタの一例を示
す。こうしたＭＯＳトランジスタを形成するには、基板
１上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にゲ
ート電極材料３を堆積し、ゲート電極材料をパターニン
グしエッチングしてゲート電極３を形成する。その後、
ゲート電極３をマスクにしてイオン注入を行い、基板１
と異なる導電型を有する低濃度のＬＤＤ領域５を形成す
る。その後、レジスト４を塗布し、ソース・ドレイン領
域を開口するようにパターニングし、イオン注入を行っ
て基板１と異なる導電型のソース・ドレイン領域６を形
成する。
を短くすると、ショートチャネル効果が生じ、ＤＣ特性
が劣化する。ショートチャネル効果を抑制するため、ド
レイン側に低濃度層を形成する、いわゆるＬＤＤ（Ligh
tly-Doped Drain ）構造がよく用いられている。図５
は、ＬＤＤ構造を有するＭＯＳトランジスタの一例を示
す。こうしたＭＯＳトランジスタを形成するには、基板
１上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にゲ
ート電極材料３を堆積し、ゲート電極材料をパターニン
グしエッチングしてゲート電極３を形成する。その後、
ゲート電極３をマスクにしてイオン注入を行い、基板１
と異なる導電型を有する低濃度のＬＤＤ領域５を形成す
る。その後、レジスト４を塗布し、ソース・ドレイン領
域を開口するようにパターニングし、イオン注入を行っ
て基板１と異なる導電型のソース・ドレイン領域６を形
成する。
【０００３】
【発明が解決しようとする課題】上述の方法では、ゲー
ト長がさらに短くなると、ソース・ドレイン領域を形成
するためのマスクをレジストに露光する際、合わせ余裕
がなくなってくる。その結果、図６に示すように合わせ
ずれによりレジスト４が所定の位置よりずれ、ＬＤＤ５
長がばらついてしまい、精度良くＬＤＤ領域を形成でき
なくなる。
ト長がさらに短くなると、ソース・ドレイン領域を形成
するためのマスクをレジストに露光する際、合わせ余裕
がなくなってくる。その結果、図６に示すように合わせ
ずれによりレジスト４が所定の位置よりずれ、ＬＤＤ５
長がばらついてしまい、精度良くＬＤＤ領域を形成でき
なくなる。
【０００４】この問題を解決するため、図７に示すよう
に、ゲート電極３に側壁７を形成し、自己整合的にＬＤ
Ｄ領域を形成することが行われる。この場合、マスク合
わせの問題はなくなるが、ソース側にも低濃度層５が形
成されるため、ソース部分での寄生抵抗が大きくなり、
トランジスタの動作速度が低下してしまう。本発明は、
上記課題に鑑みてなされたもので、ゲート長が短くなっ
てもドレイン側にのみ精度よく低濃度層を形成すること
を目的とする。
に、ゲート電極３に側壁７を形成し、自己整合的にＬＤ
Ｄ領域を形成することが行われる。この場合、マスク合
わせの問題はなくなるが、ソース側にも低濃度層５が形
成されるため、ソース部分での寄生抵抗が大きくなり、
トランジスタの動作速度が低下してしまう。本発明は、
上記課題に鑑みてなされたもので、ゲート長が短くなっ
てもドレイン側にのみ精度よく低濃度層を形成すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するため、第１導電型の半導体基板上にゲート絶縁膜
を形成する工程と、ゲート絶縁膜上に第１の膜を堆積
し、パターニングを行ってエッチングする工程と、ゲー
ト絶縁膜及び第１の膜上に第１の膜に対してエッチング
選択性を有するゲート電極材料を堆積し、異方性エッチ
ング技術を用いてゲート電極材料をエッチングし第１の
膜の側面に側壁を形成する工程と、第１の膜を除去し、
側壁であるゲート電極を形成する工程と、ゲート電極を
マスクとして自己整合的に第２導電型の領域を形成する
工程と、ゲート電極上に第２の絶縁膜を堆積し、異方性
エッチング技術を用いて第２の絶縁膜をエッチングし第
１の膜と接していたゲート電極の側面に側壁を形成する
工程と、側壁がついたゲート電極をマスクとして自己整
合的に第２導電型のソース領域及びドレイン領域を形成
する工程とを具備する。
決するため、第１導電型の半導体基板上にゲート絶縁膜
を形成する工程と、ゲート絶縁膜上に第１の膜を堆積
し、パターニングを行ってエッチングする工程と、ゲー
ト絶縁膜及び第１の膜上に第１の膜に対してエッチング
選択性を有するゲート電極材料を堆積し、異方性エッチ
ング技術を用いてゲート電極材料をエッチングし第１の
膜の側面に側壁を形成する工程と、第１の膜を除去し、
側壁であるゲート電極を形成する工程と、ゲート電極を
マスクとして自己整合的に第２導電型の領域を形成する
工程と、ゲート電極上に第２の絶縁膜を堆積し、異方性
エッチング技術を用いて第２の絶縁膜をエッチングし第
１の膜と接していたゲート電極の側面に側壁を形成する
工程と、側壁がついたゲート電極をマスクとして自己整
合的に第２導電型のソース領域及びドレイン領域を形成
する工程とを具備する。
【０００６】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。図１及び図２は、本発明の半導体装
置の製造工程を説明する図である。まず、基板１上に例
えばＳｉＯ2 であるゲート絶縁膜２を形成する。その
後、ゲート絶縁膜２上に、第１の膜を形成する。第１の
膜として、例えばＳｉＮやポリシリコン、ＳｉＯ2 など
が用いられる。さらに、第１の膜８上にレジストを塗布
し、パターニングする。第１の膜８を除去しゲート絶縁
膜２を除去しないエッチャントを用いて第１の膜をエッ
チングし、ドレインとなる領域上に第１の膜８を形成す
る。図２（ａ）は、この段階での半導体装置の断面図を
示す。
の形態を説明する。図１及び図２は、本発明の半導体装
置の製造工程を説明する図である。まず、基板１上に例
えばＳｉＯ2 であるゲート絶縁膜２を形成する。その
後、ゲート絶縁膜２上に、第１の膜を形成する。第１の
膜として、例えばＳｉＮやポリシリコン、ＳｉＯ2 など
が用いられる。さらに、第１の膜８上にレジストを塗布
し、パターニングする。第１の膜８を除去しゲート絶縁
膜２を除去しないエッチャントを用いて第１の膜をエッ
チングし、ドレインとなる領域上に第１の膜８を形成す
る。図２（ａ）は、この段階での半導体装置の断面図を
示す。
【０００７】次に、ゲート絶縁膜２上及び第１の膜８上
に不純物をドープしたポリシリコンあるいは例えばＡ
ｌ、ＷＳｉ、Ｍｏ等の金属であるゲート電極材料９を堆
積する。図２（ｂ）は、この段階における半導体装置の
断面を示す。
に不純物をドープしたポリシリコンあるいは例えばＡ
ｌ、ＷＳｉ、Ｍｏ等の金属であるゲート電極材料９を堆
積する。図２（ｂ）は、この段階における半導体装置の
断面を示す。
【０００８】その後、ゲート電極材料９を除去し第１の
膜８を除去しないエッチャントを用いたＲＩＥ（Reacti
ve Ion Etching）等の異方性エッチング技術によりゲー
ト電極材料９をエッチングし、第１の膜８の側部にのみ
ゲート電極材料が残るようにする。その後、第１の膜８
をエッチングにより除去する。その結果、ドレイン側が
垂直であり、ソース側が曲線状の断面形状を有するゲー
ト電極１０が形成される。図２（ｃ）は、この段階にお
ける半導体装置の断面を示す。
膜８を除去しないエッチャントを用いたＲＩＥ（Reacti
ve Ion Etching）等の異方性エッチング技術によりゲー
ト電極材料９をエッチングし、第１の膜８の側部にのみ
ゲート電極材料が残るようにする。その後、第１の膜８
をエッチングにより除去する。その結果、ドレイン側が
垂直であり、ソース側が曲線状の断面形状を有するゲー
ト電極１０が形成される。図２（ｃ）は、この段階にお
ける半導体装置の断面を示す。
【０００９】また、第１の膜８を除去した直後に、等方
性エッチング技術を用いてゲート電極１０をわずかにエ
ッチングすると、図３（ａ）に示すように、エッチング
前のゲート電極１０と相似的な形状を有し、より微小な
ゲート電極１０’を形成することができる。この場合、
ドレイン側のゲート電極端は移動してしまう。
性エッチング技術を用いてゲート電極１０をわずかにエ
ッチングすると、図３（ａ）に示すように、エッチング
前のゲート電極１０と相似的な形状を有し、より微小な
ゲート電極１０’を形成することができる。この場合、
ドレイン側のゲート電極端は移動してしまう。
【００１０】また同様に、異方性エッチング技術により
ゲート電極材料をエッチングした直後に、等方性エッチ
ング技術を用いてゲート電極１０をわずかにエッチング
すると、図３（ｂ）に示すように、エッチング前のゲー
ト電極１０と相似的な形状を有し、それよりも微小なゲ
ート電極１０’’をドレイン側のゲート電極端を移動さ
せることなく形成することができる。
ゲート電極材料をエッチングした直後に、等方性エッチ
ング技術を用いてゲート電極１０をわずかにエッチング
すると、図３（ｂ）に示すように、エッチング前のゲー
ト電極１０と相似的な形状を有し、それよりも微小なゲ
ート電極１０’’をドレイン側のゲート電極端を移動さ
せることなく形成することができる。
【００１１】その後、ゲート電極１０をマスクにして、
自己整合的にイオン注入を行い、ＬＤＤ領域５を形成す
る。図２（ｄ）は、この段階における半導体装置の断面
を示す。
自己整合的にイオン注入を行い、ＬＤＤ領域５を形成す
る。図２（ｄ）は、この段階における半導体装置の断面
を示す。
【００１２】次に、全面にＳｉＯ2 やＳｉＮ等の絶縁膜
１１を堆積する。図１（ａ）は、この段階における半導
体装置の断面を示す。続いて、ＲＩＥ等の異方性エッチ
ング技術を用いて、絶縁膜１１をエッチングし、ゲート
電極１０の側部に側壁１２を形成する。図１（ｂ）は、
この段階における半導体装置の断面を示す。前述したよ
うにゲート電極のドレイン側の側面は垂直であり、ソー
ス側の側面は緩やかに湾曲した斜面であるため、側壁１
２はソース側には形成されず、ドレイン側にのみ形成さ
れる。
１１を堆積する。図１（ａ）は、この段階における半導
体装置の断面を示す。続いて、ＲＩＥ等の異方性エッチ
ング技術を用いて、絶縁膜１１をエッチングし、ゲート
電極１０の側部に側壁１２を形成する。図１（ｂ）は、
この段階における半導体装置の断面を示す。前述したよ
うにゲート電極のドレイン側の側面は垂直であり、ソー
ス側の側面は緩やかに湾曲した斜面であるため、側壁１
２はソース側には形成されず、ドレイン側にのみ形成さ
れる。
【００１３】側壁１２がソース側には形成されずドレイ
ン側にのみ形成されるためには、ゲート電極１０のアス
ペクト比は１以下であることが望ましい。ゲート電極１
０の高さは第１の膜８の膜厚に依存し、ゲート長はゲー
ト電極材料９の膜厚に依存する。よって、ゲート電極１
０のアスペクト比を１以下にするためには、ゲート電極
材料９の膜厚が第１の膜８の膜厚よりも大きいことが望
ましい。また、ゲート電極材料９の膜厚が第１の膜８の
膜厚の例えば２倍以上になると、ゲート電極材料９の表
面は平坦に近くなる。その結果、異方性エッチングによ
りゲート電極となる側壁を形成することが難しくなる。
従って、ゲート電極材料９の膜厚は、第１の膜８の膜厚
の１倍から２倍までの間にあることが望ましいと考えら
れる。
ン側にのみ形成されるためには、ゲート電極１０のアス
ペクト比は１以下であることが望ましい。ゲート電極１
０の高さは第１の膜８の膜厚に依存し、ゲート長はゲー
ト電極材料９の膜厚に依存する。よって、ゲート電極１
０のアスペクト比を１以下にするためには、ゲート電極
材料９の膜厚が第１の膜８の膜厚よりも大きいことが望
ましい。また、ゲート電極材料９の膜厚が第１の膜８の
膜厚の例えば２倍以上になると、ゲート電極材料９の表
面は平坦に近くなる。その結果、異方性エッチングによ
りゲート電極となる側壁を形成することが難しくなる。
従って、ゲート電極材料９の膜厚は、第１の膜８の膜厚
の１倍から２倍までの間にあることが望ましいと考えら
れる。
【００１４】また、絶縁膜１１を堆積した直後、あるい
は側壁１２を形成した直後に、等方性エッチング技術を
用いて絶縁膜１１あるいは側壁１２をわずかにエッチン
グすることも可能である。その場合、より微細なＬＤＤ
領域を形成することが可能となる。
は側壁１２を形成した直後に、等方性エッチング技術を
用いて絶縁膜１１あるいは側壁１２をわずかにエッチン
グすることも可能である。その場合、より微細なＬＤＤ
領域を形成することが可能となる。
【００１５】その後、ゲート電極１０及び側壁１２をマ
スクにして、自己整合的にイオン注入を行い、ソース領
域及びドレイン領域６を形成する。図１（ｃ）は、この
段階における半導体装置の断面を示す。
スクにして、自己整合的にイオン注入を行い、ソース領
域及びドレイン領域６を形成する。図１（ｃ）は、この
段階における半導体装置の断面を示す。
【００１６】最後に、図示せぬ絶縁膜を堆積し、その絶
縁膜に図示せぬコンタクトを開口し、図示せぬ配線を形
成する。このように、本実施例のＭＯＳトランジスタで
は、自己整合的にＬＤＤ領域を形成するので、ゲート長
が短くなってもＬＤＤ長がばらつくことなくＬＤＤ領域
を形成することができる。
縁膜に図示せぬコンタクトを開口し、図示せぬ配線を形
成する。このように、本実施例のＭＯＳトランジスタで
は、自己整合的にＬＤＤ領域を形成するので、ゲート長
が短くなってもＬＤＤ長がばらつくことなくＬＤＤ領域
を形成することができる。
【００１７】また、ドレイン側にのみＬＤＤ領域が形成
され、ソース側には低濃度層が形成されないため、ソー
ス部分の寄生抵抗を増加させることはない。なお、前述
の実施例では、基板上に酸化膜を形成し、酸化膜上に第
１の膜を堆積し、第１の膜の一部をエッチングするが、
それに限られるものではない。基板上に第１の膜を堆積
し、フォトリソグラフィ技術を用いて第１の膜の一部を
エッチング除去して基板表面を露出させた後に、基板上
に酸化膜を形成してもよい。
され、ソース側には低濃度層が形成されないため、ソー
ス部分の寄生抵抗を増加させることはない。なお、前述
の実施例では、基板上に酸化膜を形成し、酸化膜上に第
１の膜を堆積し、第１の膜の一部をエッチングするが、
それに限られるものではない。基板上に第１の膜を堆積
し、フォトリソグラフィ技術を用いて第１の膜の一部を
エッチング除去して基板表面を露出させた後に、基板上
に酸化膜を形成してもよい。
【００１８】さらに、前述の実施例において、ドレイン
となる領域上に第１の膜８を形成した後、図４（ａ）に
示すように、この膜８をマスクにして、チャネルイオン
注入を行い、チャネル領域１３を形成する工程を追加す
ることも可能である。チャネルイオン注入をした後、チ
ャネルイオンの活性化のためアニール工程を施す。その
後、前述の実施例と同様の工程を経て、ＭＯＳトランジ
スタが形成される。図４（ｂ）は、こうして形成された
ＭＯＳトランジスタの断面を示す。
となる領域上に第１の膜８を形成した後、図４（ａ）に
示すように、この膜８をマスクにして、チャネルイオン
注入を行い、チャネル領域１３を形成する工程を追加す
ることも可能である。チャネルイオン注入をした後、チ
ャネルイオンの活性化のためアニール工程を施す。その
後、前述の実施例と同様の工程を経て、ＭＯＳトランジ
スタが形成される。図４（ｂ）は、こうして形成された
ＭＯＳトランジスタの断面を示す。
【００１９】この場合、チャネル領域１３、ゲート電極
１０、ＬＤＤ領域５、ソース・ドレイン領域６の４領域
が、マスク合わせを要せず、自己整合的に形成すること
ができる。よって、合わせずれを小さくし、より微細な
トランジスタを形成することが可能になる。
１０、ＬＤＤ領域５、ソース・ドレイン領域６の４領域
が、マスク合わせを要せず、自己整合的に形成すること
ができる。よって、合わせずれを小さくし、より微細な
トランジスタを形成することが可能になる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
マスク合わせをすることなく、自己整合的にＬＤＤ領域
を形成することができるので、ゲート長が短くなっても
ＬＤＤ長がばらつくことなく、ＬＤＤ領域を形成するこ
とができる。
マスク合わせをすることなく、自己整合的にＬＤＤ領域
を形成することができるので、ゲート長が短くなっても
ＬＤＤ長がばらつくことなく、ＬＤＤ領域を形成するこ
とができる。
【００２１】さらに、ドレイン側にのみＬＤＤ領域が形
成され、ソース側には低濃度層が形成されないため、ソ
ース部分の寄生抵抗を増加させてトランジスタの動作が
遅くなることはない。さらに、ゲート電極は側壁として
形成されるため、ゲート電極の幅をより微細にすること
ができる。
成され、ソース側には低濃度層が形成されないため、ソ
ース部分の寄生抵抗を増加させてトランジスタの動作が
遅くなることはない。さらに、ゲート電極は側壁として
形成されるため、ゲート電極の幅をより微細にすること
ができる。
【図１】本発明の実施例を示す図。
【図２】本発明の実施例を示す図。
【図３】本発明の実施例を示す図。
【図４】本発明の他の実施例を示す図。
【図５】従来の技術を示す図。
【図６】従来の技術を示す図。
【図７】従来の技術を示す図。
１…基板、 ２…ゲート絶縁膜、 ５…ＬＤＤ領域、 ６…ソース・ドレイン領域、 ８…第１の膜、 ９…ゲート電極材料、 １０…ゲート電極、 １１…絶縁膜、 １２…側壁、 １３…チャネル領域。
Claims (5)
- 【請求項１】 第１導電型の半導体基板上にゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜上に第１の膜を堆積し、パターニング
を行って前記第１の膜をエッチングする工程と、 前記ゲート絶縁膜及び前記第１の膜上に前記第１の膜に
対してエッチング選択性を有するゲート電極材料を堆積
し、前記ゲート電極材料を異方性エッチング技術により
エッチングし、前記第１の膜の側面にゲート電極となる
側壁を形成する工程と前記第１の膜を除去する工程と、 前記ゲート電極をマスクとして自己整合的にイオン注入
を行い、前記半導体基板の表面に第２導電型のＬＤＤ領
域を形成する工程と、 前記ゲート電極上に第２の絶縁膜を堆積し、異方性エッ
チング技術を用いて前記第２の絶縁膜をエッチングし、
前記第１の膜と接していた前記ゲート電極の側面に前記
第２の絶縁膜よりなる側壁を形成する工程と、 前記側壁がついたゲート電極をマスクとして自己整合的
に第２導電型のソース領域及びドレイン領域を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記ゲート電極材料の厚さは、前記第１
の膜の厚さより厚く前記第１の膜の厚さの２倍より薄い
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第１の膜の側面にゲート電極となる
側壁を形成した後に、前記側壁を等方性エッチング技術
によりエッチングして縮小させることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１の膜を除去した後に、前記側壁
を等方性エッチング技術によりエッチングして縮小させ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項５】 前記第１の膜をパターニングしてエッチ
ングした後に、前記第１の膜をマスクとして自己整合的
にイオン注入してチャネル領域を形成することを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16177696A JPH1012871A (ja) | 1996-06-21 | 1996-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16177696A JPH1012871A (ja) | 1996-06-21 | 1996-06-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012871A true JPH1012871A (ja) | 1998-01-16 |
Family
ID=15741698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16177696A Pending JPH1012871A (ja) | 1996-06-21 | 1996-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012871A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299609A (ja) * | 2001-03-29 | 2002-10-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6562547B2 (en) | 1999-12-03 | 2003-05-13 | Austria Mikro Systeme International Aktiengesellschaft | Method for producing structure in chips |
| US11498869B2 (en) | 2017-03-28 | 2022-11-15 | Etex Services Nv | Pale-colored fiber cement products and methods for the production thereof |
-
1996
- 1996-06-21 JP JP16177696A patent/JPH1012871A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6562547B2 (en) | 1999-12-03 | 2003-05-13 | Austria Mikro Systeme International Aktiengesellschaft | Method for producing structure in chips |
| JP2002299609A (ja) * | 2001-03-29 | 2002-10-11 | Nec Corp | 半導体装置及びその製造方法 |
| US11498869B2 (en) | 2017-03-28 | 2022-11-15 | Etex Services Nv | Pale-colored fiber cement products and methods for the production thereof |
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