KR0141780B1 - 반도체소자 제조방법 - Google Patents
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Abstract
본발명은 반도체소자 제조방법에 관한 것으로, 종래의 방법으로 반도체 소자를 제조할 경우 게이트-드레인 사이의 항복전압을 결정하는 변수인 게이트의 드레인 쪽 가장자리와 드레인 오옴접촉을 위한 고농도막(n+) 사이의 거리는 유전체의 측면식각 양과 고농도 막의 측방향 습식식각의 양에 의해 결정된다. 즉, 두가지 변수가 있으므로 위 거리의 제어가 어렵고, 또한 저농도 막(n-)과 떨어져서 형성된 감광막을 마스크로 저농도 막의 리세스 식각이 행해지므로 저농도 막에 형성된 리세스 폭은 실제증착되는 게이트금속의 게이트길이에 비해 커지게 되므로, 게이트 양쪽의 채널 두께가 게이트 바로 아래의 두께와 같아지고 따라서 소오스 및 드레인 저항이 커지게 된다. 게이트 금속을 증착하고 리프트-오프(Lift-Off) 공정중에 게이트 근방의 GaAs표면이 공기중에 노출되므로 표면상태(surface state)가 만들어질 수 있다. 또한, 감광막의 패턴크기가 게이트 길이를 결정하므로 일반적인 광 노광기술로 0.25㎛급의 짧은 게이트형성이 불가능하게 되는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 감광막에 패턴을 형성한후 고농도 막을 식각하고, 유전체막을 증착한 다음 비등방 식각을 하고 저농도 막을 식각하고 게이트금속을 형성하는 공정으로 반도체 소자를 제조하여 측방향 식각의 양을 쉽게 조절하고, 소오스 및 드레인 저항을 줄이며 GaAs 표면을 보호할수 있는 효과가 있도록 하는 것이다.
Description
제1도의 (a) 내지 (g)는 종래의 자기정렬 이중 리세스 공정도.
제2도의 (a) 내지 (h)는 본 발명에 따른 반도체소자 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 기판 12 : 저농도 n층
13 : 고농도 n+층 14 : 소오스/드레인전극
15 : 감광막 16 : 유전체막
17 : 게이트 전극
본 발명은 반도체 소자인 GaAs 전력소자 제작에 관한 것으로, 특히 게이트와 드레인 사이의 항복전압을 향상시키고 기생저항이 작은 소자구조를 단 한번의 마스크 정렬 및 광 노광으로 구현하도록 하는 반도체소자 제조방법에 관한 것이다.
일반적으로 반도체 소자인 GaAs 전력 전계효과 트랜지스터(POWER FET)의 제작 기술은 각종 통신기기 분야에서 송신단의 출력소자로서 가장 중요한 부분중의 하나이다. 일반적으로 POWER FET는 첫째 낮은 드레인 전압에서 선형성이 유수하고, 둘째 전류가 포화되는 드레인 전압인 무릅전압(neek voltage)이 낮아야 하며, 셋째 게이트와 드레인 사이의 항복전압이 높아야 한다.이를 위해서 첫째로 하이-로(hige-low)의 채널 도핑 구조를 가지고, 둘째의 목적을 위해서는 게이트의 길이를 줄이거나 소오스 및 드레인 저항을 줄이는 기술이 개발되어야 하며, 셋째의 목적을 위해서는 게이트와 드레인 사이의 거리를 늘리는 방법이 유효하나 이는 드레인 저항의 증가를 가져오므로 적당한 값을 가져야 한다.
따라서, 드레인 저항의 증가를 피하면서 게이트-드레인 사이의 항복전압을 늘리는 방법이 이중 리세스의 채널구조를 형성하는 기술이다.
제 1도는 종래의 자기정렬 이중 리세스 공정도로서, 제1도의 (a)에 도시된 바와같이 기판(1)강에 불순물이 저농도(n-)로 도핑된 저농도막(2)과 불순물이 고농도(n+)로 도핑된 고농도 막(3)을 차례로 증착한 다음 소자의 분리를 위해 메사형태로 상기 기판을 에칭한다.
그런 다음, 제1도의 (b)와 같이 상기 고농도 막(3)위에 오믹접촉을 위한 소오스/드레인전극(4)을 형성한 다음 그 위에 Si3n4와 같은 유전체막(5)을 증착한 후 게이트영역을 정의하고, 감광막(6)을 마스크로 하여 상기에서 정의된 게이트영역의 상기 유전체막(5)과 고농도 막(3)을 차례로 식각하면 제 1도의 (c)와 같이 된다.
이후, 제 1도의 (d)에 도시된 바와같이 상기 감광막(6)아래의 유전체막(5)을 습식식각(Wet Etch)방법으로 측면식각을 하고, 제1도의 (e)와 같이 상기 감광막(6)과 유전체막(5)을 마스크로 하여 저농도 막(2)을 식각한다.
다음 공정으로, 제 1도의 (f)와 같이 상기의 소자 전면에 게이트금속(7')을 증착한 다음 상기 게이트영역의 게이트전극(7)을 제외한 게이트금속(7')을 리프트-오프(Lift-Off)방법으로 제거하여 제1도의 (g)와 같은 종래 반도체소자를 제조한다.
그러나, 상기와 같은 방법으로 반도체 소자를 제조할 경우 게이트-드레인 사이의 항복전압을 결정하는 변수인 게이트의 드레인 양쪽 가장자리와 드레인 오믹접촉을 위한 고농도 막 사이의 거리는 유전체의 측면식각 양과 고농도 막의 측방향 습식식각의 양에 의해 결정된다.
즉, 두가지 변수가 있으므로 위 거리의 제어가 어렵고, 또한 저농도 막과 떨어져서 형성된 감광막을 마스크로 저농도 막의 리세스 식각이 행해지므로 저농도 막에 형성된 리세스 폭은 실제 증착되는 게이트금속의 게이트길이에 비해 커지게 되므로, 게이트 양쪽의 채널 두께가 게이트 바로 아래의 두께와 같아지고 따라서 소오스 및 드레인 저항이 커지게 된다. 게이트 금속을 증착하고 리프트-오프(Lift-Off)공정중에 게이트 근방의 GaAs표면이 공기중에 노출되므로 표면상태(surface state)가 만들어 질 수 있다.
또한, 감광막의 패턴크기가 게이트 길이를 결정하므로 일반적인 광노광기술로 0.25㎛급의 짧은 게이트 형성이 불가능하게 되는 등의 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 게이트와 드레인 사이의 항복전압을 향상시키고 기생 저항이 작은 소자 구조를 단 한번의 마스크 정렬 및 광 노광으로 구현토록하는 반도체소자 제조방법을 제공하는 것이다.
본 발명은 기판상에 저농도 막과 고농도막을 차례로 형성한 다음 소자를 분리하는 공정과, 상기 고농도 막 위에 소오스, 드레인을 각각 형성하는 공정과, 상기의 소자 전면에 감광막을 도포하여 게이트패턴을 형성하는 공정과, 상기 게이트패턴의 감광막을 이용하여 상기 고농도 막을 식각하는 공정과, 상기의 전면에 유전체막을 증착하는 공정과, 상기 유전체막을 비등방성 건식식각하는 공정과, 상기 식각후 남아있는 감광막축면 및 저농도막상의 유전체막을 마스크로 이용하여 그 저농도막을 식각하는 공정과, 게이트금속을 증착한후 게이트전극을 형성하는 공정으로 이루어지도록 구성하는 것으로, 이의 제조방법을 첨부한 도면을 실시예로 하여 상세히 설명하면 다음과 같다.
제2도는 본 발명에 의한 반도체 소자 제조공정도로서, 제2도의 (a)에 도시한 바와같이 기판(11)상에 불순물이 저농도(n-)로 도핑된 저농도 n층(12)과 불순물이 고농도(n +)로 도핑된 고농두n+층(13)을 차례로 결정성장한 다음 소자의 분리를 위해 메사형태로 상기 기판을 에칭한다.
그러다음, 제2도의 (b)와 같이 상기 고농도 n+층(13)위에 오믹접촉을 위한 소오스/드레인전극(14)을 형성한 다음 그 위에 감광막(15)을 도포한 후 게이트패턴 마스크로 형성하고, 그 감광막을 마스크로 사용하여 제2도의 (c)와 같이 상기 고농도 n+층(13)을 식각한다.
그후, 제2도의 (d)에 도시된 바와같이 화학기상증착(Chemical Vapor Deposition : CVD)등의 방법으로 상기의 소자 전면에 Si3n4와 같은 유전체막(16)을 증착한다.
다음에 제2도의 (e)에 도시한 바와같이 상기 유전체막(16)을 반응성 이온 에칭(Reactive Ion Etching : RIE)과 같은 비등방성 건식식각하는데, 이때 게이트영역의 패턴의 폭은 상기 감광막(15)의 측면에 형성된 유전체막(16)만큼 좁아진다.
그후, 제2도의 (f)와 같이 상기 감광막(15)측면과 저농도 n층(12)상의 유전체막(16)을 마스크로 하여 상기 저농도n층(12)을 식각한다.
그런 다음, 제2도의 (g)와 같이 상기의 소자 전면에 게이트금속(17')을 증착한후 상기 게이트전극(17)을 제외한 모든 게이트금속(17')을 리프트-오프(Lift=Off)방법으로 제거하여 제 1도의 (g)와 같은 본 발명 반도체소자를 제조한다.
한편, 본 발명에 대한 다른 실시예를 설명하면 다음과 같다.
먼저,채널의 구조가 하이-로우(High-Low)인 트랜지스터, 헴트(HEMT)인 트랜지스터 및 이온주입에 의해 형성된 자기정렬 이중 리세스구조인 트랜지스터에서는 감광막에 패턴을 형성한 다음 그 감광막을 마스크로 하여 고농도 막을 식각한 다음 유전체막을 증착하고, 그 유전체막을 비등방성 식각한후 이를 마스크로 사용하여 저농도 n층을 식각한 다음 게이트 금속을 형성하여 반도체소자를 제조한다.
이상에서 설명한 바와같이 본 발명은 고농도 막을 식각할 경우 감광막을 마스크로 하여 식각하므로 측방향 식각의 양을 쉽게 조절할 수 있고, 또한 유전체를 마스크로 저농도 n층을 식각하므로 저농도 n층에 형성된 리세스 폭은 실제 증착되는 게이트금속의 게이트길이와 같게 되어 게이트 양쪽의 채널 두께가 게이트 바로 아래의 두께보다 커져 소오스 및 드레인 저항이 줄어드는 효과가 있다.
또한, 유전체에 의한 측벽을 이용하여 0.25㎛ 급의 짧은 게이트를 형성할수 있을 뿐만 아니라 게이트를 형성하는 공정에서 바로 유전체 보호막을 형성하므로 GaAs표면을 효과적으로 보호할수 있는 효과가 있다.
Claims (2)
- 기판상에 저농도 막과 고농도 막을 차례로 형성한 다음 소자를 분리하는 공정과, 상기 고농도 막위에 소오스, 트레인을 각각 형성하는 공정과, 상기의 소자 전면에 감광막을 도포하여 게이트패턴을 형성하는 공정과, 상기 게이트패턴의 감광막을 이용하여 상기 고농도 막을 식각하는 공정과, 상기의 전면에 유전체막을 증착하는 공정과, 상기 유전체막을 비등방성 건식식각하는 공정과, 상기 식각후 남아있는 감광막측면 및 저농도막상의 유전체막을 마스크로 이용하여 그 저농도 막을 식각하는 공정과, 게이트금속을 증착한후 게이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 소오스와 트레인은 상기 게이트에 소정의 전극인가시 그 사이에 형성되는 채널의 구조과 하이-로우, 헴트 또는 이온주입에 의해 형성된 자기정렬 이중리세스구조임을 특징으로 하는 반도체소자 제조방법.
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Cited By (1)
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| KR20200097114A (ko) | 2019-02-07 | 2020-08-18 | 주식회사 디웨건 | 지역기반 거점순환 배송 시스템 |
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1994
- 1994-08-12 KR KR1019940019949A patent/KR0141780B1/ko not_active IP Right Cessation
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