JPH07211912A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH07211912A JPH07211912A JP1980994A JP1980994A JPH07211912A JP H07211912 A JPH07211912 A JP H07211912A JP 1980994 A JP1980994 A JP 1980994A JP 1980994 A JP1980994 A JP 1980994A JP H07211912 A JPH07211912 A JP H07211912A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造の薄膜トランジスタにおいて、Ｌ
ＤＤ領域幅、すなわちオフセット幅の均一性の向上を図
る。 【構成】 絶縁性基板上に形成した島状半導体層と、こ
の半導体層上に絶縁膜を介して形成されたゲート電極
と、前記半導体層に形成されたソース領域及びドレイン
領域と、このソース領域とドレイン領域に隣接する半導
体層にそれぞれ形成されソース領域及びドレイン領域と
同一導電型の低濃度拡散領域と、低濃度拡散領域間に形
成されるチャネル領域を有する薄膜トランジスタにおい
て、前記絶縁膜を下部絶縁層１３と上部絶縁層１４から
成る２層構造とし、上部絶縁層１４の端部により前記低
濃度拡散領域１９、２０とソース領域１７及びドレイン
領域１８との境界を規定し、前記ゲート電極１５の端部
によりチャネル領域２１と低濃度拡散領域１９、２０と
の境界を規定する。
ＤＤ領域幅、すなわちオフセット幅の均一性の向上を図
る。 【構成】 絶縁性基板上に形成した島状半導体層と、こ
の半導体層上に絶縁膜を介して形成されたゲート電極
と、前記半導体層に形成されたソース領域及びドレイン
領域と、このソース領域とドレイン領域に隣接する半導
体層にそれぞれ形成されソース領域及びドレイン領域と
同一導電型の低濃度拡散領域と、低濃度拡散領域間に形
成されるチャネル領域を有する薄膜トランジスタにおい
て、前記絶縁膜を下部絶縁層１３と上部絶縁層１４から
成る２層構造とし、上部絶縁層１４の端部により前記低
濃度拡散領域１９、２０とソース領域１７及びドレイン
領域１８との境界を規定し、前記ゲート電極１５の端部
によりチャネル領域２１と低濃度拡散領域１９、２０と
の境界を規定する。
Description
【０００１】
【産業上の利用分野】本発明は、リーク電流を低減させ
る構造を有する薄膜トランジスタに関し、特に、Lightl
y Doped Drain (LDD)構造の薄膜トランジスタにおい
て、オフセット幅の均一性の向上を図る構造及びその製
造方法に関する。
る構造を有する薄膜トランジスタに関し、特に、Lightl
y Doped Drain (LDD)構造の薄膜トランジスタにおい
て、オフセット幅の均一性の向上を図る構造及びその製
造方法に関する。
【０００２】
【従来の技術】絶縁性基板上に半導体薄膜を形成し、半
導体薄膜中に薄膜トランジスタ（以下、ＴＦＴという）
回路を形成する場合、ＴＦＴの作製プロセスを６００℃
以下に抑えつつ、ＴＦＴ性能を高移動度及び低オフ電流
とすることが望まれている。これは、ＴＦＴを使用した
画像入出力装置における駆動回路の高駆動能力の確保、
及びゲート・ターンオフ時のオフ特性確保のためであ
る。また、安価なガラス基板を絶縁性基板に用いた場
合、熱歪みの発生を防止するためのプロセス温度は、５
００℃程度が限界であるとされている。
導体薄膜中に薄膜トランジスタ（以下、ＴＦＴという）
回路を形成する場合、ＴＦＴの作製プロセスを６００℃
以下に抑えつつ、ＴＦＴ性能を高移動度及び低オフ電流
とすることが望まれている。これは、ＴＦＴを使用した
画像入出力装置における駆動回路の高駆動能力の確保、
及びゲート・ターンオフ時のオフ特性確保のためであ
る。また、安価なガラス基板を絶縁性基板に用いた場
合、熱歪みの発生を防止するためのプロセス温度は、５
００℃程度が限界であるとされている。
【０００３】ＴＦＴの特性において、高移動度化を図る
ためには、ａ−Ｓｉをレーザを用いた瞬間加熱により溶
融結晶化したpoly-Si薄膜が半導体薄膜として適してい
ることが提案されている(ＩＥＥＥ Electron Devices
Letters vol.EDL-7 no.5,pp.276〜278(1986))。一方、
オフ電流に関しては、poly-Si薄膜は膜中に多数の粒界
が存在し、粒界に存在する電気的トラップを介してキャ
リアの電界放出により、オフ電流が大きくなり実用上問
題があった。その対策としては、ソース領域、ドレイン
領域とゲート電極間に低濃度拡散領域を有するＬＤＤ構
造が有効であることが知られている。
ためには、ａ−Ｓｉをレーザを用いた瞬間加熱により溶
融結晶化したpoly-Si薄膜が半導体薄膜として適してい
ることが提案されている(ＩＥＥＥ Electron Devices
Letters vol.EDL-7 no.5,pp.276〜278(1986))。一方、
オフ電流に関しては、poly-Si薄膜は膜中に多数の粒界
が存在し、粒界に存在する電気的トラップを介してキャ
リアの電界放出により、オフ電流が大きくなり実用上問
題があった。その対策としては、ソース領域、ドレイン
領域とゲート電極間に低濃度拡散領域を有するＬＤＤ構
造が有効であることが知られている。
【０００４】例えば、特公平３−３８７５５に示される
ＬＤＤ構造の薄膜半導体装置について、図３を参照しな
がらその製造方法について説明する。ガラス等の絶縁性
基板３１上にpoly-Si薄膜から成る島状の半導体活性層
３２を形成する。半導体活性層３２上にＳｉＯ2 等から
成るゲート絶縁膜３３を堆積し、ゲート絶縁膜３３上に
形成したフォトレジストパターン３４の上方からリン等
の不純物を注入してソース領域３５及びドレイン領域３
６を形成する。フォトレジストパターン３４を除去した
後、ゲート絶縁膜３３上にpoly-Si薄膜等から成るゲー
ト電極３７を形成し、再度不純物を導入する。この時の
不純物量をソース領域３５及びドレイン領域３６の形成
時より少なくすることにより、ソース領域３５、ドレイ
ン領域３６とゲート電極３７の下層の半導体活性層３２
間にそれぞれ低濃度領域となるＬＤＤ領域３８，３９
が、ＬＤＤ領域３８，３９間にはチャネル領域４０が形
成される。その後、層間絶縁膜、配線金属を順次積層及
びパターニングしてＬＤＤ構造のＴＦＴが完成する。
ＬＤＤ構造の薄膜半導体装置について、図３を参照しな
がらその製造方法について説明する。ガラス等の絶縁性
基板３１上にpoly-Si薄膜から成る島状の半導体活性層
３２を形成する。半導体活性層３２上にＳｉＯ2 等から
成るゲート絶縁膜３３を堆積し、ゲート絶縁膜３３上に
形成したフォトレジストパターン３４の上方からリン等
の不純物を注入してソース領域３５及びドレイン領域３
６を形成する。フォトレジストパターン３４を除去した
後、ゲート絶縁膜３３上にpoly-Si薄膜等から成るゲー
ト電極３７を形成し、再度不純物を導入する。この時の
不純物量をソース領域３５及びドレイン領域３６の形成
時より少なくすることにより、ソース領域３５、ドレイ
ン領域３６とゲート電極３７の下層の半導体活性層３２
間にそれぞれ低濃度領域となるＬＤＤ領域３８，３９
が、ＬＤＤ領域３８，３９間にはチャネル領域４０が形
成される。その後、層間絶縁膜、配線金属を順次積層及
びパターニングしてＬＤＤ構造のＴＦＴが完成する。
【０００５】
【発明が解決しようとする問題点】上記のような製造方
法によると、レジストパターン３４とゲート電極３７の
エッジ間がＬＤＤ領域３８に相当するので、このＬＤＤ
領域３８，３９はレジストパターン３４形成時における
フォトリソグラフィーによるフォトレジストの加工精度
により決められる。しかしながら、ＬＤＤ領域３８，３
９の最適幅が約１．０〜３．０μｍであるのに対し、絶
縁性基板３１としてガラス基板を用いると、その伸縮に
よりフォトリソグラフィーのアライメント精度は約２．
０μｍ程度と大きいので、ＬＤＤ領域３８，３９の幅の
ばらつきも大きくなり、ＴＦＴの特性にばらつきが生じ
る。
法によると、レジストパターン３４とゲート電極３７の
エッジ間がＬＤＤ領域３８に相当するので、このＬＤＤ
領域３８，３９はレジストパターン３４形成時における
フォトリソグラフィーによるフォトレジストの加工精度
により決められる。しかしながら、ＬＤＤ領域３８，３
９の最適幅が約１．０〜３．０μｍであるのに対し、絶
縁性基板３１としてガラス基板を用いると、その伸縮に
よりフォトリソグラフィーのアライメント精度は約２．
０μｍ程度と大きいので、ＬＤＤ領域３８，３９の幅の
ばらつきも大きくなり、ＴＦＴの特性にばらつきが生じ
る。
【０００６】本発明は上記実情に鑑みてなされたもの
で、ＬＤＤ構造の薄膜トランジスタにおいて、ＬＤＤ領
域幅、すなわちオフセット幅の均一性の向上を図ること
ができる構造及びその製造方法を提供することを目的と
する。
で、ＬＤＤ構造の薄膜トランジスタにおいて、ＬＤＤ領
域幅、すなわちオフセット幅の均一性の向上を図ること
ができる構造及びその製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記従来例の問題点を解
決するため請求項１の発明は、絶縁性基板上に形成した
島状半導体層と、この半導体層上に絶縁膜を介して形成
されたゲート電極と、前記半導体層に形成されたソース
領域及びドレイン領域と、このソース領域とドレイン領
域に隣接する半導体層にそれぞれ形成されソース領域及
びドレイン領域と同一導電型の低濃度拡散領域と、低濃
度拡散領域間に形成されるチャネル領域を有する薄膜ト
ランジスタにおいて、次の構成を特徴としている。前記
絶縁膜を下部絶縁層と上部絶縁層から成る２層構造と
し、上部絶縁層の端部により前記低濃度拡散領域とソー
ス領域及びドレイン領域との境界を規定する。前記ゲー
ト電極の端部によりチャネル領域と低濃度拡散領域との
境界を規定する。
決するため請求項１の発明は、絶縁性基板上に形成した
島状半導体層と、この半導体層上に絶縁膜を介して形成
されたゲート電極と、前記半導体層に形成されたソース
領域及びドレイン領域と、このソース領域とドレイン領
域に隣接する半導体層にそれぞれ形成されソース領域及
びドレイン領域と同一導電型の低濃度拡散領域と、低濃
度拡散領域間に形成されるチャネル領域を有する薄膜ト
ランジスタにおいて、次の構成を特徴としている。前記
絶縁膜を下部絶縁層と上部絶縁層から成る２層構造と
し、上部絶縁層の端部により前記低濃度拡散領域とソー
ス領域及びドレイン領域との境界を規定する。前記ゲー
ト電極の端部によりチャネル領域と低濃度拡散領域との
境界を規定する。
【０００８】請求項２の発明は、絶縁性基板上に島状半
導体層を形成し、この島状半導体層上に絶縁膜を介して
ゲート電極を形成し、前記島状半導体層にソース領域及
びドレイン領域を形成するとともに、ソース領域及びド
レイン領域隣接して該ソース領域及びドレイン領域と同
一導電型の低濃度拡散領域を形成する薄膜トランジスタ
の製造方法において、次の各工程を具備することを特徴
としている。第１の工程として、前記島状半導体層全面
を覆う第１の絶縁層を形成する。第２の工程として、こ
の第１の絶縁層上に前記ソース領域及びドレイン領域の
端部を規定するための第２の絶縁層と、この第２の絶縁
層上に前記低濃度拡散領域の端部を規定するゲート電極
とを順次積層する。第３の工程として、このゲート電極
の上方から全面に所定のイオンを打ち込む。
導体層を形成し、この島状半導体層上に絶縁膜を介して
ゲート電極を形成し、前記島状半導体層にソース領域及
びドレイン領域を形成するとともに、ソース領域及びド
レイン領域隣接して該ソース領域及びドレイン領域と同
一導電型の低濃度拡散領域を形成する薄膜トランジスタ
の製造方法において、次の各工程を具備することを特徴
としている。第１の工程として、前記島状半導体層全面
を覆う第１の絶縁層を形成する。第２の工程として、こ
の第１の絶縁層上に前記ソース領域及びドレイン領域の
端部を規定するための第２の絶縁層と、この第２の絶縁
層上に前記低濃度拡散領域の端部を規定するゲート電極
とを順次積層する。第３の工程として、このゲート電極
の上方から全面に所定のイオンを打ち込む。
【０００９】請求項３の発明は、請求項２記載の薄膜ト
ランジスタの製造方法において、第２の絶縁層とゲート
電極とを積層する工程は、ゲート電極上に形成された同
一のマスクによりエッチングする工程と、その後に再度
ゲート電極の側壁のみエッチングする工程とを有するこ
とを特徴としている。
ランジスタの製造方法において、第２の絶縁層とゲート
電極とを積層する工程は、ゲート電極上に形成された同
一のマスクによりエッチングする工程と、その後に再度
ゲート電極の側壁のみエッチングする工程とを有するこ
とを特徴としている。
【００１０】
【作用】本発明によれば、ＬＤＤ構造の薄膜トランジス
タにおいて、島状半導体層上の絶縁層を２層構造とし、
上部絶縁層より幅狭にゲート電極を形成して、その後に
不純物の注入を行えば、島状半導体層へは、下部絶縁層
（第１の絶縁層）を介する経路と、上部絶縁層（第２の
絶縁層）及び下部絶縁層を介する経路とから不純物が注
入される。上部絶縁層及び下部絶縁層を介して島状半導
体層へ不純物が注入された部分は、下部絶縁層のみを介
して島状半導体層へ不純物が注入された部分より低濃度
となり、低濃度拡散部分（ＬＤＤ領域）が形成される。
従って、上部絶縁層の端部により、半導体層の低濃度拡
散領域とソース領域及びドレイン領域との境界を規定
し、半導体層上に形成されるゲート電極の端部により、
半導体層のチャネル領域と低濃度拡散領域との境界を規
定するので、ＬＤＤ領域幅はゲート電極のサイドエッチ
ング量の精度で規定されるため、ＬＤＤ領域幅の均一性
を確保することができる。
タにおいて、島状半導体層上の絶縁層を２層構造とし、
上部絶縁層より幅狭にゲート電極を形成して、その後に
不純物の注入を行えば、島状半導体層へは、下部絶縁層
（第１の絶縁層）を介する経路と、上部絶縁層（第２の
絶縁層）及び下部絶縁層を介する経路とから不純物が注
入される。上部絶縁層及び下部絶縁層を介して島状半導
体層へ不純物が注入された部分は、下部絶縁層のみを介
して島状半導体層へ不純物が注入された部分より低濃度
となり、低濃度拡散部分（ＬＤＤ領域）が形成される。
従って、上部絶縁層の端部により、半導体層の低濃度拡
散領域とソース領域及びドレイン領域との境界を規定
し、半導体層上に形成されるゲート電極の端部により、
半導体層のチャネル領域と低濃度拡散領域との境界を規
定するので、ＬＤＤ領域幅はゲート電極のサイドエッチ
ング量の精度で規定されるため、ＬＤＤ領域幅の均一性
を確保することができる。
【００１１】
【実施例】本発明にかかる薄膜トランジスタの一実施例
について、図１を参照しながら説明する。絶縁性基板１
１上に島状半導体層１２を形成し、この半導体層１２上
には上部絶縁層１４及び下部絶縁層から構成される絶縁
膜が形成され、この絶縁膜上にはゲート電極１５が形成
されている。下部絶縁層１３は、島状半導体層全体を覆
うように形成されたゲート絶縁膜であり、上部絶縁層１
４は、前記ゲート電極１５より１〜３μｍ程度幅が広く
なるように形成されている。島状半導体層１２の上部絶
縁層１４より外側位置には、ソース領域１７及びドレイ
ン領域１８が形成され、このソース領域１７とドレイン
領域１８に隣接する内側の半導体層１２には、ソース領
域１７及びドレイン領域１８と同一導電型の低濃度拡散
領域１９，２０がそれぞれ形成され、低濃度拡散領域１
９，２０間にはチャネル領域２１が形成されている。す
なわち上記構造によれば、低濃度拡散領域１９，２０と
ソース領域１７及びドレイン領域１８との境界は、上部
絶縁層１４の端部により規定され、チャネル領域２１と
低濃度拡散領域１９，２０との境界は、ゲート電極１５
の端部により規定されている。
について、図１を参照しながら説明する。絶縁性基板１
１上に島状半導体層１２を形成し、この半導体層１２上
には上部絶縁層１４及び下部絶縁層から構成される絶縁
膜が形成され、この絶縁膜上にはゲート電極１５が形成
されている。下部絶縁層１３は、島状半導体層全体を覆
うように形成されたゲート絶縁膜であり、上部絶縁層１
４は、前記ゲート電極１５より１〜３μｍ程度幅が広く
なるように形成されている。島状半導体層１２の上部絶
縁層１４より外側位置には、ソース領域１７及びドレイ
ン領域１８が形成され、このソース領域１７とドレイン
領域１８に隣接する内側の半導体層１２には、ソース領
域１７及びドレイン領域１８と同一導電型の低濃度拡散
領域１９，２０がそれぞれ形成され、低濃度拡散領域１
９，２０間にはチャネル領域２１が形成されている。す
なわち上記構造によれば、低濃度拡散領域１９，２０と
ソース領域１７及びドレイン領域１８との境界は、上部
絶縁層１４の端部により規定され、チャネル領域２１と
低濃度拡散領域１９，２０との境界は、ゲート電極１５
の端部により規定されている。
【００１２】次に、上記薄膜トランジスタの製造プロセ
スの一実施例について、図１（ａ）ないし（ｅ）を参照
しながら説明する。透明絶縁性基板１１上にpoly-Siを
着膜し所望の形状にパターニングして島状半導体層１２
を形成する（図１（ａ））。島状半導体層１２を覆うよ
うにＳｉＯ2 を着膜して下部絶縁層１３を形成する。続
いて、下部絶縁層１３を覆うようにＳｉＮｘを着膜して
上部絶縁膜１４′を形成する（図１（ｂ））。
スの一実施例について、図１（ａ）ないし（ｅ）を参照
しながら説明する。透明絶縁性基板１１上にpoly-Siを
着膜し所望の形状にパターニングして島状半導体層１２
を形成する（図１（ａ））。島状半導体層１２を覆うよ
うにＳｉＯ2 を着膜して下部絶縁層１３を形成する。続
いて、下部絶縁層１３を覆うようにＳｉＮｘを着膜して
上部絶縁膜１４′を形成する（図１（ｂ））。
【００１３】次に、上部絶縁膜１４′を覆うように、Ｍ
ｏを着膜し、更にフォトレジストを塗布する。続いてフ
ォトレジストをパターニングしてレジストパターン１６
を形成し、このレジストパターンを用いて、Ｍｏ膜及び
上部絶縁膜１４′をＣＦ4 若しくはＳＦ6 等のガスを用
いたドライエッチングによりエッチングし、前記島状半
導体層１２の中央に位置するゲート電極１５′及び上部
絶縁層１４を形成する（図１（ｃ））。
ｏを着膜し、更にフォトレジストを塗布する。続いてフ
ォトレジストをパターニングしてレジストパターン１６
を形成し、このレジストパターンを用いて、Ｍｏ膜及び
上部絶縁膜１４′をＣＦ4 若しくはＳＦ6 等のガスを用
いたドライエッチングによりエッチングし、前記島状半
導体層１２の中央に位置するゲート電極１５′及び上部
絶縁層１４を形成する（図１（ｃ））。
【００１４】続いて、レジストパターン１６を残した状
態でゲート電極１５のみを再び硝酸系若しくは過酸化水
素系のエッチャントで１〜３μｍ程度横方向にエッチン
グし（ゲート電極の側壁のみをエッチングし）、上部絶
縁層１４に対してゲート電極１５が幅狭になるようにす
る（図１（ｄ））。この際に、エッチングによるエッチ
ング量は、エッチング時間を制御することにより容易に
調整することができる。
態でゲート電極１５のみを再び硝酸系若しくは過酸化水
素系のエッチャントで１〜３μｍ程度横方向にエッチン
グし（ゲート電極の側壁のみをエッチングし）、上部絶
縁層１４に対してゲート電極１５が幅狭になるようにす
る（図１（ｄ））。この際に、エッチングによるエッチ
ング量は、エッチング時間を制御することにより容易に
調整することができる。
【００１５】レジストパターン１６を除去した後、島状
半導体層１２にソース領域１７及びドレイン領域１８を
形成するため、上方よりリン等のイオン注入を行なう。
イオンインプラの条件は、Ｐ+ ，１１０ｋｅＶ，２×１
０15 ions／cm2 とした。この際、上部絶縁層１４で被
覆されない島状半導体層１２部分については、下部絶縁
膜１３を介してイオンが注入されてソース領域１７及び
ドレイン領域１８が形成される。また、上部絶縁層１４
で被覆された島状半導体層１２部分のうち、ゲート電極
１５で被覆されない部分については、上部絶縁層１４に
よりｐ+ がある程度阻止されるため、前記ソース領域１
７及びドレイン領域１８に比較して低濃度なイオンが注
入されるので、前記ソース領域１７及びドレイン領域１
８の内側にソース領域１７及びドレイン領域１８より低
濃度拡散領域となるＬＤＤ領域１９，２０が形成され、
ＬＤＤ領域１９，２０間にチャネル領域２１が形成され
る（図１（ｅ））。その後、層間絶縁膜、配線金属を順
次積層及びパターニング（図示せず）してＬＤＤ構造の
ＴＦＴが完成する。
半導体層１２にソース領域１７及びドレイン領域１８を
形成するため、上方よりリン等のイオン注入を行なう。
イオンインプラの条件は、Ｐ+ ，１１０ｋｅＶ，２×１
０15 ions／cm2 とした。この際、上部絶縁層１４で被
覆されない島状半導体層１２部分については、下部絶縁
膜１３を介してイオンが注入されてソース領域１７及び
ドレイン領域１８が形成される。また、上部絶縁層１４
で被覆された島状半導体層１２部分のうち、ゲート電極
１５で被覆されない部分については、上部絶縁層１４に
よりｐ+ がある程度阻止されるため、前記ソース領域１
７及びドレイン領域１８に比較して低濃度なイオンが注
入されるので、前記ソース領域１７及びドレイン領域１
８の内側にソース領域１７及びドレイン領域１８より低
濃度拡散領域となるＬＤＤ領域１９，２０が形成され、
ＬＤＤ領域１９，２０間にチャネル領域２１が形成され
る（図１（ｅ））。その後、層間絶縁膜、配線金属を順
次積層及びパターニング（図示せず）してＬＤＤ構造の
ＴＦＴが完成する。
【００１６】上記製造方法によれば、半導体層１２のＬ
ＤＤ領域１９，２０は、ゲート電極１５の側部のエッチ
ング量で規定されるので、制御が容易でありＬＤＤ領域
幅の均一性を図ることができる。また、ＬＤＤ領域１
９，２０形成用の不純物注入工程を特に設けることな
く、一度の不純物の注入により、ソース領域１７、ドレ
イン領域１８及びＬＤＤ領域１９，２０を同時に形成可
能することができ、従来例に比較して製造工程の簡略化
及びコストの軽減を図ることができる。
ＤＤ領域１９，２０は、ゲート電極１５の側部のエッチ
ング量で規定されるので、制御が容易でありＬＤＤ領域
幅の均一性を図ることができる。また、ＬＤＤ領域１
９，２０形成用の不純物注入工程を特に設けることな
く、一度の不純物の注入により、ソース領域１７、ドレ
イン領域１８及びＬＤＤ領域１９，２０を同時に形成可
能することができ、従来例に比較して製造工程の簡略化
及びコストの軽減を図ることができる。
【００１７】
【発明の効果】本発明によれば、島状半導体層上に形成
される絶縁層を２層構造とし、上部絶縁層の端部によ
り、半導体層の低濃度拡散領域とソース領域及びドレイ
ン領域との境界を規定し、半導体層上に形成されるゲー
ト電極の端部により、半導体層のチャネル領域と低濃度
拡散領域との境界を規定するので、ＬＤＤ領域幅はゲー
ト電極のサイドエッチング量の精度で規定されるため、
ＬＤＤ領域幅の均一性を確保することができる。従っ
て、アライメント精度の影響を受けることなくＬＤＤ領
域の幅を均一化し、薄膜トランジスタの特性の均一化を
図ることができる。
される絶縁層を２層構造とし、上部絶縁層の端部によ
り、半導体層の低濃度拡散領域とソース領域及びドレイ
ン領域との境界を規定し、半導体層上に形成されるゲー
ト電極の端部により、半導体層のチャネル領域と低濃度
拡散領域との境界を規定するので、ＬＤＤ領域幅はゲー
ト電極のサイドエッチング量の精度で規定されるため、
ＬＤＤ領域幅の均一性を確保することができる。従っ
て、アライメント精度の影響を受けることなくＬＤＤ領
域の幅を均一化し、薄膜トランジスタの特性の均一化を
図ることができる。
【００１８】また、一度の不純物の注入により、ソース
領域、ドレイン領域及びＬＤＤ領域を形成可能としてい
るので、製造工程の簡略化を図ることができる。
領域、ドレイン領域及びＬＤＤ領域を形成可能としてい
るので、製造工程の簡略化を図ることができる。
【図１】 本発明の薄膜トランジスタの一実施例を示す
断面説明図である。
断面説明図である。
【図２】 （ａ）ないし（ｅ）は、本発明方法による薄
膜トランジスタの製造工程の他の実施例を示す断面説明
図である。
膜トランジスタの製造工程の他の実施例を示す断面説明
図である。
【図３】 （ａ）ないし（ｅ）は、従来方法による薄膜
トランジスタの製造工程を示す断面説明図である。
トランジスタの製造工程を示す断面説明図である。
１１…絶縁性基板、 １２…島状半導体層、 １３…下
部絶縁膜、 １４…上部絶縁層、 １５…ゲート電極、
１６…レジストパターン、 １７…ソース領域、 １
８…ドレイン領域、 １９，２０…ＬＤＤ領域（低濃度
拡散領域）、２１…チャネル領域
部絶縁膜、 １４…上部絶縁層、 １５…ゲート電極、
１６…レジストパターン、 １７…ソース領域、 １
８…ドレイン領域、 １９，２０…ＬＤＤ領域（低濃度
拡散領域）、２１…チャネル領域
Claims (3)
- 【請求項１】 絶縁性基板上に形成した島状半導体層
と、この半導体層上に絶縁膜を介して形成されたゲート
電極と、前記半導体層に形成されたソース領域及びドレ
イン領域と、このソース領域とドレイン領域に隣接する
半導体層にそれぞれ形成されソース領域及びドレイン領
域と同一導電型の低濃度拡散領域と、低濃度拡散領域間
に形成されるチャネル領域を有する薄膜トランジスタに
おいて、 前記絶縁膜を下部絶縁層と上部絶縁層から成る２層構造
とし、上部絶縁層の端部により前記低濃度拡散領域とソ
ース領域及びドレイン領域との境界を規定し、前記ゲー
ト電極の端部によりチャネル領域と低濃度拡散領域との
境界を規定することを特徴とする薄膜トランジスタ。 - 【請求項２】 絶縁性基板上に島状半導体層を形成し、
この島状半導体層上に絶縁膜を介してゲート電極を形成
し、前記島状半導体層にソース領域及びドレイン領域を
形成するとともに、ソース領域及びドレイン領域隣接し
て該ソース領域及びドレイン領域と同一導電型の低濃度
拡散領域を形成する薄膜トランジスタの製造方法におい
て、 前記島状半導体層全面を覆う第１の絶縁層を形成する工
程と、 この第１の絶縁層上に前記ソース領域及びドレイン領域
の端部を規定するための第２の絶縁層と、この第２の絶
縁層上に前記低濃度拡散領域の端部を規定するゲート電
極とを順次積層する工程と、 このゲート電極の上方から全面に所定のイオンを打ち込
む工程と、を具備する薄膜トランジスタの製造方法。 - 【請求項３】 第２の絶縁層とゲート電極とを積層する
工程は、ゲート電極上に形成された同一のマスクにより
エッチングする工程と、その後に再度ゲート電極の側壁
のみエッチングする工程とを有する請求項２記載の薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980994A JPH07211912A (ja) | 1994-01-21 | 1994-01-21 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980994A JPH07211912A (ja) | 1994-01-21 | 1994-01-21 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211912A true JPH07211912A (ja) | 1995-08-11 |
Family
ID=12009667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980994A Pending JPH07211912A (ja) | 1994-01-21 | 1994-01-21 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211912A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-01-21 JP JP1980994A patent/JPH07211912A/ja active Pending
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