JPH07142734A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH07142734A JPH07142734A JP6125894A JP12589494A JPH07142734A JP H07142734 A JPH07142734 A JP H07142734A JP 6125894 A JP6125894 A JP 6125894A JP 12589494 A JP12589494 A JP 12589494A JP H07142734 A JPH07142734 A JP H07142734A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】 （修正有）
【目的】 傾斜したドレイン領域を形成してオン／オフ
電流比を増加させる薄膜トランジスタ及びその製造方法
を提供する。 【構成】 本発明は、基板５１の中央部にゲート電極５
５を形成するステップと、基板全面にわたってゲート絶
縁膜５４と半導体層５３を順次形成するステップと、ゲ
ート電極５５の一側の半導体層上にのみ側壁スペーサ５
７を形成するステップと、半導体層に不純物イオンをイ
オン注入して二つの高濃度不純物領域６１，６２をゲー
トの両側の半導体層内に形成するステップとを含む。
電流比を増加させる薄膜トランジスタ及びその製造方法
を提供する。 【構成】 本発明は、基板５１の中央部にゲート電極５
５を形成するステップと、基板全面にわたってゲート絶
縁膜５４と半導体層５３を順次形成するステップと、ゲ
ート電極５５の一側の半導体層上にのみ側壁スペーサ５
７を形成するステップと、半導体層に不純物イオンをイ
オン注入して二つの高濃度不純物領域６１，６２をゲー
トの両側の半導体層内に形成するステップとを含む。
Description
【０００１】
【産業上の利用分野】本発明は、４Ｍ以上級のＳＲＡＭ
の負荷抵抗、又はＬＣＤの素子として用いられる薄膜ト
ランジスタ及びその製造方法に関し、特に高集積素子に
適する傾斜したドレイン領域を有するＴＦＴ及びその製
造方法に関する。
の負荷抵抗、又はＬＣＤの素子として用いられる薄膜ト
ランジスタ及びその製造方法に関し、特に高集積素子に
適する傾斜したドレイン領域を有するＴＦＴ及びその製
造方法に関する。
【０００２】
【従来の技術】ＴＦＴは高集積ＳＲＡＭ素子の負荷抵抗
用として使用され、又ＬＣＤの駆動素子として使用され
る。一般にＴＦＴは、オフ電流はできる限り低く、オン
電流は高く流れさせオン／オフ電流比を増加させること
により、良好な特性が得られる。
用として使用され、又ＬＣＤの駆動素子として使用され
る。一般にＴＦＴは、オフ電流はできる限り低く、オン
電流は高く流れさせオン／オフ電流比を増加させること
により、良好な特性が得られる。
【０００３】従来のオフセットＴＦＴは、オフ電流は一
般なＴＦＴより低く調節されるが、オン電流も又低く調
節され、オン／オフ電流比を増加させることは出来なか
った。オン電流を増加させてオン／オフ電流比を増加さ
せるためのＴＦＴとして、ＬＤＤ構造を有するオフセッ
ト（ＬＤＯ，Ｌｉｇｈｉｌｙ Ｄｏｐｅｄ Ｏｆｆｓｅ
ｔ）ＴＦＴが提案された。
般なＴＦＴより低く調節されるが、オン電流も又低く調
節され、オン／オフ電流比を増加させることは出来なか
った。オン電流を増加させてオン／オフ電流比を増加さ
せるためのＴＦＴとして、ＬＤＤ構造を有するオフセッ
ト（ＬＤＯ，Ｌｉｇｈｉｌｙ Ｄｏｐｅｄ Ｏｆｆｓｅ
ｔ）ＴＦＴが提案された。
【０００４】図１ａ−ｄは従来の上部ゲートを有するＬ
ＤＯ ＴＦＴの製造工程図を示すものである。まず、図
１に示すように、基板１１上に酸化膜からなる絶縁層１
２を形成し、前記絶縁層１２上にポリシリコン膜または
非晶質シリコン膜を蒸着して第１半導体層１３を形成す
る。
ＤＯ ＴＦＴの製造工程図を示すものである。まず、図
１に示すように、基板１１上に酸化膜からなる絶縁層１
２を形成し、前記絶縁層１２上にポリシリコン膜または
非晶質シリコン膜を蒸着して第１半導体層１３を形成す
る。
【０００５】前記第１半導体層１３の特性を改善するた
めの第１半導体層１３にシリコン（Ｓｉ）イオンをイオ
ン注入する。シリコンイオンのイオン注入でポリシリコ
ン膜からなる第１半導体層１３は、非晶質シリコン膜に
変わる。非晶質シリコン膜からなる第１半導体層１３を
６００℃±５０℃の温度で５時間以上アニーリングした
りレーザアニーリングしたりして、またポリシリコン膜
にする。
めの第１半導体層１３にシリコン（Ｓｉ）イオンをイオ
ン注入する。シリコンイオンのイオン注入でポリシリコ
ン膜からなる第１半導体層１３は、非晶質シリコン膜に
変わる。非晶質シリコン膜からなる第１半導体層１３を
６００℃±５０℃の温度で５時間以上アニーリングした
りレーザアニーリングしたりして、またポリシリコン膜
にする。
【０００６】次いで、スレショルド電圧を調節するため
に第１半導体層１３に不純物をイオン注入する。第１半
導体層１３上にＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ）１４を蒸着して、その上にポリシリコ
ン膜１５を蒸着する。フォトレジスト膜１６を利用した
フォトエッチング工程により、前記ポリシリコン膜１５
及びＨＴＯ膜１４をパターニングしてゲート絶縁膜とゲ
ート電極を形成する。
に第１半導体層１３に不純物をイオン注入する。第１半
導体層１３上にＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ）１４を蒸着して、その上にポリシリコ
ン膜１５を蒸着する。フォトレジスト膜１６を利用した
フォトエッチング工程により、前記ポリシリコン膜１５
及びＨＴＯ膜１４をパターニングしてゲート絶縁膜とゲ
ート電極を形成する。
【０００７】図１ｂに示すように、前記フォトレジスト
膜を除去した後、またフォトレジスト膜１７を全面に塗
布する。前記フォトレジスト膜１７をフォトエッチング
して、ゲート電極１３の一側の第１半導体層１３を露出
させる。フォトレジスト膜１７をマスクとして、露出さ
れた第１半導体層１３にＰ型不純物１８をイオン注入し
て、第１半導体層１３内に低濃度のドレイン領域１９を
形成する。
膜を除去した後、またフォトレジスト膜１７を全面に塗
布する。前記フォトレジスト膜１７をフォトエッチング
して、ゲート電極１３の一側の第１半導体層１３を露出
させる。フォトレジスト膜１７をマスクとして、露出さ
れた第１半導体層１３にＰ型不純物１８をイオン注入し
て、第１半導体層１３内に低濃度のドレイン領域１９を
形成する。
【０００８】図１ｃに示すように、低濃度ドレイン領域
１９を形成するために使用されたフォトレジスト膜１７
を除去した後、またフォトレジスト膜２０を全面に塗布
する。前記フォトレジスト膜２０をフォトエッチングし
て低濃度のドレイン領域１９を形成されたゲート電極１
５の一側の第１半導体層１３を露出させるとともにゲー
ト電極１５の他の側の第１半導体層１３を露出させる。
１９を形成するために使用されたフォトレジスト膜１７
を除去した後、またフォトレジスト膜２０を全面に塗布
する。前記フォトレジスト膜２０をフォトエッチングし
て低濃度のドレイン領域１９を形成されたゲート電極１
５の一側の第１半導体層１３を露出させるとともにゲー
ト電極１５の他の側の第１半導体層１３を露出させる。
【０００９】フォトレジスト膜２０をマスクとしてＰ型
不純物２１を露出された第１半導体層１３にイオン注入
してゲート電極１５とオーバーラップするように第１半
導体層１３内に高濃度のソース領域２２を形成すると同
時にゲート電極１５とオーバーラップせず、前記低濃度
のドレイン領域１９と隣接するように高濃度のドレイン
領域２３を形成する。
不純物２１を露出された第１半導体層１３にイオン注入
してゲート電極１５とオーバーラップするように第１半
導体層１３内に高濃度のソース領域２２を形成すると同
時にゲート電極１５とオーバーラップせず、前記低濃度
のドレイン領域１９と隣接するように高濃度のドレイン
領域２３を形成する。
【００１０】図１ｄに示すように、前記フォトレジスト
膜２０を除去した後、基板全面にわたってフォトレジス
ト膜２４をまた塗布する。このフォトレジスト膜２４を
利用したフォトエッチング工程により前記高濃度ソース
及びドレイン領域２２，２３の両エッジ部分を除去する
ことにより、ＬＤＤ構造からなるオフセット（ＬＤＯ）
ＴＦＴを完成する。
膜２０を除去した後、基板全面にわたってフォトレジス
ト膜２４をまた塗布する。このフォトレジスト膜２４を
利用したフォトエッチング工程により前記高濃度ソース
及びドレイン領域２２，２３の両エッジ部分を除去する
ことにより、ＬＤＤ構造からなるオフセット（ＬＤＯ）
ＴＦＴを完成する。
【００１１】図２ａ−ｄは、下部ゲートを有するＬＤＯ
ＴＦＴの製造工程図を示すものである。図２ａのよう
に、基板３１上に酸化膜からなる絶縁膜３２を蒸着し、
その上にポリシリコン膜を蒸着した後、フォトマスクを
利用したフォトエッチング工程を施してゲート電極３３
を形成する。基板全面にわたって、高温酸化膜（ＨＴ
Ｏ，Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
を蒸着してゲート絶縁膜３４を形成し、ゲート絶縁膜３
４上にポリシリコン膜または非晶質シリコン膜を蒸着し
て半導体層３５を形成する。
ＴＦＴの製造工程図を示すものである。図２ａのよう
に、基板３１上に酸化膜からなる絶縁膜３２を蒸着し、
その上にポリシリコン膜を蒸着した後、フォトマスクを
利用したフォトエッチング工程を施してゲート電極３３
を形成する。基板全面にわたって、高温酸化膜（ＨＴ
Ｏ，Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
を蒸着してゲート絶縁膜３４を形成し、ゲート絶縁膜３
４上にポリシリコン膜または非晶質シリコン膜を蒸着し
て半導体層３５を形成する。
【００１２】半導体層の特性改善のために半導体層３５
にシリコンイオンをイオン注入する。この時、半導体層
３５へのイオン注入により、ポリシリコン膜からなる半
導体層３５は、非晶質シリコン膜に変わる。非晶質シリ
コン膜に変換された半導体層３５を一定の温度（６００
±５０℃）で５時間以上アニーリングさせたり、レーザ
アニーリングさせたりして、またポリシリコン膜にす
る。
にシリコンイオンをイオン注入する。この時、半導体層
３５へのイオン注入により、ポリシリコン膜からなる半
導体層３５は、非晶質シリコン膜に変わる。非晶質シリ
コン膜に変換された半導体層３５を一定の温度（６００
±５０℃）で５時間以上アニーリングさせたり、レーザ
アニーリングさせたりして、またポリシリコン膜にす
る。
【００１３】次いで、スレショルド電圧（Ｖｔ）を調節
するために半導体層３５に不純物イオン３６をイオン注
入する。この時、ゲート絶縁膜３４と半導体層３５はゲ
ートの形成部位においてゲート電極３３の厚さと同一な
段差を有する。
するために半導体層３５に不純物イオン３６をイオン注
入する。この時、ゲート絶縁膜３４と半導体層３５はゲ
ートの形成部位においてゲート電極３３の厚さと同一な
段差を有する。
【００１４】前記工程後、図２ｂのように、フォトレジ
スト膜３７を半導体層３５上に塗布し、フォトエッチン
グしてゲート電極３３の一側のフォトレジスト膜３７を
除去して半導体層３５を露出させる。このフォトレジス
ト膜３７をマスクとしてＰ型不純物３８をイオン注入し
て低濃度のドレイン領域３９を形成する。
スト膜３７を半導体層３５上に塗布し、フォトエッチン
グしてゲート電極３３の一側のフォトレジスト膜３７を
除去して半導体層３５を露出させる。このフォトレジス
ト膜３７をマスクとしてＰ型不純物３８をイオン注入し
て低濃度のドレイン領域３９を形成する。
【００１５】そして図２ｃのように、前記フォトレジス
ト膜３７を全部除去した後、またフォトレジスト膜４０
を塗布する。高濃度ソース領域とドレイン領域を形成す
るためのフォトエッチング工程を行う。すなわち、フォ
トレジスト膜４０をフォトエッチングしてゲート電極３
３の一側の半導体層３５と低濃度のドレイン領域３９が
形成されたゲート電極３３の他の側の半導体層３５の一
部を露出させる。フォトレジスト膜４０をマスクとして
Ｐ型不純物４１をイオン注入して高濃度のソース領域４
２とドレイン領域４３を形成する。
ト膜３７を全部除去した後、またフォトレジスト膜４０
を塗布する。高濃度ソース領域とドレイン領域を形成す
るためのフォトエッチング工程を行う。すなわち、フォ
トレジスト膜４０をフォトエッチングしてゲート電極３
３の一側の半導体層３５と低濃度のドレイン領域３９が
形成されたゲート電極３３の他の側の半導体層３５の一
部を露出させる。フォトレジスト膜４０をマスクとして
Ｐ型不純物４１をイオン注入して高濃度のソース領域４
２とドレイン領域４３を形成する。
【００１６】図２ｄのように、フォトレジスト膜４０を
除去した後、またフォトレジスト膜４４を塗布する。こ
のフォトレジスト膜４４を用いたフォトエッチング工程
を行ってソース領域４２とドレイン領域４３が形成され
た半導体層３５をパターニングしてＬＤＤオフセットＴ
ＦＴを完成する。
除去した後、またフォトレジスト膜４４を塗布する。こ
のフォトレジスト膜４４を用いたフォトエッチング工程
を行ってソース領域４２とドレイン領域４３が形成され
た半導体層３５をパターニングしてＬＤＤオフセットＴ
ＦＴを完成する。
【００１７】
【発明が解決しようとする課題】以上説明したように、
下部ゲートを有するＬＤＯ薄膜トランジスタ（Ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ Ｏｆｆｓｅｔ Ｂｏｔｔｏｍ Ｇ
ａｔｃ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏ
ｒ）は、オフ電流を出来る限り低く調節してオン／オフ
電流比を増加させ、素子の電気的な特性を改善するため
のものである。しかし、ＳＲＡＭや液晶表示版（ＬＣ
Ｄ）素子の高集積化による小型化により、ＴＦＴのゲー
トの上部のゲートラインの幅が狭くなった。
下部ゲートを有するＬＤＯ薄膜トランジスタ（Ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ Ｏｆｆｓｅｔ Ｂｏｔｔｏｍ Ｇ
ａｔｃ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏ
ｒ）は、オフ電流を出来る限り低く調節してオン／オフ
電流比を増加させ、素子の電気的な特性を改善するため
のものである。しかし、ＳＲＡＭや液晶表示版（ＬＣ
Ｄ）素子の高集積化による小型化により、ＴＦＴのゲー
トの上部のゲートラインの幅が狭くなった。
【００１８】これにより、短チャネル効果によるオフ電
流が増加する現象が起こる反面、オン電流の電流量の変
化はないので、結局オン／オフ電流比が減少する結果を
もたらす問題点がある。なお、ＬＤＤ下部ゲートを有す
るオフセットＴＦＴは、図２ｂに示すように、ＬＤＤを
形成するための低濃度不純物（Ｐ‐）のイオン注入用の
マスキング作業の時、マスクのオーバーラップのマージ
ンが狭いため、工程上、難しさがある。
流が増加する現象が起こる反面、オン電流の電流量の変
化はないので、結局オン／オフ電流比が減少する結果を
もたらす問題点がある。なお、ＬＤＤ下部ゲートを有す
るオフセットＴＦＴは、図２ｂに示すように、ＬＤＤを
形成するための低濃度不純物（Ｐ‐）のイオン注入用の
マスキング作業の時、マスクのオーバーラップのマージ
ンが狭いため、工程上、難しさがある。
【００１９】本発明は、上記のように従来技術の問題点
を解決するためのものであり、傾斜したドレイン領域を
形成してオン／オフ電流比を増加させる薄膜トランジス
タ及びその製造方法を提供することにその目的がある。
を解決するためのものであり、傾斜したドレイン領域を
形成してオン／オフ電流比を増加させる薄膜トランジス
タ及びその製造方法を提供することにその目的がある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板と、基板上に形成された絶縁膜と、
絶縁膜上の中央部に形成されたゲート電極と、ゲート電
極を覆うように絶縁膜上に形成されたゲート絶縁膜と、
ゲート絶縁膜上に形成された半導体層と、ゲート電極の
一側の半導体層上に形成された側壁スペーサと、ゲート
電極の両側の半導体層内に形成され、この中からゲート
電極の一側の半導体層内に形成された高濃度不純物領域
は、側壁スペーサの下部において傾斜した接合構造を有
する二つの高濃度不純物領域を含むＴＦＴを提供する。
に、本発明は、基板と、基板上に形成された絶縁膜と、
絶縁膜上の中央部に形成されたゲート電極と、ゲート電
極を覆うように絶縁膜上に形成されたゲート絶縁膜と、
ゲート絶縁膜上に形成された半導体層と、ゲート電極の
一側の半導体層上に形成された側壁スペーサと、ゲート
電極の両側の半導体層内に形成され、この中からゲート
電極の一側の半導体層内に形成された高濃度不純物領域
は、側壁スペーサの下部において傾斜した接合構造を有
する二つの高濃度不純物領域を含むＴＦＴを提供する。
【００２１】なお、本発明は、基板の中央部にゲート電
極を形成するステップと、基板全面にわたってゲート絶
縁膜と半導体層を順次形成するステップと、ゲート電極
の一側の半導体層上にのみ側壁スペーサを形成するステ
ップと、半導体層に不純物イオンをイオン注入して二つ
の高濃度不純物領域をゲートの両側の半導体層内に形成
するステップとを含むＴＦＴの製造方法を提供する。
極を形成するステップと、基板全面にわたってゲート絶
縁膜と半導体層を順次形成するステップと、ゲート電極
の一側の半導体層上にのみ側壁スペーサを形成するステ
ップと、半導体層に不純物イオンをイオン注入して二つ
の高濃度不純物領域をゲートの両側の半導体層内に形成
するステップとを含むＴＦＴの製造方法を提供する。
【００２２】本発明は、基板と、基板上に形成された第
１絶縁膜と、第１絶縁膜上に形成された半導体層と、半
導体層の中央部に形成されたゲート絶縁膜と、ゲート絶
縁膜上に形成されたゲート電極と、ゲート電極を覆うよ
うに半導体層上に形成された第２絶縁膜と、ゲート電極
の一側の第２絶縁膜上に形成された側壁スペーサと、ゲ
ート電極の両側の半導体層内に形成され、この中からゲ
ート電極の一側の半導体層内に形成された高濃度不純物
領域は側壁スペーサの下部において傾斜した接合構造を
含むＴＦＴを提供する。
１絶縁膜と、第１絶縁膜上に形成された半導体層と、半
導体層の中央部に形成されたゲート絶縁膜と、ゲート絶
縁膜上に形成されたゲート電極と、ゲート電極を覆うよ
うに半導体層上に形成された第２絶縁膜と、ゲート電極
の一側の第２絶縁膜上に形成された側壁スペーサと、ゲ
ート電極の両側の半導体層内に形成され、この中からゲ
ート電極の一側の半導体層内に形成された高濃度不純物
領域は側壁スペーサの下部において傾斜した接合構造を
含むＴＦＴを提供する。
【００２３】本発明は、基板上に半導体層を形成するス
テップと、半導体層の中央部にゲート絶縁膜とゲート電
極を順次形成するステップと、ゲート電極の一側の半導
体層上に側壁スペーサを形成するステップと、半導体層
に不純物イオンを注入して高濃度の不純物領域をゲート
両側の半導体層内に形成するステップとを含むＴＦＴの
製造方法を提供する。
テップと、半導体層の中央部にゲート絶縁膜とゲート電
極を順次形成するステップと、ゲート電極の一側の半導
体層上に側壁スペーサを形成するステップと、半導体層
に不純物イオンを注入して高濃度の不純物領域をゲート
両側の半導体層内に形成するステップとを含むＴＦＴの
製造方法を提供する。
【００２４】図３は本発明の一実施例による上部のゲー
トを有するＴＦＴの断面図を示すものである。図３を参
照すると、本発明の上部ゲートを有するＴＦＴは、基板
５１と、基板５１上に形成された第１絶縁膜５２と、両
側のエッジを除いた絶縁膜５２上に形成された半導体層
５３と、半導体層５３の中央部に形成されたゲート絶縁
膜５４と、ゲート絶縁膜５４上に形成されたゲート電極
５５と、ゲート電極５５を覆うように半導体層５３上に
形成された第２絶縁膜５６と、ゲート電極５５の一側の
第２絶縁膜５６上に形成された側壁スペーサ５７と、傾
斜型の接合を有し、かつ前記側壁スペーサ５７とオーバ
ーラップしてゲート電極５５の一側の半導体層５３内に
形成されたドレイン用の高濃度不純物領域６２と、前記
ゲート電極５５とオーバーラップしてゲート電極５５の
他の側の半導体層５３内に形成されたソース用の高濃度
不純物領域６１とを含む。
トを有するＴＦＴの断面図を示すものである。図３を参
照すると、本発明の上部ゲートを有するＴＦＴは、基板
５１と、基板５１上に形成された第１絶縁膜５２と、両
側のエッジを除いた絶縁膜５２上に形成された半導体層
５３と、半導体層５３の中央部に形成されたゲート絶縁
膜５４と、ゲート絶縁膜５４上に形成されたゲート電極
５５と、ゲート電極５５を覆うように半導体層５３上に
形成された第２絶縁膜５６と、ゲート電極５５の一側の
第２絶縁膜５６上に形成された側壁スペーサ５７と、傾
斜型の接合を有し、かつ前記側壁スペーサ５７とオーバ
ーラップしてゲート電極５５の一側の半導体層５３内に
形成されたドレイン用の高濃度不純物領域６２と、前記
ゲート電極５５とオーバーラップしてゲート電極５５の
他の側の半導体層５３内に形成されたソース用の高濃度
不純物領域６１とを含む。
【００２５】図４ａ−ｅは図３に示すＴＦＴの製造工程
図である。まず、図４ａを参照すると、基板５１上に酸
化膜からなる絶縁膜５２を形成し、絶縁膜５２上にドー
プされないポリシリコン膜、或いはドープされない非晶
質シリコン膜を塗布して半導体層５３を形成し、半導体
層５３上に酸化膜とポリシリコン膜を塗布してパターニ
ングして、半導体層５３の中央部にゲート絶縁膜５４と
ゲート電極５５を形成する。ゲート電極５５の形成後基
板全面に１０００Å以下の厚さを有する薄い窒化膜５６
を蒸着する。
図である。まず、図４ａを参照すると、基板５１上に酸
化膜からなる絶縁膜５２を形成し、絶縁膜５２上にドー
プされないポリシリコン膜、或いはドープされない非晶
質シリコン膜を塗布して半導体層５３を形成し、半導体
層５３上に酸化膜とポリシリコン膜を塗布してパターニ
ングして、半導体層５３の中央部にゲート絶縁膜５４と
ゲート電極５５を形成する。ゲート電極５５の形成後基
板全面に１０００Å以下の厚さを有する薄い窒化膜５６
を蒸着する。
【００２６】図４ｂのように、前記薄い窒化膜３６上に
ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄ
ｅ），ＨＬＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｌ
ｏｗＰｒｅｓｓｕｒｅ Ｏｘｉｄｅ），ＬＴＯ（Ｌｏｗ
ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）やＢＰＳＧ（Ｂ
ｏｒｏｐｈｏｓｐｈｏ‐Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）などの絶縁膜を蒸着した後、エッチバック工程を行
って前記ゲート電極５５の両側の面に側壁スペーサ５
７，５８を形成する。
ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄ
ｅ），ＨＬＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｌ
ｏｗＰｒｅｓｓｕｒｅ Ｏｘｉｄｅ），ＬＴＯ（Ｌｏｗ
ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）やＢＰＳＧ（Ｂ
ｏｒｏｐｈｏｓｐｈｏ‐Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）などの絶縁膜を蒸着した後、エッチバック工程を行
って前記ゲート電極５５の両側の面に側壁スペーサ５
７，５８を形成する。
【００２７】図４ｃのように、フォトレジスト膜５９を
基板全面にわたって塗布した後、フォトエッチング工程
を行って前記側壁スペーサ５７，５８の中から一つの側
壁スペーサ５８を露出させ、フォトレジスト膜５９をマ
スクとして露出された側壁スペーサ５８を除去してゲー
ト電極５５の一側にのみ側壁スペーサ５７を残す。
基板全面にわたって塗布した後、フォトエッチング工程
を行って前記側壁スペーサ５７，５８の中から一つの側
壁スペーサ５８を露出させ、フォトレジスト膜５９をマ
スクとして露出された側壁スペーサ５８を除去してゲー
ト電極５５の一側にのみ側壁スペーサ５７を残す。
【００２８】図４ｄのように、前記側壁スペーサ５７と
ゲート電極５５をマスクとして利用してＰ型不純物６０
をイオン注入して高濃度のソース領域６１及びドレイン
領域６２を形成する。この時、ドレイン領域６２は、イ
オン注入の時のゲート電極５５の一側にのみ形成された
側壁スペーサ５７のマスキング作用によりソース領域６
２とは異なって緩やかに傾斜した接合構造を有するよう
になる。ドレイン領域６２の傾斜した接合構造は、ＬＤ
Ｄ構造と同じ効果がある。
ゲート電極５５をマスクとして利用してＰ型不純物６０
をイオン注入して高濃度のソース領域６１及びドレイン
領域６２を形成する。この時、ドレイン領域６２は、イ
オン注入の時のゲート電極５５の一側にのみ形成された
側壁スペーサ５７のマスキング作用によりソース領域６
２とは異なって緩やかに傾斜した接合構造を有するよう
になる。ドレイン領域６２の傾斜した接合構造は、ＬＤ
Ｄ構造と同じ効果がある。
【００２９】図４ｅのように、フォトレジスト２０を用
いたフォトエッチング工程により、前記ソース６１及び
ドレイン６２を所定のパターンにパターニングすること
により、ドレイン領域が傾斜した形態で形成された上部
ゲートを有するＴＦＴが製造される。
いたフォトエッチング工程により、前記ソース６１及び
ドレイン６２を所定のパターンにパターニングすること
により、ドレイン領域が傾斜した形態で形成された上部
ゲートを有するＴＦＴが製造される。
【００３０】図５は、本発明の他の実施例による下部ゲ
ートを有するオフセットＴＦＴの断面図を示すものであ
る。図５を参照すると、本発明の下部ゲートを有するＴ
ＦＴは基板７１と、基板７１上に形成された絶縁膜７２
と、絶縁膜７２の中央部に形成されたゲート電極７３
と、ゲート電極７３の露出された表面を覆うように絶縁
膜７２上に形成されたゲート絶縁膜７４と、一側のエッ
ジを除いたゲート絶縁膜７４上に形成された半導体層７
５と、ゲート電極７３の一側の半導体層７５に形成され
た側壁スペーサ７７と、傾斜した接合構造を有し、ゲー
ト電極７３の一側の半導体層７５内に前記側壁スペーサ
７７とオーバーラップして形成されたドレイン用の高濃
度不純物領域８３と、ゲート電極７３の他の側の半導体
層８２内に形成されたソース用の高濃度不純物領域８２
とを含む。
ートを有するオフセットＴＦＴの断面図を示すものであ
る。図５を参照すると、本発明の下部ゲートを有するＴ
ＦＴは基板７１と、基板７１上に形成された絶縁膜７２
と、絶縁膜７２の中央部に形成されたゲート電極７３
と、ゲート電極７３の露出された表面を覆うように絶縁
膜７２上に形成されたゲート絶縁膜７４と、一側のエッ
ジを除いたゲート絶縁膜７４上に形成された半導体層７
５と、ゲート電極７３の一側の半導体層７５に形成され
た側壁スペーサ７７と、傾斜した接合構造を有し、ゲー
ト電極７３の一側の半導体層７５内に前記側壁スペーサ
７７とオーバーラップして形成されたドレイン用の高濃
度不純物領域８３と、ゲート電極７３の他の側の半導体
層８２内に形成されたソース用の高濃度不純物領域８２
とを含む。
【００３１】図６ａ−ｅは、本発明の他の実施例による
下部ゲートを有するオフセット薄膜トランジスタの製造
工程図を示すものである。まず、図６ａのように、基板
７１上に酸化膜からなる絶縁膜７２を蒸着し、その上に
ポリシリコンを蒸着した後、フォトエッチングして前記
絶縁膜７２の中央部に一定の厚さを有するゲート電極７
３を形成する。前記ゲート電極７３の露出された面を覆
うように絶縁膜７２上にゲート絶縁膜７４を形成し、ド
ープされないポリシリコン膜、或いはドープされない非
晶質シリコン膜を蒸着して半導体層７５を形成する。半
導体層７５とゲート絶縁膜７４は、ゲート電極７３が形
成された部分に於いてゲート電極７３の厚さだけの段差
を有する。
下部ゲートを有するオフセット薄膜トランジスタの製造
工程図を示すものである。まず、図６ａのように、基板
７１上に酸化膜からなる絶縁膜７２を蒸着し、その上に
ポリシリコンを蒸着した後、フォトエッチングして前記
絶縁膜７２の中央部に一定の厚さを有するゲート電極７
３を形成する。前記ゲート電極７３の露出された面を覆
うように絶縁膜７２上にゲート絶縁膜７４を形成し、ド
ープされないポリシリコン膜、或いはドープされない非
晶質シリコン膜を蒸着して半導体層７５を形成する。半
導体層７５とゲート絶縁膜７４は、ゲート電極７３が形
成された部分に於いてゲート電極７３の厚さだけの段差
を有する。
【００３２】半導体層７５の特性改善のためにシリコン
イオンを半導体層７５に注入する。シリコンイオンのイ
オン注入によりポリシリコン膜からなる半導体層７５
は、非晶質シリコン膜と変わる。次いで、一定の温度
（６００±５００℃）で５時間以上アニーリングした
り、レーザアニーリングして非晶質シリコン膜に変換さ
れた半導体層７５をまたポリシリコン膜にする。
イオンを半導体層７５に注入する。シリコンイオンのイ
オン注入によりポリシリコン膜からなる半導体層７５
は、非晶質シリコン膜と変わる。次いで、一定の温度
（６００±５００℃）で５時間以上アニーリングした
り、レーザアニーリングして非晶質シリコン膜に変換さ
れた半導体層７５をまたポリシリコン膜にする。
【００３３】次いで、スレショルド電圧（Ｖｔ）を調節
するための不純物イオンを半導体層７５にイオン注入す
る。そして、側壁スペーサ用の絶縁膜７６としてＢＰＳ
Ｇ膜を半導体層７５上に蒸着して、フロイング作業を施
す。この時、ＢＰＳＧ膜の代わりにＳＯＧをコーテイン
グしてもかまわない。
するための不純物イオンを半導体層７５にイオン注入す
る。そして、側壁スペーサ用の絶縁膜７６としてＢＰＳ
Ｇ膜を半導体層７５上に蒸着して、フロイング作業を施
す。この時、ＢＰＳＧ膜の代わりにＳＯＧをコーテイン
グしてもかまわない。
【００３４】図６ｂのように、絶縁膜７６をエッチバッ
クして半導体層７５の両側の段差を形成部の側壁に側壁
スペーサ７７，７８を形成する。側壁スペーサ用の絶縁
膜７６は、フロイング物質（ｆｌｏｗｉｎｇ ｍａｔｅ
ｒｉａｌ）としてＳＯＧまたはＢＰＳＧを使用する。
クして半導体層７５の両側の段差を形成部の側壁に側壁
スペーサ７７，７８を形成する。側壁スペーサ用の絶縁
膜７６は、フロイング物質（ｆｌｏｗｉｎｇ ｍａｔｅ
ｒｉａｌ）としてＳＯＧまたはＢＰＳＧを使用する。
【００３５】図６ｃのように、基板全面にわたってフォ
トレジスト膜７９を塗布し、ゲート電極７３の一側に形
成された側壁スペーサ７８のみが露出されるようにフォ
トレジスト膜７９をフォトエッチングし、フォトレジス
ト膜７９をマスクとして露出されたスペーサ７８を除去
する。
トレジスト膜７９を塗布し、ゲート電極７３の一側に形
成された側壁スペーサ７８のみが露出されるようにフォ
トレジスト膜７９をフォトエッチングし、フォトレジス
ト膜７９をマスクとして露出されたスペーサ７８を除去
する。
【００３６】図６ｄのように、側壁スペーサの除去の
後、フォトレジスト膜７９を除去する。基板表面にわた
って、またフォトレジスト膜８０を塗布し、フォトエッ
チングしてゲート電極７３の上部及び側壁スペーサ７７
の一部上にのみフォトレジスト膜８０を残す。このフォ
トレジスト膜８０をマスクとしてＰ型不純物８１をイオ
ン注入して、高濃度のソース領域８２及びドレイン領域
８３を形成する。この時、ゲート電極の一側上に残って
いる側壁スペーサ７７は、イオン注入の時、マスクとし
て、この側壁スペーサ７７の下部の高濃度ドレイン領域
８３は傾斜した接合構造を有し、この傾斜した接合構造
はＬＤＤ構造と同一の効果がある。
後、フォトレジスト膜７９を除去する。基板表面にわた
って、またフォトレジスト膜８０を塗布し、フォトエッ
チングしてゲート電極７３の上部及び側壁スペーサ７７
の一部上にのみフォトレジスト膜８０を残す。このフォ
トレジスト膜８０をマスクとしてＰ型不純物８１をイオ
ン注入して、高濃度のソース領域８２及びドレイン領域
８３を形成する。この時、ゲート電極の一側上に残って
いる側壁スペーサ７７は、イオン注入の時、マスクとし
て、この側壁スペーサ７７の下部の高濃度ドレイン領域
８３は傾斜した接合構造を有し、この傾斜した接合構造
はＬＤＤ構造と同一の効果がある。
【００３７】図６ｅのように、フォトレジスト膜８４を
利用したフォトエッチング工程を行って、半導体層７５
をパターニングすることにより、傾斜した接合構造のド
レイン領域を有するＴＦＴを製造する。
利用したフォトエッチング工程を行って、半導体層７５
をパターニングすることにより、傾斜した接合構造のド
レイン領域を有するＴＦＴを製造する。
【００３８】図７は本発明の一実施例による上部ゲート
を有するＴＦＴと従来のＬＤＯ ＴＦＴの特性を示すグ
ラフである。図７を参照すると、Ｗ／Ｌ＝０．６×１．
２μｍであり、低濃度のドレイン領域を形成するための
イオン注入条件が５×１０12ions／cm3 ，ＢＦ2 +，２５
kev であり、高濃度のソース／ドレイン領域を形成する
ためのイオン注入条件が３×１０14 ions／cm3 ，ＢＦ2
+,２５kev であるＴＦＴの場合、従来のＬＤＯ ＴＦＴ
においては、オフ電流が５１５ｆＡであり、オン電流が
１０３ｎＡで、オン／オフ電流比は２×１０5 である。
一方、第１実施例のＴＦＴにおいては、オフ電流が７８
ｆＡであり、オン電流が１０２ｎＡで、オン／オフ電流
比は１．５×１０6である。
を有するＴＦＴと従来のＬＤＯ ＴＦＴの特性を示すグ
ラフである。図７を参照すると、Ｗ／Ｌ＝０．６×１．
２μｍであり、低濃度のドレイン領域を形成するための
イオン注入条件が５×１０12ions／cm3 ，ＢＦ2 +，２５
kev であり、高濃度のソース／ドレイン領域を形成する
ためのイオン注入条件が３×１０14 ions／cm3 ，ＢＦ2
+,２５kev であるＴＦＴの場合、従来のＬＤＯ ＴＦＴ
においては、オフ電流が５１５ｆＡであり、オン電流が
１０３ｎＡで、オン／オフ電流比は２×１０5 である。
一方、第１実施例のＴＦＴにおいては、オフ電流が７８
ｆＡであり、オン電流が１０２ｎＡで、オン／オフ電流
比は１．５×１０6である。
【００３９】そして７５ポイントのデータの平均を求め
ると、従来のＬＤＯ ＴＦＴにおいて、オフ電極が５１
８ｆＡ（偏差１σ＝１．８％）であり、オン電流は１０
１ｎＡ（偏差１σ＝１．２％）で、オン／オフ電流比は
１．９×１０5 である。第１実施例のＴＦＴにおいて
は、オフ電流が７１ｆＡ（１σ＝１．７％）であり、オ
ン電流は１００ｎＡ（１σ＝１．５％）で、オン／オフ
電流比は１．４×１０6 である。
ると、従来のＬＤＯ ＴＦＴにおいて、オフ電極が５１
８ｆＡ（偏差１σ＝１．８％）であり、オン電流は１０
１ｎＡ（偏差１σ＝１．２％）で、オン／オフ電流比は
１．９×１０5 である。第１実施例のＴＦＴにおいて
は、オフ電流が７１ｆＡ（１σ＝１．７％）であり、オ
ン電流は１００ｎＡ（１σ＝１．５％）で、オン／オフ
電流比は１．４×１０6 である。
【００４０】図８は、本発明の他の実施例による下部ゲ
ートを有するＴＦＴと従来のＬＤＯＴＦＴの特性を示す
グラフである。上記の条件下において、本発明のＴＦＴ
は、オフ電流が６８ｆＡであり、オン電流が１０３ｎＡ
でオン／オフ電流比は２×１０5 である。また、１７５
ポイントのデータの平均値を求めると、本発明のＴＦＴ
は、オフ電流が７１ｆＡ（１σ＝１．７％）であり、オ
ン電流は１００ｎＡ（１σ＝１．５％）で、オン／オフ
電流比は１．４×１０6 である。図７及び図８に於い
て、マーク“Ｏ”はオン電流のポイントを示し、マーク
“Ｘ”はオフ電流のポイントを示す。
ートを有するＴＦＴと従来のＬＤＯＴＦＴの特性を示す
グラフである。上記の条件下において、本発明のＴＦＴ
は、オフ電流が６８ｆＡであり、オン電流が１０３ｎＡ
でオン／オフ電流比は２×１０5 である。また、１７５
ポイントのデータの平均値を求めると、本発明のＴＦＴ
は、オフ電流が７１ｆＡ（１σ＝１．７％）であり、オ
ン電流は１００ｎＡ（１σ＝１．５％）で、オン／オフ
電流比は１．４×１０6 である。図７及び図８に於い
て、マーク“Ｏ”はオン電流のポイントを示し、マーク
“Ｘ”はオフ電流のポイントを示す。
【００４１】上記説明したように、本発明のＴＦＴは、
従来のＬＤＯ ＴＦＴとほとんど同じオン電流値が得ら
れるに対して、オフ電流は従来と相当な開きがあること
が分かる。したがって、図７及び図８上に於いて、オン
電流のポイントは本発明の従来のＴＦＴが差なしで同様
に示しており、オフ電流のポイントは大きい開きをもっ
て示してある。つまり、本発明の実施例によるＴＦＴ
は、従来のＬＤＯ ＴＦＴよりはオフ電流を減少させ
て、オン電流はそのまま高く保持させることにより、増
加したオン／オフ電流比が得られる。
従来のＬＤＯ ＴＦＴとほとんど同じオン電流値が得ら
れるに対して、オフ電流は従来と相当な開きがあること
が分かる。したがって、図７及び図８上に於いて、オン
電流のポイントは本発明の従来のＴＦＴが差なしで同様
に示しており、オフ電流のポイントは大きい開きをもっ
て示してある。つまり、本発明の実施例によるＴＦＴ
は、従来のＬＤＯ ＴＦＴよりはオフ電流を減少させ
て、オン電流はそのまま高く保持させることにより、増
加したオン／オフ電流比が得られる。
【００４２】
【発明の効果】以上、前述したように、本発明のオフセ
ット薄膜トランジスタは側壁スペーサをイオン注入用の
マスクとして利用して傾斜した接合構造のドレイン領域
を形成することにより、従来のＬＤＤ構造と同一な効果
が得られる。従って、従来のオフセットＴＦＴよりはオ
フ電流を減少する効果があり、オン電流に於いてはオフ
セットＬＤＤ薄膜トランジスタと同じレベルで高く調節
することにより、オン／オフ電流比を７−１４倍に増加
させ、素子の電気的な特性をとびきり改善することが出
来、従来のオーバーレイマージン（ｏｖｅｒｌａｙｍａ
ｒｇｉｎ）問題が生じるＬＤＤの形成工程が不必要なの
で工程を単純化する効果が得られる。
ット薄膜トランジスタは側壁スペーサをイオン注入用の
マスクとして利用して傾斜した接合構造のドレイン領域
を形成することにより、従来のＬＤＤ構造と同一な効果
が得られる。従って、従来のオフセットＴＦＴよりはオ
フ電流を減少する効果があり、オン電流に於いてはオフ
セットＬＤＤ薄膜トランジスタと同じレベルで高く調節
することにより、オン／オフ電流比を７−１４倍に増加
させ、素子の電気的な特性をとびきり改善することが出
来、従来のオーバーレイマージン（ｏｖｅｒｌａｙｍａ
ｒｇｉｎ）問題が生じるＬＤＤの形成工程が不必要なの
で工程を単純化する効果が得られる。
【図１】 従来の上部ゲートを有するＬＤＤオフセット
ＴＦＴの製造工程図である。
ＴＦＴの製造工程図である。
【図２】 従来の下部ゲートを有するＬＤＤオフセット
ＴＦＴの製造工程図である。
ＴＦＴの製造工程図である。
【図３】 本発明の一実施例による上部ゲートを有する
オフセットＴＦＴの断面図である。
オフセットＴＦＴの断面図である。
【図４】 図３のＴＦＴの製造工程図である。
【図５】 本発明の他の実施例による下部ゲートを有す
るオフセットＴＦＴの断面図である。
るオフセットＴＦＴの断面図である。
【図６】 図５のＴＦＴの製造工程図である。
【図７】 本発明と従来ＴＦＴの特性を示すグラフであ
る。
る。
【図８】 本発明と従来ＴＦＴの特性を示すグラフであ
る。
る。
５１，７１…基板、５２，７２…絶縁膜、５３，７５…
半導体層、５４，７４…ゲート絶縁膜、５５，７３…ゲ
ート電極、５６…窒化膜、５７，５８，７７，７８…側
壁スペーサ、５９，６３，７９，８０，８４…フォトレ
ジスト膜。
半導体層、５４，７４…ゲート絶縁膜、５５，７３…ゲ
ート電極、５６…窒化膜、５７，５８，７７，７８…側
壁スペーサ、５９，６３，７９，８０，８４…フォトレ
ジスト膜。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
フロントページの続き (72)発明者 ヨン・イル・チョン 大韓民国・ソウル−シ・ノオン−グ・ズン ゲ−ドン・シヨンアパートメント 12− 1204
Claims (50)
- 【請求項１】 基板と、 基板の中央部に形成されたゲート電極と、 基板の電極を覆うように基板上に形成された半導体層
と、 前記ゲート電極の一側の半導体層上に形成された側壁ス
ペーサと、 ゲート電極の両側の半導体層内に形成された二つの高濃
度不純物領域と、 を含むことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記ゲート電極は、ポリシリコン膜から
なることを特徴とする請求項１記載の薄膜トランジス
タ。 - 【請求項３】 前記半導体層は、ポリシリコン膜からな
ることを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項４】 前記半導体層は、非晶質シリコン膜から
なることを特徴とする請求項１記載の薄膜トランジス
タ。 - 【請求項５】 前記側壁スペーサは、絶縁膜からなるこ
とを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項６】 基板と、 基板上に形成された絶縁膜と、 基板上の中央部に形成されたゲート電極と、 ゲート電極を覆うように絶縁膜上に形成されたゲート絶
縁膜と、 ゲート絶縁膜上に形成された半導体層と、 ゲート電極の一側の半導体層上に形成された側壁スペー
サと、 ゲート電極の両側の半導体層内に形成され、この中から
ゲート電極の一側の半導体層内に形成された高濃度不純
物領域は、側壁スペーサの下部において傾斜型の接合構
造を有する二つの高濃度不純物領域と、 を含むことを特徴とする薄膜トランジスタ。 - 【請求項７】 前記ゲート電極は、ポリシリコン膜から
なることを特徴とする請求項６記載の薄膜トランジス
タ。 - 【請求項８】 前記半導体層は、ポリシリコン膜からな
ることを特徴とする請求項６記載の薄膜トランジスタ。 - 【請求項９】 前記半導体層は、非晶質シリコン膜から
なることを特徴とする請求項６記載の薄膜トランジス
タ。 - 【請求項１０】 前記側壁スペーサは、絶縁膜からなる
ことを特徴とする請求項６記載の薄膜トランジスタ。 - 【請求項１１】 前記絶縁膜は、酸化膜からなることを
特徴とする請求項６記載の薄膜トランジスタ。 - 【請求項１２】 前記ゲート絶縁膜は、酸化膜からなる
ことを特徴とする請求項６記載の薄膜トランジスタ。 - 【請求項１３】 基板と、 基板上に形成された半導体層と、 半導体層の中央部に形成されたゲート電極と、 ゲート電極の一側の半導体層上に形成された側壁スペー
サと、 ゲート電極の両側の半導体層内に形成された二つの高濃
度不純物領域と、 を含むことを特徴とする薄膜トランジスタ。 - 【請求項１４】 前記半導体層は、ポリシリコン膜から
なることを特徴とする請求項１３記載の薄膜トランジス
タ。 - 【請求項１５】 前記半導体層は、非晶質シリコン膜か
らなることを特徴とする請求項１３記載の薄膜トランジ
スタ。 - 【請求項１６】 前記ゲート電極は、ポリシリコン膜か
らなることを特徴とする請求項１３記載の薄膜トランジ
スタ。 - 【請求項１７】 前記側壁スペーサは、絶縁膜からなる
ことを特徴とする請求項１３記載の薄膜トランジスタ。 - 【請求項１８】 基板と、 基板上に形成された半導体層と、 第１絶縁膜上に形成されたゲート絶縁膜と、 半導体層の中央部に形成されたゲート絶縁膜と、 ゲート絶縁膜上に形成されたゲート電極と、 ゲート電極を覆うように半導体層上に形成された第２絶
縁膜と、 ゲート電極の一側の第２絶縁膜上に形成された側壁スペ
ーサと、 ゲート電極の両側の半導体層内に形成され、この中のゲ
ート電極の一側の半導体層内に形成された高濃度不純物
領域は、側壁スペーサの下部において傾斜型の接合構造
を有することを特徴とする薄膜トランジスタ。 - 【請求項１９】 前記半導体層は、ポリシリコン膜から
なることを特徴とする請求項１８記載の薄膜トランジス
タ。 - 【請求項２０】 前記半導体層は、非晶質シリコン膜か
らなることを特徴とする請求項１８記載の薄膜トランジ
スタ。 - 【請求項２１】 前記ゲート電極は、ポリシリコン膜か
らなることを特徴とする請求項１８記載の薄膜トランジ
スタ。 - 【請求項２２】 前記側壁スペーサは、絶縁膜からなる
ことを特徴とする請求項１８記載の薄膜トランジスタ。 - 【請求項２３】 前記第１絶縁膜は、酸化膜からなるこ
とを特徴とする請求項１８記載の薄膜トランジスタ。 - 【請求項２４】 前記ゲート絶縁膜は、酸化膜からなる
ことを特徴とする請求項１８記載の薄膜トランジスタ。 - 【請求項２５】 前記第２絶縁膜は、窒化膜からなるこ
とを特徴とする請求項１８記載の薄膜トランジスタ。 - 【請求項２６】 基板の中央部にゲート電極を形成する
ステップと、 基板全面にわたってゲート絶縁膜と半導体層を順次形成
するステップと、 ゲート電極の一側の半導体層上にのみ側壁スペーサを形
成するステップと、 半導体層に不純物イオンをイオン注入して二つの高濃度
不純物領域をゲート両側の半導体層内に形成するステッ
プと、 を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２７】 前記ゲート電極として、ポリシリコン
膜が用いられることを特徴とする請求項２６記載の薄膜
トランジスタの製造方法。 - 【請求項２８】 前記半導体層として、非晶質シリコン
膜、又はポリシリコン膜のいずれか一つが用いられるこ
とを特徴とする請求項２６記載の薄膜トランジスタの製
造方法。 - 【請求項２９】 前記ゲート絶縁膜として、酸化膜が用
いられることを特徴とする請求項２６記載の薄膜トラン
ジスタの製造方法。 - 【請求項３０】 前記ゲート電極の形成の前、基板上に
絶縁膜を形成するステップがさらに含まれることを特徴
とする請求項２６記載の薄膜トランジスタの製造方法。 - 【請求項３１】 前記絶縁膜として、酸化膜が用いられ
ることを特徴とする請求項３０記載の薄膜トランジスタ
の製造方法。 - 【請求項３２】 前記二つの側壁スペーサを形成するス
テップは、半導体層上に絶縁膜を塗布するステップと、 絶縁膜を異方性エッチングしてゲート電極の両側の半導
体層上に二つの側壁スペーサを形成するステップと、 フォトレジスト膜を利用したフォトエッチング工程によ
り、ゲート電極の他の側に形成された側壁スペーサを選
択的に除去してゲート電極の一側にのみ側壁スペーサを
残存させるステップと、 をさらに含むことを特徴とする薄膜トランジスタの製造
方法。 - 【請求項３３】 前記絶縁膜は、フローイング物質であ
ることを特徴とする請求項３２記載の薄膜トランジスタ
の製造方法。 - 【請求項３４】 前記絶縁膜として、ＢＰＳＧないしＳ
ＯＧのいずれか一つを使用することを特徴とする請求項
３３記載の薄膜トランジスタの製造方法。 - 【請求項３５】 前記半導体層を形成するステップの
後、半導体層の特性改善のために前記半導体層にシリコ
ンイオンをイオン注入して、アニーリングするステップ
をさらに含むことを特徴とする請求項２６記載の薄膜ト
ランジスタの製造方法。 - 【請求項３６】 前記半導体層を形成するステップの
後、スレショルド電圧を調節するために半導体層に不純
物イオンをイオン注入するステップをさらに含むことを
特徴とする請求項２６記載の薄膜トランジスタの製造方
法。 - 【請求項３７】 前記二つの高濃度不純物領域の中から
ゲート電極の一側に形成された高濃度不純物領域は、側
壁スペーサの下部に於いて傾斜した接合構造を有するこ
とを特徴とする請求項２６記載の薄膜トランジスタの製
造方法。 - 【請求項３８】 前記高濃度不純物領域を形成するため
のイオン注入の時、側壁スペーサがイオン注入用のマス
クとして作用することを特徴とする請求項２６記載の薄
膜トランジスタの製造方法。 - 【請求項３９】 基板上に半導体層を形成するステップ
と、 半導体層の中央部にゲート絶縁膜とゲート電極を順次形
成するステップと、 ゲート電極の一側の半導体層上に側壁スペーサを形成す
るステップと、 半導体層に不純物イオンを注入して二つの高濃度不純物
領域をゲート両側の半導体層内に形成するステップと、 を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項４０】 前記半導体層として、非晶質シリコン
膜またはポリシリコン膜のいずれか一つが用いられるこ
とを特徴とする請求項３９記載の薄膜トランジスタの製
造方法。 - 【請求項４１】 前記ゲート電極として、ポリシリコン
膜が用いられることを特徴とする請求項３９記載の薄膜
トランジスタの製造方法。 - 【請求項４２】 前記ゲート絶縁膜として、酸化膜が用
いられることを特徴とする請求項３９記載の薄膜トラン
ジスタの製造方法。 - 【請求項４３】 前記半導体層を形成するステップの前
に、絶縁膜を形成するステップをさらに含むことを特徴
とする請求項３９記載の薄膜トランジスタの製造方法。 - 【請求項４４】 前記絶縁膜として、酸化膜が使用され
ることを特徴とする請求項４３記載の薄膜トランジスタ
の製造方法。 - 【請求項４５】 前記半導体層を形成するステップと二
つの側壁スペーサを形成するステップとの間に絶縁膜を
形成する工程がさらに含まれることを特徴とする請求項
３９記載の薄膜トランジスタの製造方法。 - 【請求項４６】 前記絶縁膜として、窒化膜が用いられ
ることを特徴とする請求項４５記載の薄膜トランジスタ
の製造方法。 - 【請求項４７】 前記二つの側壁スペーサを形成するス
テップは、半導体層上に絶縁膜を塗布するステップと、 絶縁膜を異方性エッチングしてゲート電極の両側の半導
体層上に側壁スペーサを形成するステップと、 フォトレジスト膜を利用したフォトエッチング工程によ
り、ゲート電極の他の側に形成された側壁スペーサを選
択的に除去してゲート電極の一側にのみ側壁スペーサを
残存させるステップと、 を含むことを特徴とする請求項３９記載の薄膜トランジ
スタの製造方法。 - 【請求項４８】 前記側壁スペーサとして、ＨＴＯ，Ｈ
ＬＯ，ＬＴＯ又はＢＰＳＧの中のいずれか一つを使用す
ることを特徴とする請求項４７記載の薄膜トランジスタ
の製造方法。 - 【請求項４９】 前記半導体層を形成するステップの
後、半導体層の特性を改善するために前記半導体層にシ
リコンイオンをイオン注入して、アニーリングするステ
ップをさらに含むことを特徴とする請求項３９記載の薄
膜トランジスタの製造方法。 - 【請求項５０】 前記半導体層を形成するステップの
後、スレショルド電圧を調節するために不純物イオンを
半導体層にイオン注入する工程をさらに含むことを特徴
とする請求項３９記載の薄膜トランジスタの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93008693A KR970000724B1 (en) | 1993-05-20 | 1993-05-20 | Manufacturing method for thin film transistor |
| KR1019930015788A KR960015268B1 (ko) | 1993-08-16 | 1993-08-16 | 반도체 박막트랜지스터 제조방법 |
| KR15788/1993 | 1993-08-16 | ||
| KR8693/1993 | 1993-08-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142734A true JPH07142734A (ja) | 1995-06-02 |
| JP2949404B2 JP2949404B2 (ja) | 1999-09-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6125894A Expired - Lifetime JP2949404B2 (ja) | 1993-05-20 | 1994-05-17 | 薄膜トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US5763301A (ja) |
| JP (1) | JP2949404B2 (ja) |
| DE (1) | DE4417154C2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359320B1 (en) | 1998-09-04 | 2002-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor with lightly-doped drain |
| US6737306B2 (en) | 2000-11-28 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a tapered gate and method of manufacturing the same |
| US6884664B2 (en) | 2000-10-26 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2009123852A (ja) * | 2007-11-14 | 2009-06-04 | Dainippon Printing Co Ltd | 半導体装置及びその製造方法 |
| US7588970B2 (en) | 2005-06-10 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3762002B2 (ja) * | 1996-11-29 | 2006-03-29 | 株式会社東芝 | 薄膜トランジスタ、及び液晶表示装置 |
| DE19746961C2 (de) * | 1997-10-24 | 1999-08-12 | Ernst Lueder | Verfahren zur Herstellung von Dünnschichttransistoren |
| US6246070B1 (en) * | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| JP4727029B2 (ja) * | 1999-11-29 | 2011-07-20 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置、電気器具及びｅｌ表示装置用の半導体素子基板 |
| US8202782B2 (en) * | 2007-09-05 | 2012-06-19 | Nxp B.V. | Method of manufacturing transistor |
| EP2191497A2 (en) * | 2007-09-05 | 2010-06-02 | Nxp B.V. | A transistor and a method of manufacturing the same |
| JP2010205987A (ja) * | 2009-03-04 | 2010-09-16 | Sony Corp | 薄膜トランジスタおよびその製造方法並びに表示装置 |
| US9525035B2 (en) | 2014-12-08 | 2016-12-20 | Texas Instruments Incorporated | Vertical high-voltage MOS transistor and method of forming the same |
| US9812553B1 (en) | 2016-07-21 | 2017-11-07 | International Business Machines Corporation | Unipolar spacer formation for finFETs |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727066A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Manufacture of mis field-effect semiconductor device |
| JPS58105574A (ja) * | 1981-12-17 | 1983-06-23 | Seiko Epson Corp | 液晶表示装置 |
| JPS60224277A (ja) * | 1984-04-20 | 1985-11-08 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPS6288365A (ja) * | 1985-10-15 | 1987-04-22 | Sony Corp | 薄膜トランジスタの作製方法 |
| JPS62104021A (ja) * | 1985-10-30 | 1987-05-14 | Sony Corp | シリコン半導体層の形成方法 |
| JPS62219574A (ja) * | 1986-03-19 | 1987-09-26 | Sharp Corp | 半導体装置 |
| JPS63237576A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | 半導体素子製造方法 |
| JPH01179367A (ja) * | 1987-12-30 | 1989-07-17 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH02237074A (ja) * | 1989-03-09 | 1990-09-19 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPH03109739A (ja) * | 1989-09-25 | 1991-05-09 | Ricoh Co Ltd | 薄膜半導体装置の製法 |
| JPH0555252A (ja) * | 1991-08-22 | 1993-03-05 | Sony Corp | 薄膜トランジスタの製造方法 |
| JPH0563000A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0582550A (ja) * | 1991-09-24 | 1993-04-02 | Nec Corp | 薄膜トランジスタの製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4318216A (en) * | 1978-11-13 | 1982-03-09 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| US4232327A (en) * | 1978-11-13 | 1980-11-04 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| DE2902665A1 (de) * | 1979-01-24 | 1980-08-07 | Siemens Ag | Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate- technologie |
| US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
| JPH01191473A (ja) * | 1988-01-27 | 1989-08-01 | Hitachi Ltd | 半導体装置の製造方法 |
| EP0688048A3 (en) * | 1990-08-03 | 1996-02-28 | Canon Kk | Semiconductor substrate with SOI structure |
| FR2677481B1 (fr) * | 1991-06-07 | 1993-08-20 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire non volatile et cellule de memoire obtenue. |
| EP0535674B1 (en) * | 1991-10-01 | 1998-02-18 | Nec Corporation | Method for fabricating a LDD-mosfet |
| US5298434A (en) * | 1992-02-07 | 1994-03-29 | Harris Corporation | Selective recrystallization to reduce P-channel transistor leakage in silicon-on-sapphire CMOS radiation hardened integrated circuits |
| JPH05235351A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 薄膜トランジスタ |
| US5241192A (en) * | 1992-04-02 | 1993-08-31 | General Electric Company | Fabrication method for a self-aligned thin film transistor having reduced end leakage and device formed thereby |
| US5358879A (en) * | 1993-04-30 | 1994-10-25 | Loral Federal Systems Company | Method of making gate overlapped lightly doped drain for buried channel devices |
| US5348899A (en) * | 1993-05-12 | 1994-09-20 | Micron Semiconductor, Inc. | Method of fabricating a bottom and top gated thin film transistor |
| KR960014718B1 (en) * | 1993-05-14 | 1996-10-19 | Lg Semicon Co Ltd | Method of manufacturing transistor |
| US5352619A (en) * | 1993-07-22 | 1994-10-04 | United Microelectronics Corporation | Method for improving erase characteristics and coupling ratios of buried bit line flash EPROM devices |
| US5342798A (en) * | 1993-11-23 | 1994-08-30 | Vlsi Technology, Inc. | Method for selective salicidation of source/drain regions of a transistor |
| KR970006260B1 (ko) * | 1994-01-07 | 1997-04-25 | 금성일렉트론 주식회사 | 박막트랜지스터 제조방법 |
| KR0136931B1 (ko) * | 1994-05-12 | 1998-04-24 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
-
1994
- 1994-05-17 DE DE4417154A patent/DE4417154C2/de not_active Expired - Lifetime
- 1994-05-17 JP JP6125894A patent/JP2949404B2/ja not_active Expired - Lifetime
-
1997
- 1997-02-05 US US08/796,041 patent/US5763301A/en not_active Expired - Lifetime
- 1997-11-05 US US08/968,863 patent/US5818067A/en not_active Expired - Lifetime
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727066A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Manufacture of mis field-effect semiconductor device |
| JPS58105574A (ja) * | 1981-12-17 | 1983-06-23 | Seiko Epson Corp | 液晶表示装置 |
| JPS60224277A (ja) * | 1984-04-20 | 1985-11-08 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPS6288365A (ja) * | 1985-10-15 | 1987-04-22 | Sony Corp | 薄膜トランジスタの作製方法 |
| JPS62104021A (ja) * | 1985-10-30 | 1987-05-14 | Sony Corp | シリコン半導体層の形成方法 |
| JPS62219574A (ja) * | 1986-03-19 | 1987-09-26 | Sharp Corp | 半導体装置 |
| JPS63237576A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | 半導体素子製造方法 |
| JPH01179367A (ja) * | 1987-12-30 | 1989-07-17 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH02237074A (ja) * | 1989-03-09 | 1990-09-19 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPH03109739A (ja) * | 1989-09-25 | 1991-05-09 | Ricoh Co Ltd | 薄膜半導体装置の製法 |
| JPH0555252A (ja) * | 1991-08-22 | 1993-03-05 | Sony Corp | 薄膜トランジスタの製造方法 |
| JPH0563000A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0582550A (ja) * | 1991-09-24 | 1993-04-02 | Nec Corp | 薄膜トランジスタの製造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359320B1 (en) | 1998-09-04 | 2002-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor with lightly-doped drain |
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