JPH05235351A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05235351A JPH05235351A JP7283492A JP7283492A JPH05235351A JP H05235351 A JPH05235351 A JP H05235351A JP 7283492 A JP7283492 A JP 7283492A JP 7283492 A JP7283492 A JP 7283492A JP H05235351 A JPH05235351 A JP H05235351A
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- JP
- Japan
- Prior art keywords
- gate electrode
- film transistor
- thin
- film
- lower gate
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの漏れ電流を減少させる。
【構成】 チャネルを形成する多結晶シリコン膜１０５
の上部に設けられた上部ゲート電極１０７と、下部に設
けられたゲート電極１０３との伝導型を異ならせ、ゲー
ト電圧が高いところでのオン電流を減少させることなし
に、ゲート電圧０Ｖ付近でドレイン端に加わる電界を緩
和し、オフ電流を大幅に減少させる。
の上部に設けられた上部ゲート電極１０７と、下部に設
けられたゲート電極１０３との伝導型を異ならせ、ゲー
ト電圧が高いところでのオン電流を減少させることなし
に、ゲート電圧０Ｖ付近でドレイン端に加わる電界を緩
和し、オフ電流を大幅に減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、主として高密度集積回
路に組込まれる薄膜トランジスタの構造に関するもので
ある。
路に組込まれる薄膜トランジスタの構造に関するもので
ある。
【０００２】
【従来の技術】従来の多結晶シリコンをチャンネルとす
る二重ゲート型薄膜トランジスタの構造を図３に示す。
図において、シリコン基板３０１上に酸化膜３０２が形
成され、その上に不純物を高濃度にドープした多結晶シ
リコン膜よりなる下部ゲート電極３０３が形成されてい
る。
る二重ゲート型薄膜トランジスタの構造を図３に示す。
図において、シリコン基板３０１上に酸化膜３０２が形
成され、その上に不純物を高濃度にドープした多結晶シ
リコン膜よりなる下部ゲート電極３０３が形成されてい
る。
【０００３】また、その上には、化学気相成長法により
堆積した下部ゲート絶縁膜３０４、更にその上には、活
性層となる多結晶シリコン薄膜３０５が形成されてい
る。多結晶シリコン薄膜３０５の上には、化学気相成長
法により堆積した上部ゲート絶縁膜３０６、更に不純物
を高濃度にドープした多結晶シリコン膜によりなる上部
ゲート絶縁電極３０７が形成されている。
堆積した下部ゲート絶縁膜３０４、更にその上には、活
性層となる多結晶シリコン薄膜３０５が形成されてい
る。多結晶シリコン薄膜３０５の上には、化学気相成長
法により堆積した上部ゲート絶縁膜３０６、更に不純物
を高濃度にドープした多結晶シリコン膜によりなる上部
ゲート絶縁電極３０７が形成されている。
【０００４】ゲート電極の外側にはソース領域３０８及
びドレイン領域３０９が形成され、その上に積層され
た、層間膜３１０には、コンタクトホール３１１が開孔
され、配線金属３１２の堆積と、そのパターニングを行
うことによって従来構造の薄膜トランジスタが形成され
る。従来、上部電極と下部電極との伝導型を同一として
オン電流の増大を図っていた。
びドレイン領域３０９が形成され、その上に積層され
た、層間膜３１０には、コンタクトホール３１１が開孔
され、配線金属３１２の堆積と、そのパターニングを行
うことによって従来構造の薄膜トランジスタが形成され
る。従来、上部電極と下部電極との伝導型を同一として
オン電流の増大を図っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の二重ゲート電極構造は、オン電流の増加に対
しては有効であったが、オフ電流の低減に対しては電界
の増加をもたらすという問題があった。
うな従来の二重ゲート電極構造は、オン電流の増加に対
しては有効であったが、オフ電流の低減に対しては電界
の増加をもたらすという問題があった。
【０００６】本発明の目的は、漏れ電流を減少させ、オ
ン／オフ比を改善した薄膜トランジスタを提供すること
にある。
ン／オフ比を改善した薄膜トランジスタを提供すること
にある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明による薄膜トランジスタにおいては、チャネ
ルを形成する多結晶シリコン膜の上下にゲート電極を有
する二重ゲート型薄膜トランジスタであって、上部のゲ
ート電極と、下部のゲート電極とは伝導型が異なるもの
である。
め、本発明による薄膜トランジスタにおいては、チャネ
ルを形成する多結晶シリコン膜の上下にゲート電極を有
する二重ゲート型薄膜トランジスタであって、上部のゲ
ート電極と、下部のゲート電極とは伝導型が異なるもの
である。
【０００８】
【作用】上下のゲート電極の伝導型を変えることによっ
て、ゲート電圧が高いところでのオン電流を減少させる
ことなしに、ゲート電圧０Ｖ付近でドレイン端に加わる
電界を緩和し、オフ電流は大幅に減少する。
て、ゲート電圧が高いところでのオン電流を減少させる
ことなしに、ゲート電圧０Ｖ付近でドレイン端に加わる
電界を緩和し、オフ電流は大幅に減少する。
【０００９】
【実施例】次に、本発明を実施例を用いて説明する。図
１は、本発明の第１の実施例を説明するための縦断面図
である。図において、シリコン基板１０１上には、酸化
膜１０２、Ｎ型不純物を高濃度にドープした多結晶シリ
コン膜よりなる下部ゲート電極１０３、化学気相成長法
によりシリコン酸化膜を堆積することによって形成した
下部ゲート絶縁膜１０４、薄膜トランジスタのチャンネ
ルが形成される多結晶シリコン薄膜１０５が順に形成さ
れている。
１は、本発明の第１の実施例を説明するための縦断面図
である。図において、シリコン基板１０１上には、酸化
膜１０２、Ｎ型不純物を高濃度にドープした多結晶シリ
コン膜よりなる下部ゲート電極１０３、化学気相成長法
によりシリコン酸化膜を堆積することによって形成した
下部ゲート絶縁膜１０４、薄膜トランジスタのチャンネ
ルが形成される多結晶シリコン薄膜１０５が順に形成さ
れている。
【００１０】その上には、化学気相成長法によりシリコ
ン酸化膜を堆積することによって形成した上部ゲート絶
縁膜１０６、更にＰ型不純物を高濃度にドープした多結
晶シリコン膜よりなる上部ゲート電極１０７を形成す
る。上部ゲート電極１０７は、下部ゲート電極１０３よ
り長くし、ソース領域１０８及びドレイン領域１０９の
形成は、上部ゲート電極をマスクとしたボロンイオン注
入によって自己整合的に形成される。
ン酸化膜を堆積することによって形成した上部ゲート絶
縁膜１０６、更にＰ型不純物を高濃度にドープした多結
晶シリコン膜よりなる上部ゲート電極１０７を形成す
る。上部ゲート電極１０７は、下部ゲート電極１０３よ
り長くし、ソース領域１０８及びドレイン領域１０９の
形成は、上部ゲート電極をマスクとしたボロンイオン注
入によって自己整合的に形成される。
【００１１】さらに、層間膜１１０の堆積、コンタクト
ホール１１１の開孔、配線金属１１２の堆積とそのパタ
ーニングは、従来構造と同様に行う。上部ゲート絶縁膜
１０６の厚さを下部ゲート絶縁膜１０４より厚くし、上
部ゲート電極を補助電極とすることで、ゲート電極０Ｖ
付近でトランジスタがオンぎみになるのを防ぐことがで
きる。
ホール１１１の開孔、配線金属１１２の堆積とそのパタ
ーニングは、従来構造と同様に行う。上部ゲート絶縁膜
１０６の厚さを下部ゲート絶縁膜１０４より厚くし、上
部ゲート電極を補助電極とすることで、ゲート電極０Ｖ
付近でトランジスタがオンぎみになるのを防ぐことがで
きる。
【００１２】例えば、下部ゲート絶縁膜１０４の厚さを
２００Å、上部ゲート絶縁膜１０６の厚さを５００Åと
することで、上部ゲート電極による電流の立ち上がり
と、下部ゲート電極による電流の立ち上がりとをほぼ同
じにすることができる。
２００Å、上部ゲート絶縁膜１０６の厚さを５００Åと
することで、上部ゲート電極による電流の立ち上がり
と、下部ゲート電極による電流の立ち上がりとをほぼ同
じにすることができる。
【００１３】この実施例の構造では、主ゲート電極であ
る下部ゲート電極１０３のドレイン端には、オフセット
（Ｐ（プラス）領域と主ゲート電極の間にボロンが注入
されない領域）が形成されている。このオフセット部分
は、ゲート電圧０Ｖでは上部ゲートによる電界が加わる
ため、Ｎ（プラス）ゲートが上部にある場合に較べて電
界が緩和され、オフ電流を低減させる効果をもつ。ま
た、例えばゲート電圧−３．３Ｖではチャンネル領域を
含め、Ｎ（プラス）ゲートが上部にある場合に較べてオ
ン電流をより増加させるようにＰ（プラス）ゲート電極
の電圧が働く。
る下部ゲート電極１０３のドレイン端には、オフセット
（Ｐ（プラス）領域と主ゲート電極の間にボロンが注入
されない領域）が形成されている。このオフセット部分
は、ゲート電圧０Ｖでは上部ゲートによる電界が加わる
ため、Ｎ（プラス）ゲートが上部にある場合に較べて電
界が緩和され、オフ電流を低減させる効果をもつ。ま
た、例えばゲート電圧−３．３Ｖではチャンネル領域を
含め、Ｎ（プラス）ゲートが上部にある場合に較べてオ
ン電流をより増加させるようにＰ（プラス）ゲート電極
の電圧が働く。
【００１４】ゲート長さ０．８μｍの薄膜トランジスタ
に対し、上下のゲート電極をＮ型にして、上下のゲート
絶縁膜をともに２００Åとした場合に較べると、図１で
説明した構造（下部ゲート長さ０．６μｍ，上部ゲート
長さ０．８μｍ）では、オン電流が１／２になったもの
の、漏れ電流が２桁近く改善された。また、ゲート長さ
０．６μｍの薄膜トランジスタに対して、上下のゲート
電極をＮ型にして、ドレイン端にＬＤＤ構造を設けた場
合に較べると、オン電流は道程度、オフ電流で１桁程度
改善された。本実施例はＰ型薄膜トランジスタの例であ
るが、Ｐ型伝導領域とＮ型伝導領域とを入換えれば、Ｎ
型薄膜トランジスタでも同様の効果が得られる。
に対し、上下のゲート電極をＮ型にして、上下のゲート
絶縁膜をともに２００Åとした場合に較べると、図１で
説明した構造（下部ゲート長さ０．６μｍ，上部ゲート
長さ０．８μｍ）では、オン電流が１／２になったもの
の、漏れ電流が２桁近く改善された。また、ゲート長さ
０．６μｍの薄膜トランジスタに対して、上下のゲート
電極をＮ型にして、ドレイン端にＬＤＤ構造を設けた場
合に較べると、オン電流は道程度、オフ電流で１桁程度
改善された。本実施例はＰ型薄膜トランジスタの例であ
るが、Ｐ型伝導領域とＮ型伝導領域とを入換えれば、Ｎ
型薄膜トランジスタでも同様の効果が得られる。
【００１５】図２は、本発明の第２の実施例を説明する
ための縦断面図である。シリコン基板２０１上に酸化膜
２０２が形成され、その上にＮ型不純物を高濃度にドー
プした多結晶シリコン膜よりなる下部ゲート電極２０３
とソース領域２０４とドレイン領域２０５の不純物拡散
源となるＰ型不純物を高濃度にドープした多結晶シリコ
ン膜領域２０６が形成されている。
ための縦断面図である。シリコン基板２０１上に酸化膜
２０２が形成され、その上にＮ型不純物を高濃度にドー
プした多結晶シリコン膜よりなる下部ゲート電極２０３
とソース領域２０４とドレイン領域２０５の不純物拡散
源となるＰ型不純物を高濃度にドープした多結晶シリコ
ン膜領域２０６が形成されている。
【００１６】その上には、下部ゲート絶縁膜２０７、さ
らに薄膜トランジスタのチャンネルを形成する多結晶シ
リコン薄膜２０８を形成し、その上に、上部ゲート絶縁
膜２０９、さらにＰ型不純物を高濃度にドープした多結
晶シリコン膜よりなる上部ゲート電極２１０を形成す
る。
らに薄膜トランジスタのチャンネルを形成する多結晶シ
リコン薄膜２０８を形成し、その上に、上部ゲート絶縁
膜２０９、さらにＰ型不純物を高濃度にドープした多結
晶シリコン膜よりなる上部ゲート電極２１０を形成す
る。
【００１７】さらにその上には、層間膜２１１を設け、
コンタクトホール２１２を開孔し、配線金属２１３の堆
積とそのパターニングを行う。既に述べたように、ソー
ス／ドレイン領域は、Ｐ型不純物を高濃度にドープした
多結晶シリコン膜領域２０６からの拡散で形成する。下
部ゲート電極２０３と多結晶シリコン膜領域２０６間の
スペース領域２１４を０．３μｍとし、その領域は、実
施例１におけるドレインオフセットと同じ働きをする。
本実施例では、上部ゲート電極２１０がそのスペース領
域２１４を被覆することで実施例１と同様にオフ電流の
低減とオン電流の増加に効果がある。
コンタクトホール２１２を開孔し、配線金属２１３の堆
積とそのパターニングを行う。既に述べたように、ソー
ス／ドレイン領域は、Ｐ型不純物を高濃度にドープした
多結晶シリコン膜領域２０６からの拡散で形成する。下
部ゲート電極２０３と多結晶シリコン膜領域２０６間の
スペース領域２１４を０．３μｍとし、その領域は、実
施例１におけるドレインオフセットと同じ働きをする。
本実施例では、上部ゲート電極２１０がそのスペース領
域２１４を被覆することで実施例１と同様にオフ電流の
低減とオン電流の増加に効果がある。
【００１８】
【発明の効果】以上述べたように本発明によれば、二重
ゲート電極構造の薄膜ＭＯＳＦＥＴにおいて、上部ゲー
ト電極と下部ゲート電極の伝導型を変えることによっ
て、微細な薄膜トランジスタのオン／オフ比を１桁以上
改善できる効果を有する。
ゲート電極構造の薄膜ＭＯＳＦＥＴにおいて、上部ゲー
ト電極と下部ゲート電極の伝導型を変えることによっ
て、微細な薄膜トランジスタのオン／オフ比を１桁以上
改善できる効果を有する。
【図１】本発明の第１の実施例を示した断面図である。
【図２】本発明の第２の実施例を示した断面図である。
【図３】従来の二重ゲート型薄膜トランジスタを示した
断面図である。
断面図である。
１０１，２０１ シリコン基板 １０２，２０２ 酸化膜 １０３，２０３ 下部ゲート電極 １０４，２０７ 下部ゲート絶縁膜 １０５，２０８ 多結晶シリコン薄膜 １０６，２０９ 上部ゲート絶縁膜 １０７，２１０ 上部ゲート電極 １０８，２０４ ソース領域 １０９，２０５ ドレイン領域 １１０，２１１ 層間膜 １１１，２１２ コンタクトホール １１２，２１３ 配線金属 ２０６ 多結晶シリコン膜領域 ２１４ スペース領域
Claims (1)
- 【請求項１】 チャネルを形成する多結晶シリコン膜の
上下にゲート電極を有する二重ゲート型薄膜トランジス
タであって、 上部のゲート電極と、下部のゲート電極とは伝導型が異
なるものであることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283492A JPH05235351A (ja) | 1992-02-24 | 1992-02-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283492A JPH05235351A (ja) | 1992-02-24 | 1992-02-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235351A true JPH05235351A (ja) | 1993-09-10 |
Family
ID=13500842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283492A Pending JPH05235351A (ja) | 1992-02-24 | 1992-02-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818067A (en) * | 1993-05-20 | 1998-10-06 | Lg Semicon Co., Ltd. | Thin film transistor and method for fabricating thereof |
-
1992
- 1992-02-24 JP JP7283492A patent/JPH05235351A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818067A (en) * | 1993-05-20 | 1998-10-06 | Lg Semicon Co., Ltd. | Thin film transistor and method for fabricating thereof |
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