JP2744126B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、個別半導体素子あるいは半導体集積回路な
どの半導体装置に係り、特に半導体基板上に形成される
MOS FET（絶縁ゲート型電界効果トランジスタ）の構造
に関する。
（従来の技術） 従来のMOS FETは、例えば第４図に示すように、Ｐ型
の半導体基板40の表面の一部にＮ型の不純物拡散層から
なるソース領域41およびドレイン領域42がそれぞれ形成
され、このソース・ドレイン間のチャネル領域43上にゲ
ート絶縁膜44を介してゲート電極45が形成され、上記ソ
ース領域41およびドレイン領域42に対応してソース電極
46およびドレイン電極47がコンタクトしている。この場
合、ゲート絶縁膜44の厚さが均一であった。なお、48は
層間絶縁膜である。
このため、素子を微細化したり、高耐圧化したりする
場合、ゲート絶縁膜44の厚さは最も電界の強い部分（ド
レイン・ゲート電極間）で決まるので、ゲート絶縁膜44
を余り薄くすることができず、スイッチング速度（応答
速度）が制限されていた。また、ゲート絶縁膜44を余り
薄くすることができないので、チャネル領域43に発生す
る反転層の不純物濃度も低くなり、オン抵抗を低減させ
たり電流駆動能力を向上させることが厳しかった。
（発明が解決しようとする課題） 上記したように従来のMOS FETは、素子を微細化した
り、高耐圧化したりする場合、ゲート絶縁膜を余り薄く
することができないので、応答速度が制限され、オン抵
抗を低減させたり電流駆動能力を向上させることが厳し
いという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、MOS FET内の電界分布を最適化して高耐圧
化したり、ソース・ドレイン間距離を短縮して微細化す
ることが可能になり、MOS FETの応答速度の制限を緩和
でき、オン抵抗を低減させたり電流駆動能力を向上させ
ることが容易になる半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、第１導電型の半導体基板の表面の一部に第
２導電型の不純物拡散層からなるソース領域およびドレ
イン領域がそれぞれ形成され、このソース・ドレイン間
のチャネル領域上にゲート絶縁膜を介してゲート電極が
形成された絶縁ゲート型電界効果トランジスタを有する
半導体装置において、上記絶縁ゲート型電界効果トラン
ジスタのゲート絶縁膜の膜厚は、ソース側からドレイン
側に向って、または、ソース・ドレイン間の中央部に対
応する部分からソース側およびドレイン側にそれぞれ向
って少なくとも２段の階段状に厚くなっており、この膜
厚が互いに異なるゲート絶縁膜下のそれぞれのチャネル
領域の不純物濃度は互いに異なり、膜厚が厚い部分のゲ
ート絶縁膜下のチャネル領域が膜厚が薄い部分のゲート
絶縁膜下のチャネル領域よりも不純物濃度が低くなって
いることを特徴とする。
（作 用） 最も電界の強い部分（ドレイン・ゲート電極間）のゲ
ート絶縁膜を最も厚くすると共にその直下のチャネル領
域の不純物濃度を減らしているので、即ち、ゲート絶縁
膜の膜厚の分布およびチャネル領域の不純物濃度の分布
を制御することによって、MOS FET内の電界が均一化す
るように電界分布を最適化しているので、ドレイン側で
のゲート絶縁膜の信頼性の確保と閾値電圧の低減、電気
的耐圧の向上を実現することが可能になる。
また、ドレインからソースへの空乏層のパンチスルー
降伏を防ぎ、ソース・ドレイン間距離を短縮して微細化
することが可能になり、平均としてのゲート絶縁膜の膜
厚の低減によってスイッチ速度を向上させ、オン抵抗を
低減させたり電流駆動能力を向上させることが容易にな
る。
さらに、前記膜厚が互いに異なるゲート絶縁膜下のそ
れぞれのチャネル領域の閾値電圧がほぼ等しくなるよう
に設定することにより、電界の均一性および閾値電圧の
均一性をそれぞれ最適化することが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第１図は、第１実施例に係る半導体装置（個別半導体
素子あるいは半導体集積回路）におけるMOS FET部を示
しており、第１導電型（本例ではＰ型）の半導体基板10
の表面の一部に第２導電型（本例ではＮ型）の不純物拡
散層からなるソース領域11およびドレイン領域12がそれ
ぞれ形成され、このソース・ドレイン間のチャネル領域
13上にゲート絶縁膜14を介してゲート電極Ｇが形成さ
れ、上記ソース領域11aおよびドレイン領域12に対応し
てソース電極Ｓおよびドレイン電極Ｄがコンタクトして
いる。この場合、上記MOS FETのゲート絶縁膜14の膜厚
は、ソース側からドレイン側に向って少なくとも２段
（本例では４段）の階段状に厚くなっており、この膜厚
が互いに異なるゲート絶縁膜下のそれぞれのチャネル領
域の不純物濃度は互いに異なり、膜厚が厚い部分のゲー
ト絶縁膜下のチャネル領域が膜厚が薄い部分のゲート絶
縁膜下のチャネル領域よりも不純物濃度が低くなってい
る。即ち、ソース側のチャネル領域131からドレイン側
のチャネル領域134に向って順次存在するチャネル領域
（131、132、133、134）の順で不純物濃度（P1、P2、
P3、P4）が次第に低くなっている（P1＞P2＞P3＞P4）。
次に、上記したようにゲート絶縁膜14の膜厚が４段に
形成されたＮチャネルMOS FETの形成方法の一例につい
て第２図（ａ）乃至（ｎ）を参照しながら簡単に説明す
る。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板
10に対して950℃のO2雰囲気中でのドライ酸化により全
体に200Åの第１のゲート絶縁膜（SiO2）21を形成す
る。
次に、第２図（ｂ）に示すように、イオン注入法によ
り基板全面にＰ型不純物のイオン（例えばボロンイオン
B+）を注入した後、950℃のN2雰囲気中で30分のアニー
ル処理を行う。
次に、第２図（ｃ）に示すように、フォトエッチング
法により前記第１ゲート絶縁膜21の一部を開口し、この
開口部22にイオン注入法によりボロンイオンB+を注入す
る。ここで、23はフォトレジストである。
次に、第２図（ｄ）に示すように、950℃のO2雰囲気
中でのドライ酸化により上記開口部22に200Åの第２ゲ
ート絶縁膜（SiO2）24を形成する。この時、同時に、前
記第１ゲート絶縁膜21は300Åに成長する。
次に、第２図（ｅ）に示すように、フォトエッチング
法により前記第２ゲート絶縁膜24の一部を開口し、この
開口部25にイオン注入法によりボロンイオンB+を注入す
る。ここで、26はフォトレジストである。
次に、第２図（ｆ）に示すように、950℃のO2雰囲気
中でのドライ酸化により上記開口部25に150Åの第３ゲ
ート絶縁膜（SiO2）27を形成する。この時、同時に、前
記第２ゲート絶縁膜24は250Å、前記第１ゲート絶縁膜2
1は350Åに成長する。
次に、第２図（ｇ）に示すように、フォトエッチング
法により前記第３ゲート絶縁膜27の一部を開口し、この
開口部28にイオン注入法によりボロンイオンB+を注入す
る。ここで、29はフォトレジストである。
次に、第２図（ｈ）に示すように、900℃のO2雰囲気
中でのドライ酸化により上記開口部28に100Åの第４ゲ
ート絶縁膜（SiO2）30を形成する。この時、同時に、前
記第３ゲート絶縁膜27は200Å、第２ゲート絶縁膜24は3
00Å、前記第１ゲート絶縁膜21は400Åに成長する。
次に、第２図（ｉ）に示すように、CVD（化学気相成
長）法により基板全面にポリシリコン膜31を2000Åの厚
さに堆積する。
次に、第２図（ｊ）に示すように、フォトエッチング
法により前記ポリシリコン膜31をパターニングしてゲー
ト電極Ｇを形成する。この後、このゲート電極Ｇをマス
クにして前記第１ゲート絶縁膜21の露出部を除去する。
これにより、第４ゲート絶縁膜30、第３ゲート絶縁膜2
7、第２ゲート絶縁膜24、第１ゲート絶縁膜21の順で４
段の階段状に厚くなったゲート絶縁膜14が得られると共
に、第４ゲート絶縁膜30、第３ゲート絶縁膜27、第２ゲ
ート絶縁膜24、第１ゲート絶縁膜21の下に不純物濃度
（P1、P2、P3、P4）が順次低くなったチャネル領域（13
1、132、133、134）が存在するようになる。さらに、全
面にイオン注入法によりＮ型不純物のイオン（例えばヒ
素イオンAs +）を注入する。
次に、第２図（ｋ）に示すように、900℃のO2雰囲気
中でのドライ酸化により基板上の全面を覆うように200
Åの絶縁膜（SiO2）32を形成し、同時に前記注入された
ヒ素イオンを活性化してソース領域11およびドレイン領
域12を形成する。
次に、第２図（ｌ）に示すように、CVD法により基板
全面に層間絶縁膜（SiO2）15を0.5μｍの厚さに堆積し
た後、950℃のN2雰囲気中で10分のアニール処理を行
う。
次に、第２図（ｍ）に示すように、フォトエッチング
法により前記層間絶縁膜15の一部を開口してコンタクト
ホール33を形成する。
次に、第２図（ｎ）に示すように、基板全面に金属配
線膜（例えばAl）を１μｍの厚さに蒸着した後にフォト
エッチング法により上記金属配線膜をパターニングする
ことにより、上記コンタクトホール33を通して前記ソー
ス領域11およびドレイン領域12にコンタクトするソース
電極Ｓおよびドレイン電極Ｄを形成し、400℃でシンタ
ー処理を行う。
上記したような第１実施例のMOS FETによれば、ゲー
ト絶縁膜14のうちで最も電界の強い部分（ドレイン・ゲ
ート電極間）を最も厚くすると共にその直下のチャネル
領域134の不純物濃度を最も減らしている。即ち、ゲー
ト絶縁膜14の膜厚の分布およびチャネル領域131〜134の
不純物濃度の分布を制御することによって、MOS FET内
の電界が均一化するように電界分布を最適化することが
できる。
従って、ドレイン・ゲート電極間の電界が従来例より
も弱まり、ドレイン接合の降伏電圧が上ると共に、ホッ
トキャリアによるゲート絶縁膜14の破壊が起り難くな
り、素子の信頼性が向上する。また、ソース・ドレイン
間のパンチ耐圧が向上し、ドレイン領域12からソース領
域11への空乏層のパンチスルー降伏を防ぎ、ソース・ド
レイン間距離（ゲート長）を短縮して微細化することが
可能になる。また、ゲート絶縁膜14の膜厚の平均値が低
減するので、ゲート当りの電流駆動能力が向上し、スイ
ッチング速度が向上し、チャネル抵抗分が低減する。こ
れらのことから、従来例よりも素子面積を大幅に減ら
し、素子動作速度を大幅に向上させることが可能にな
る。
さらに、前記膜厚が互いに異なるゲート絶縁膜14下の
それぞれのチャネル領域131〜134の閾値電圧がほぼ等し
くなるように設定することにより、電界の均一性および
閾値電圧の均一性をそれぞれ最適化することが可能にな
る。
第３図は、第２実施例に係る半導体装置におけるドレ
イン・ソース切換え可能型のMOS FET部を示しており、
第１実施例のMOS FET部と比べて、ゲート絶縁膜14′の
膜厚は、ソース・ドレイン間の中央部に対応する部分か
ら一方のソース・ドレイン電極SD側および他方のソース
・ドレイン電極SD′側にそれぞれ向って少なくとも２段
（本例では４段）の階段状に厚くなっており、この膜厚
が順次異なるゲート絶縁膜14′下のそれぞれのチャネル
領域の不純物濃度は互いに異なり、膜厚が厚い部分のゲ
ート絶縁膜下のチャネル領域が膜厚が薄い部分のゲート
絶縁膜下のチャネル領域よりも不純物濃度が低くなって
いる。即ち、ソース・ドレイン間の中央部のチャネル領
域131から一方のソース・ドレイン領域16側のチャネル
領域134または他方のソース・ドレイン領域16′側のチ
ャネル領域134′に向って順次存在するチャネル領域（1
31、132、133、134）の順、および、（131、132′、1
33′、134′）の順でそれぞれの不純物濃度P1、（P2、P
2′）、（P3、P3′）、（P4、P4′）が次第に低くなっ
ている（P1＞P2ÅP2′＞P3ÅP3′＞P4ÅP4′）。なお、
第３図において、Ｇ′はゲート電極であり、第１図中と
同一部分には同一符号を付している。
上記したような第２実施例のMOS FETによれば、ドレ
イン・ソースの切換えを行った場合でも前記第１実施例
と同様の効果が得られるという利点がある。
［発明の効果］ 上述したように本発明の半導体装置によれば、MOS F
ET内の電界分布を最適化することにより、ドレイン側で
のゲート絶縁膜の信頼性の確保と閾値電圧の低減、電気
的耐圧の向上を実現することが可能になる。また、ドレ
イン領域からソース領域への空乏層のパンチスルー降伏
を防ぎ、ゲート長を短縮して微細化することが可能にな
り、平均としてのゲート絶縁膜の膜厚の低減によってス
イッチング速度を向上させ、オン抵抗を低減させたり電
流駆動能力を向上させることが容易になる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係るMOS FETを示す断面
図、第２図（ａ）乃至（ｎ）は第１図中のMOS FETの形
成方法の一例を示す断面図、第３図は本発明の第２実施
例に係るMOS FETを示す断面図、第４図は従来のMOS F
ETを示す断面図である。 10……半導体基板、11……ソース領域、12……ドレイン
領域、13、131〜134、131′〜134′……チャネル領域、
14、14′……ゲート絶縁膜、15……層間絶縁膜、Ｇ、
Ｇ′……ゲート電極、Ｓ……ソース電極、Ｄ……ドレイ
ン電極、SD、SD′……ソース・ドレイン電極、16、16′
……ソース・ドレイン領域。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板の表面の一部に第
    ２導電型の不純物拡散層からなるソース領域およびドレ
    イン領域がそれぞれ形成され、このソース・ドレイン間
    のチャネル領域上にゲート絶縁膜を介してゲート電極が
    形成された絶縁ゲート型電界効果トランジスタを有する
    半導体装置において、 上記絶縁ゲート型電界効果トランジスタのゲート絶縁膜
    の膜厚は、ソース側からドレイン側に向って少なくとも
    ２段の階段状に厚くなっており、この膜厚が互いに異な
    るゲート絶縁膜下のそれぞれのチャネル領域の不純物濃
    度は互いに異なり、膜厚が厚い部分のゲート絶縁膜下の
    チャネル領域が膜厚の薄い部分のゲート絶縁膜下のチャ
    ネル領域よりも不純物濃度が低くなっていることを特徴
    とする半導体装置。
  2. 【請求項２】第１導電型の半導体基板の表面の一部に第
    ２導電型の不純物拡散層からなるソース領域およびドレ
    イン領域がそれぞれ形成され、このソース・ドレイン間
    のチャネル領域上にゲート絶縁膜を介してゲート電極が
    形成された絶縁ゲート型電界効果トランジスタを有する
    半導体装置において、 上記絶縁ゲート型電界効果トランジスタのゲート絶縁膜
    の膜厚は、ソース・ドレイン間の中央部に対応する部分
    が最も薄くなり、この部分からソース側およびドレイン
    側にそれぞれ向って少なくとも２段の階段状に厚くなっ
    ており、この膜厚が互いに異なるゲート絶縁膜下のそれ
    ぞれのチャネル領域の不純物濃度は互いに異なり、膜厚
    が厚い部分のゲート絶縁膜下のチャネル領域が膜厚が薄
    い部分のゲート絶縁膜下のチャネル領域よりも不純物濃
    度が低くなっていることを特徴とする半導体装置。
  3. 【請求項３】請求項１または２記載の半導体装置におい
    て、前記膜厚が互いに異なるゲート絶縁膜下のそれぞれ
    のチャネル領域の閾値電圧がほぼ等しくなるように設定
    されていることを特徴とする半導体装置。
  4. 【請求項４】第１導電型の半導体基板と、 上記基板の表面の一部に形成された第２導電型の不純物
    拡散層からなるソース領域と、 上記基板の表面の一部に上記ソース領域と離間して形成
    された第２導電型の不純物拡散層からなるドレイン領域
    と、 上記ソース領域近傍の上記基板上に第１の膜厚のゲート
    絶縁膜を介して設けられたゲート電極の第１の部分と、 上記ドレイン領域近傍の上記基板上に上記第１の膜厚よ
    りも大きな第２の膜厚のゲート絶縁膜を介して設けら
    れ、上記ゲート電極の第１の部分と電気的に接続された
    ゲート電極の第２の部分と、 上記ゲート電極の第１の部分の下部に位置し、第１の不
    純物濃度を有する第１のチャネル領域と、 上記ゲート電極の第２の部分の下部に位置し、上記第１
    の不純物濃度より低く上記基板の不純物濃度よりは高い
    第２の不純物濃度を有する第２のチャネル領域と を具備したことを特徴とする半導体装置。
  5. 【請求項５】第１導電型の半導体基板と、 上記基板の表面の一部に形成された第２導電型の不純物
    拡散層からなるソース領域と、 上記基板の表面の一部に上記ソース領域と離間して形成
    された第２導電型の不純物拡散層からなるドレイン領域
    と、 上記ソース領域近傍の上記基板上に第１の膜厚のゲート
    絶縁膜を介して設けられたゲート電極の第１の部分と、 上記ゲート電極の第１の部分よりはドレイン領域に近い
    位置に上記基板上に上記第１の膜厚よりも大きな第２の
    膜厚のゲート絶縁膜を介して設けられ、上記ゲート電極
    の第１の部分と電気的に接続されたゲート電極の第２の
    部分と、 上記ゲート電極の第２の部分よりはドレイン領域に近い
    位置に上記基板上に上記第２の膜厚よりも大きな第３の
    膜厚のゲート絶縁膜を介して設けられ、上記ゲート電極
    の第２の部分と電気的に接続されたゲート電極の第３の
    部分と、 上記ゲート電極の第３の部分よりはドレイン領域に近い
    位置に上記基板上に上記第３の膜厚よりも大きな第４の
    膜厚のゲート絶縁膜を介して設けられ、上記ゲート電極
    の第３の部分と電気的に接続されたゲート電極の第４の
    部分と、 上記ゲート電極の第１の部分の下部に位置し、第１の不
    純物濃度を有する第１のチャネル領域と、 上記ゲート電極の第２の部分の下部に位置し、上記第１
    の不純物濃度よりも低い第２の不純物濃度を有する第２
    のチャネル領域と、 上記ゲート電極の第３の部分の下部に位置し、上記第２
    の不純物濃度よりも低い第３の不純物濃度を有する第３
    のチャネル領域と、 上記ゲート電極の第４の部分の下部に位置し、上記第３
    の不純物濃度よりも低い第４の不純物濃度を有する第４
    のチャネル領域と を具備したことを特徴とする半導体装置。
  6. 【請求項６】請求項５記載の半導体装置において、前記
    第４の不純物濃度が前記基板の不純物濃度よりも高くさ
    れていることを特徴とする半導体装置。
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