KR0161398B1 - 고내압 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

드레쉬홀드(threshold)전압과 소오스와 드레인간의 펀치쓰루(punch through)특성 및 접합파괴 전압 특성을 동시에 개선시킬 수 있는 고내압 트랜지스터 및 그 제조방법에 관해 개시한다. 본 발명은 반도체기판과 상기 반도체기판상에 형성된 필드산화막과 상기 기판상에 형성된 영역별로 다른 농도를 갖는 제1 및 제2채널영역으로 형성된 채널영역과 상기 채널영역상에서 단차를 갖는 게이트 절연막과, 상기 게이트 절연막상에 형성된 단차를 갖는 게이트전극과 상기 제1채널영역과 인접한 저농도의 제1 및 제2불순물영역과 고 농도의 제3불순물영역으로 형성된 드레인영역과 상기 제2채널영역과 인접한 저 농도의 제1불순물영역과 고 농도의 제3불순물영역으로 형성된 소오스영역과 상기 게이트전극의 측벽에 형성된 스페이서와 상기 결과물을 포함하는 기판상에 형성된 콘택홀을 갖는 층간 절연막과 상기 콘택홀을 매립하여 형성된 금속전극으로 구성된다.
본 발명에 의하면 드레쉬홀드전압을 적정수준으로 유지할 수 있고, 접합파괴 전압을 증가시킬 수 있으며 펀치쓰루(punch through)특성을 동시에 향상시킬 수 있다.

Description

고내압 트랜지스터 및 그 제조방법
제1도는 종래의 기술에 의한 고내압 트랜지스터의 단면도이다.
제2도는 본 발명에 사용되는 마스크패턴의 레이아웃(layout)도이다.
제3도는 본 발명의 실시예에 의한 고내압 트랜지스터의 단면도이다.
제4a도 내지 제4i도는 본 발명의 실시예에 의한 고내압 트랜지스터 및 그제조방법을 단계별로 나타낸 도면들이다(제1도의 A-A'방향).
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체기판 42, 44 : 제2게이트 절연막
44a, 42a : 제1, 2채널영역 45, 46 : 다결정 실리콘층/실리사이드층
48, 52, 56 : 제1 내지 제3불순물영역 60 : 금속전극
58 : 층간 절연막
본 발명은 반도체장치 및 그 제조방법에 관한 것으로 특히, 고전압에서 동작을 하는 불휘발성 메모리장치인 플래쉬(Flash)나 이이피롬(EEPROM : Electrically Erasable and Programmable Read Only Memory)계열의 주변회로를 구성하는 고전압에 내성이 강한 고내압 트랜지스터 및 그 제조방법에 관한 것이다.
고전압 트랜지스터의 구조는 p형 기판상에 도우너(donor)형태의 저농도의 포스포러스(phosphorus)이온을 소오스와 드레인에 높은 에너지로 주입하여 심층 n-접합(deep junction)을 형성한다. 또한 게이트 절연막의 두께는 논리회로에 쓰이는 저 전압용 트랜지스터의 게이트절연막보다 두껍게 형성된다.
그러나 심층접합(deep junction)형성시 채널방향으로의 측방향확산(Lateral Diffusion)으로 인해 소오스 드레인간 펀치쓰루(punch through) 특성이 저하된다. 뿐만 아니라 고 농도의 비소(As)이온이 주입된 영역을 감싸고 있는 저 농도의 포스포러스(phosphorus)영역으로 인해 펀치쓰루가 발생한다. 또한 두꺼운 게이트절연막의 사용으로 트랜지스터의 드레쉬홀드(threshold)전압이 증가되며, 이 드레쉬홀드(threshold)전압을 적정수준으로 유지하기 위해서 채널영역에 주입되는 농도를 낮게 할 경우 펀치쓰루 특성이 저하되는 문제가 있다.
고내압 트랜지스터의 난점인 펀치쓰루와 브레이크다운을 개선한 종래의 기술(참조 : 미국발명특허번호5061649 FIELD EFFECT TRANSISTOR WITH LIGHTLY DOPED DRAIN STRUCTURE AND METHOD FOR MANUFACTURING THE SAME)을 보면 두꺼운 게이트절연막을 사용함으로써 적절한 드레쉬홀드전압을 얻기 위해 채널의 불순물농도를 낮게 하였는데, 이로 인해 펀치쓰루(punch through)에 취약한 단점이 있다. 또한, 브레이크다운 전압을 증가시키기 위해 소오스 및 드레인 영역의 불순물 농도를 저 농도로 하면서 심층접합(deep junction)을 형성하는데 이것은 채널길이의 스케일다운(scale down)을 어렵게 만드는 요인이 된다.
상기 종래기술에 의한 고내압 트랜지스터의 제조방법에 대해서 첨부된 도면과 함께 상세하게 설명한다.
제1도는 종래기술에 의한 고내압 트랜지스터의 단면도이다. 제1도를 참조하면, P형 기판(10) 상에 소자분리를 위한 필드산화막(3)이 형성되어 있고, 상기 필드산화막 아래에 기판에 주입된 불순물과 동종의 불순물로 이루어진 채널스톱(stop)영역이 위치한다. 드레쉬홀드(threshold)전압 조정을 위해 기판(1)에 주입된 불순물과 동종의 불순물을 이온 주입하여 채널영역을 형성한다. 상기 공정이후 게이트 절연막(5)을 기판상에 두껍게 형성한다. 계속해서 상기 게이트 절연막(5)상에 다결정실리콘과 실리사이드를 차례로 형성하고 패터닝하여 게이트전극(7)을 형성한다. 계속해서 상기 게이트전극(7)을 마스크로하여 인(P)을 높은 에너지로 이온주입하여 기판(1)에 저 농도 불순물영역(9, 9a)을 형성한다. 상기 결과물전면에 절연층(11)을 형성한 다음, 에치-백(etch-back)을 실시하여 상기 게이트전극(7)의 스페이서(11 : spacer)를 형성한다. 다음공정으로써 상기 스페이서(11)를 마스크로하여 비소(As)이온을 고 농도로 주입하여 소오스 및 드레인영역에 고 농도 불순물층(13, 13a)을 형성한다. 이어서 상기 결과물전면에 층간절연막(15)을 증착하고 리플로우(refolw)하여 평탄화 한다. 상기 층간절연막(15)을 패터닝하여 소오스 및 드레인 상에 콘택홀(16)을 형성한다. 상기 층간절연막(15) 상에 콘택홀(16)을 채우는 금속층 패턴(17)을 형성하여 고내압 트랜지스터를 형성한다.
종래 기술에 의한 고내압 트랜지스터 제조방법은 두꺼운 게이트 절연막을 사용함으로써 적절한 드레쉬홀드(threshold)전압을 얻기 위해, 채널의 불순물 농도를 낮게 하였다. 이것은 펀치쓰루(punch through)에 취약한 단점이 있다. 또한 브레이크다운(breakdown)전압을 증가시키기 위해 소오스 및 드레인영역의 불순물의 농도를 저 농도로 하면서 심층접합(deep junction)을 형성하였는데 이것은 채널길이의 스케일다운(scale down)을 어렵게 한다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로서, 펀치쓰루특성, 브레이크 다운 전압특성의 개선과 아울러 채널길이의 스케일 다운이 가능한 고내압 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 고내압 트랜지스터 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판; 상기 반도체 기판에 형성되고 기판과 동일한 형태의 불순물로 이루어진 채널스톱(stop)영역; 상기 채널스톱(stop)영역상에 형성된 필드산화막; 상기 필드산화막 사이의 활성영역에 형성된 서로 다른 불순물농도 분포를 갖는 채널영역; 상기 반도체 기판의 상기 채널영역 상에 형성되어 있되, 상기 채널영역의 불순물 농도 분포를 따라 다른 두께로 형성된 게이트 절연막; 상기 채널영역양쪽에 서로 비대칭적인 불순물분포형태를 갖는 소오스 및 드레인영역; 상기 게이트 절연막과 접촉되어 있고 상기 게이트 절연막과 동일한 두께 분포를 갖는 게이트전극; 상기 게이트전극의 측벽에 형성된 스페이서; 상기 결과물 전면에 형성된 상기 소오스 및 드레인 영역을 노출시키는 콘택홀을 갖는 층간절연막; 및 상기 층간 절연막 상에 형성된 상기 콘택홀을 채우는 금속전극을 구비하는 것을 특징으로 하는 고내압 트랜지스터를 제공한다.
상기 채널영역은 저농도의 제1 채널영역과 고농도의 제2채널영역으로 구성되어 있다. 상기 게이트 절연막의 상기 제1채널영역에 대응하는 부분의 두께가 상기 제2채널영역에 대응하는 부분의 두께보다 두껍다. 상기 드레인은 반도체기판에 주입된 불순물과 반대되는 도전형의 불순물을 이온주입하여 형성되는 저 농도의 얕은 제1불순물영역과 저 농도의 깊은 제2불순물영역 및 상기 제1불순물영역에 상기 제1 및 제2불순물의 중간깊이로 형성된 고 농도의 제3불순물층영역으로 구성된다. 상기 소오스는 상기 제1불순물 영역과 상기 제3불순물 영역으로 구성되어 있다. 상기 소오스와 드레인에서 고 농도의 제3불순물 영역은 상기 게이트전극의 스페이서(spacer)의 아래부분을 제외한 상기 제1불순물 영역 전체에 형성된다. 상기 층간 절연막은 고온산화막(High Temparature Oxide 이하, HTO라한다.)이나 보로 포스포실리케이트글라스(Boro-phophosilicate Glass : 이하 BPSG라 한다.)중 선택된 어느 하나이다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 채널스톱(stop)영역을 형성하는 단계; 상기 채널스톱(stop)영역 상에 필드산화막을 형성하는 단계; 상기 필드산화막 사이의 활성영역에 영역별로 불순물 농도의 분포를 달리하는 채널영역을 형성하는 단계; 상기 반도체 기판의 채널영역 상에 게이트 절연막을 형성하되, 상기 채널영역의 불순물 농도를 따라 두께를 다르게 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 절연막과 동일한 두께 분포를 갖는 게이트 전극을 형성하는 단계; 상기 채널영역 양쪽에 서로 다른 저농도의 불순물분포형태를 갖는 소오스 및 드레인 영역을 형성하는 단계; 상기 게이트전극의 측벽에 스페이서(spacer)를 형성하는 단계; 상기 소오스 및 드레인 영역에 고 농도의 불순물을 대칭적으로 주입하는 단계; 상기 반도체기판 전면에 상기 소오스 및 드레인 영역을 노출시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 콘택홀을 채우는 금속전극을 형성하는 단계를 포함하는 고내압 트랜지스터 제조방법을 제공한다.
상기 채널스톱(stop) 불순물 영역을 형성하기 위한 포토레지스트패턴을 형성할 때, 활성영역보다 0.5㎛이상 오버랩(overlap)되도록 형성한다. 이렇게 함으로써 상기 채널스톱(stop) 불순물 영역은 필드산화막의 버즈비크(bird's beak)로 부터 일정한 간격 이격되게 형성된다. 상기 필드산화막은 5,000Å 정도로 두껍게 형성하는 것이 채널스톱영역이 활성영역과 일정한 거리를 유지하기 위해 바람직하다. 상기 채널영역은 저 농도의 제1채널영역과 고 농도의 제2채널영역으로 형성하는 것이 바람직하다. 상기 게이트 절연막은 제1채널영역 상에서 두껍게 형성하고 상기 제2채널영역상에서 얇게 형성한다.
상기 드레인영역은 저농도의 얕은 제1불순물영역과 저농도의 깊은 제2불순물 영역 및 고 농도의 얕은 제3불순물 영역으로 형성된다. 이때, 상기 제2불순물 영역은 인(P) 이온을 주입하여 형성한다. 또한 상기 제3불순물 영역은 비소(As)를 이온주입하여 형성한다. 상기 제1불순물 영역은 모토마스크 공정없이 반도체 기판 전면에 이온주입하여 형성한다. 상기 소오스 영역은 제1불순물 영역과 제3불순물 영역으로 형성한다.
본 발명은 두께 분포가 다른 게이트 절연막과 불순물 농도분포가 영역별로 다른 채널영역 및 비대칭적인 불순물분포형태를 갖는 소오스 및 드레인영역과 상기 게이트 절연막과 동일한 두께 분포를 갖는 게이트전극을 갖는 고 내압 트랜지스터를 제공한다. 이러한 특성으로 인해 트랜지스터의 브레이크다운(breakdown), 펀치쓰루(punch through) 및 드레쉬홀드(threshold)전압특성이 개선된다.
이하, 본 발명의 실시예를 첨부된 도면과 함께 상세하게 설명한다.
제2도를 참조하면, 참조부호 P1은 채널스톱(stop)불순물이 이온 주입되는 영역을 한정하는 제1 마스크이다. 참조부호 P3는 채널영역에 불순물 농도를 조정하기 위한 제2 마스크로써 게이트산화막의 두께를 조정하기 위해서도 사용된다. 또한, P5는 활성영역을 한정하는 제3 마스크패턴이다. 그리고 참조부호 P6는 게이트전극을 한정하는 제4마스크 패턴이다. 상기 제1마스크(P1)는 상기 제3마스크(P5)보다 적정간격(예컨대, 0.5㎛)이상 이격되게 형성하는 것이 바람직하다. 또한 상기 제2마스크(P3)는 상기 제3 마스크(P5)를 절반정도 커버하도록 형성하는 것이 바람직하다.
도 3을 참조하면, 본 발명의 실시예에 의한 고내압 트랜지스터는 반도체 기판(30) 상에 소자분리를 위한 두꺼운 필드산화막(38)이 있고 상기 필드산화막(38) 아래의 기판내에는 기판과 동일한 형태의 불순물로 이루어진 채널스톱영역이 위치하고 있다. 상기 채널스톱 불순물 영역은 상기 필드산화막(38)의 버즈비크(bird's beak)로 부터 일정한 간격만큼, 이격되어 형성되어 있다. 드레쉬홀드(threshold)전압조정을 위해 도전성 불순물이 이온 주입된 채널영역(42a, 44a)은 제1채널영역(44a)과 제2채널영역(42a) 영역으로 구성되어 있다. 상기 제2채널영역(42a)의 불순물 농도가 상기 제1채널영역(44a)의 불순물 농도보다 높다. 상기 채널영역상에 게이트 절연막(42,44)이 형성되어 있다. 상기 게이트 절연막(42, 44)은 상기 채널영역(42a, 44a)을 따라 두께가 다르게 형성되어 있다. 즉, 상기 제2채널영역(42a)상에 형성되 부분(42)의 게이트 절연막의 두께는 상기 제1채널영역(44a)상에 형성된 부분(44)의 게이트 절연막보다 얇다. 상기 게이트 절연막(42, 44) 상에 도핑된 다결정실리콘층(45)과 텅스텐 실리사이드층(46)이 순차적으로 적층되어 있다. 상기 다결정 실리콘층(45)과 실리사이드층(46)은 함께 게이트 전극(45, 46)을 구성한다. 상기 게이트 전극의 좌, 우의 기판전면에 기판과 반대되는 도전형 불순물을 저 농도로 이온 주입하여 형성된 드레인 및 소오스의 얕은 제1불순물 영역(48, 48a)이 있고 드레인 영역에는 인(P)이온을 저농도로 주입하여 형성된 깊은 제2불순물 영역(52)이 형성되어 있다. 그리고 소오스 및 드레인 영역에는 고농도의 상기 제1불순물 영역(48, 48a) 보다 깊고 상기 제2불순물 영역(52)보다는 얕은 제3불순물 영역(56)이 형성되어 있다. 계속해서, 상기 결과물 전면에 콘택홀(57)을 갖는 층간 절연막(58)이 형성되어 있고, 상기 층간절연막(58) 상에 상기 콘택홀(57)을 통해 상기 소오스 및 드레인 영역과 접촉되는 금속전극(60)이 형성되어 있다.
계속해서 상기와 같은 구성의 고 내압 트랜지스터 제조방법을 첨부된 도면들을 참조하여 단계별로 상세히 설명한다.
제4a 내지 제4i도는 본 발명을 이용한 고내압 트랜지스터 및 그 제조방법을 단계별로 나타낸 도면들이다.
제4a도는 채널스톱 불순물 영역을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(30)상에 패드산화막(32)을 형성한다. 계속해서 상기 패드산화막(32) 상에 상기 반도체 기판(30)의 활성영역을 한정하는 나이트라이드막 패턴(Niteride : 34)을 형성한다. 상기 나이트라이드막패턴(34)이 형성된 결과물 상에 상기 나이트라이드막 패턴(34)과 그 둘레의 반도체 기판 상에 일정한 간격(d : 0.5㎛)만큼 포토레지스트막패턴(36)을 형성한다. 이것은 비 활성영역의 채널스톱 불순물 영역이 필드산화막의 버즈비크(bird's beak)로부터 일정한 간격 이격되도록 형성하기 위함이다. 상기 결과물 전면에 붕소(Boron)를 이온주입하여 비활성영역에 채널스톱 불순물 영역을 형성한다. 상기 패드산화막(32)은 300Å두께로 형성한다. 그리고 상기 나이트라이드막 패턴(34)은 LPCVD방식을 이용하여 1500Å두께로 증착한다.
제4b도는 필드산화막 및 드레쉬홀드(threshold)전압조정을 위한 1차 불순물을 이온주입하는 단계를 나타낸다. 구체적으로, 제4a도에서 상기 포토레지스트막 패턴(36)을 에싱(Asing)하여 제거한다. 상기 채널스톱영역상에 필드산화막(38)을 형성한다. 계속해서 상기 나이트라이드막 패턴(34) 및 상기 패드산화막(32)을 제거한다. 상기 반도체 기판(30)의 전면에 희생산화막(도시되지 않음)을 얇게 성장시킨다 계속해서 드레쉬홀드(threshold)전압을 조정하기 위해 상기 희생산화막 전면에 기판과 동종의 불순물을 1차 이온주입한다. 상기 희생산화막을 습식식각으로 제거한 다음, 그 전면에 제1 게이트 절연막(39)을 형성한다. 상기 필드산화막(38)은 5,000Å이상으로 두껍게 형성하는 것이 바람직하다.
제4c도는 드레쉬홀드(threshold)전압조정을 위한 불순물을 2차 이온주입하는 단계를 나타낸다. 구체적으로, 상기 결과물을 갖는 기판(30)상에 활성영역의 일부를 노출시키는 포토레지스트 패턴(40)을 형성한다. 상기 노출된 활성영역의 고내압 트랜지스터의 드레쉬홀드(threshold)전압조정을 위해 2차 이온주입을 실시한다. 상기 2차 이온주입에너지는 상기 1차 이온주입에너지 보다 크게 하여 상기 2차 이온주입되는 불순물이 상기 1차 이온주입된 불순물보다 깊은 영역에 도달되게 한다. 이렇게 하여 상기 제1게이트 절연막(39) 아래의 반도체 기판(30)에 불순물 농도의 분포가 다른 채널영역(42a, 44a)이 형성된다. 상기 채널영역(42a, 44a)중, 제2채널영역(42a)의 불순물 농도가 제1채널영역(44a)의 불순물 농도보다 높다.
계속해서, 상기 제1게이트 절연막(39)의 노출된 부분을 제거한 다음, 상기 포토레지스트 패턴(40)을 제거한다.
제4d도는 제2게이트 절연막(42, 44)을 형성하는 단계를 나타낸다. 구체적으로, 제4c도의 결과물을 포함하는 기판전면에 게이트 절연막을 상기 제1게이트 절연막(39)과 같은 두께로 형성한다. 이 결과 상기 반도체 기판(30)의 활성영역에 제2게이트 절연막(42, 44)이 형성된다. 상기 제2게이트 절연막(42, 44) 중, 상기 제2채널영역(42a) 상에 형성된 부분(42)은 상기 제1채널영역(44a) 상에 형성된 부분(44)보다 얇은 두께로 형성된다. 즉, 상기 제2게이트 절연막(42, 44)은 상기 각 채널영역별로 두께다 다르게 형성된다.
제4e도는 게이트 전극을 형성하는 단계를 나타낸다. 구체적으로, 상기 제2게이트 절연막(42, 44) 상에 도핑된 다결정실리콘층(45)과 실리사이드층(46)을 형성한 다음, 상기 제2게이트 절연막(42, 44)의 단차를 포함하도록 패터닝하여 게이트 전극을 형성한다. 상기 실리사이드층(46)은 텅스텐 실리사이드층이다. 또한, 상기 도핑물질로 인(P)을 사용한다. 결과적으로 상기 게이트전극은 상기 제2게이트 절연막(42, 44)의 단차를 포함하고 있기 때문에 단차를 갖는 형태로 형성된다.
제4f도는 소오스 및 드레인에 제1불순물 영역(48, 48a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물 전면에 인(P) 이온을 낮은 에너지로 주입한다. 이 결과, 소오스 및 드레인 영역에 n-의 저 농도의 얕은 제1불순물 영역(48, 48a)이 형성된다. 상기 인(P)이온은 50KeV의 에너지로 주입되며 2 × 1013개/㎠정도가 주입된다.
제4g도는 드레인에 제2불순물 영역(52)을 형성하는 단계를 나타낸다. 구체적으로 상기 제4f도의 결과물 상에 소오스 영역전부와 상기 게이트전극의 절반정도를 덮는 포토레지스트 패턴(50)을 형성한다. 상기 포토레지스트 패턴(50)을 마스크로 사용하여 결과물 전면에 높은 에너지를 갖는 도전성 불순물을 이온주입한다. 이때, 상기 도전성 불순물로 인(P)을 사용하고 100KeV 정도의 에너지로 주입하며 1.0 × 1014개/㎠정도 주입한다. 계속해서 상기 포토레지스트 패턴(50)을 제거한 후 그 결과물을 드라이브-인(drive-in)한다. 이 결과, 상기 드레인 영역에 상기 제1불순물 영역(48)보다 심층인 제2불순물 영역(52)이 형성된다.
제4h도를 참조하면, 상기 결과물 상에 HTO막을 CVD방식으로 형성한다. 이어서 상기 HTO막의 전면을 에치-백(etch-back)하여 상기 게이트 전극의 측벽에 스페이서(spacer : 54)를 형성한다. 다음에 상기 스페이서(54)를 마스크로 하여 상기 소오스 및 드레인 영역에 비소(As)이온은 고 농도로 주입하여 상기 제1불순물층 영역(49, 48a)보다는 깊고 상기 제2불순물영역(52)보다는 얕은 n+이온으로 구성되는 제3불순물 영역(56, 56a)을 형성한다. 이때, 상기 비소(As)이온은 75KeV의 에너지로 주입하여 6.0 × 1015개/㎠ 정도로 형성한다. 이렇게하여 소오스 및 드레인의 접촉저항을 낮게 할 수 있고 최종적으로 소오스 및 드레인의 불순물 영역이 완성된다. 상기 비소이온은 큰 질량을 갖고 있으므로 비정이 짧아진다. 따라서 주입 전에 산화막을 완전히 제거할 필요가 있다.
제4i도는 층간 절연막 및 금속 전극을 형성하는 단계를 나타낸다. 구체적으로 제4h도의 결과물상에 층간 절연막(58)을 증착한 다음, 리플로우(reflow) 공정을 거쳐 평탄화 한다. 상기 층간 절연막(58)을 패터닝하여 소오스 및 드레인상에 콘택홀(59)을 형성한다. 상기 층간절연막(58) 상에 상기 콘택홀(59)을 채우는 금속막을 증착한 다음, 패터닝하여 상기 소오스 및 드레인 영역과 연결되는 금속전극(60)을 형성한다. 이렇게 하여 최종 고내압 트랜지스터가 완성된다. 상기 층간절연막(58)으로 HTO막 또는 BPSG막을 사용한다.
이상의 본 발명은 채널영역상에서 고내압 트랜지스터의 드레쉬홀드전압을 적정수준으로 유지하기 위하여 채널영역이 상대적으로 불순물 농도가 낮은 제1채널영역(44a)(이 영역은 상기 제1 및 제2게이트 절연막의 복층으로 형성된 두꺼운 게이트 절연막(44) 아래에 형성되어 게이트 절연막의 두께로 인한 드레쉬홀드(threshold)전압의 증가를 적절하게 낮춘다)과 상대적으로 상기 제1채널영역에 비해 불순물 농도가 높은 제2채널영역(42a)(이 영역은 상기 제2절연층영역(42)의 얇음에 따른 드레쉬홀드전압의 저하를 보상한다)으로 구성되어 있다. 또한 상기 채널영역의 비대칭적이 불순물 분포와 함께, 소오스 및 드레인 영역의 불순물 분포도 비대칭으로 형성되어 펀치쓰루(punch through)특성이 동시에 향상된다. 그리고 드레인 영역에서 고 농도의 n+불순물영역인 제3불순물 영역은 저 농도의 n-영역인 제2불순물 영역에 의해 완전히 둘러싸여 있어 브레이크다운(breakdown)전압이 증가되는 잇점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (16)

  1. 반도체기판; 상기 반도체 기판은 형성되고 기판과 동일한 불순물로 이루어진 채널스톱(stop)영역; 상기 채널스톱(stop)영역상에 형성된 필드산화막; 상기 필드산화막 사이의 활성영역에 형성된 서로 다른 불순물농도분포를 갖는 채널영역; 상기 반도체 기판의 상기 채널영역 상에 형성되어 있되, 상기 채널영역의 불순물 농도 분포를 따라 다른 두께로 형성된 게이트 절연막; 상기 채널영역양쪽에 서로 비대칭적인 불순물분포형태를 갖는 소오스 및 드레인영역; 상기 게이트 절연막과 접촉되어 있고 상기 게이트 절연막과 동일한 두께 분포를 갖는 게이트전극; 상기 게이트전극의 측벽에 형성된 스페이서; 상기 결과물 전면에 형성된 상기 소오스 및 드레인 영역을 노출시키는 콘택홀을 갖는 층간절연막; 및 상기 층간 절연막 상에 형성된 상기 콘택홀을 채우는 금속전극을 구비하는 것을 특징으로 하는 고내압 트랜지스터.
  2. 제1항에 있어서, 상기 채널영역은 상기 반도체기판과 동일한 도전형의 불순물을 이온주입하여 형성된 저 농도의 제1채널영역과 고 농도의 제2채널영역으로 구성되는 것을 특징으로 하는 고내압 트랜지스터.
  3. 제2항에 있어서, 상기 드레인영역은 상기 제1채널영역과 인접해 있고, 상기 소오스영역은 제2채널영역과 인접하여 형성된 것을 특징으로 하는 고내압 트랜지스터.
  4. 제2항에 있어서, 상기 게이트 절연막은 상기 제1 및 제2채널영역별로 서로 다른 두께로 형성되어 있는 것을 특징으로 하는 고내압 트랜지스터.
  5. 제1항에 있어서, 상기 드레인영역은 각각 상기 반도체기판과 반대되는 도전형이 불순물로 형성된 얕고, 깊은 저 농도의 제1, 제2불순물 영역과 얕은 고 농도의 제3불순물 영역으로 구성되는 것을 특징으로 하는 고내압 트랜지스터.
  6. 제1항에 있어서, 상기 소오스영역은 상기 반도체기판과 반대되는 도전형 불순물로 형성된 저 농도의 얕은 제1불순물 영역과 고 농도의 얕은 제3불순물 영역으로 형성된 것을 특징으로 하는 고내압 트랜지스터.
  7. 제5항에 있어서, 상기 제3불순물 영역이 상기 제2불순물 영역에 의해 둘러싸여 있는 것을 특징으로 하는 고내압 트랜지스터.
  8. 제5항 또는 제6항에 있어서, 상기 제3불순물 영역이 상기 게이트전극과 일정한 거리를 두어 오버랩(overlap)하지 않게 형성된 것을 특징으로 하는 고내압 트랜지스터.
  9. 반도체 기판 상에 채널스톱(stop)영역을 형성하는 단계; 상기 채널스톱(stop)영역상에 필드산화막을 형성하는 단계; 상기 필드 산화막 사이의 활성영역에 영역별로 불순물 농도의 분포를 달리하는 채널영역을 형성하는 단계; 상기 반도체 기판의 채널영역 상에 게이트 절연막을 형성하되, 상기 채널영역의 불순물 농도를 따라 두께를 다르게 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 절연막과 동일한 두께 분포를 갖는 게이트 전극을 형성하는 단계; 상기 채널영역 양쪽에 서로 다른 저 농도의 불순물분포형태를 갖는 소오스 및 드레인영역을 형성하는 단계; 상기 게이트전극의 측벽에 스페이서(spacer)를 형성하는 단계; 상기 소오스 및 드레인 영역에 고 농도의 불순물을 대칭적으로 주입하는 단계; 상기 반도체기판 전면에 상기 소오스 및 드레인 영역을 노출시키는 콘택홀을 갖는 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 콘택홀을 채우는 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
  10. 제9항에 있어서, 상기 채널영역은 상기 반도체기판과 동일한 도전형의 불순물을 이온주입하여 형성된 저 농도의 제1채널영역과 고농도의 제2채널영역으로 형성되는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
  11. 제10항에 있어서, 상기 제1채널영역은 상기 드레인영역과 인접하게 형성되고 상기 제2채널영역은 상기 소오스와 인접하게 형성하는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
  12. 제10항에 있어서, 상기 게이트 절연막은 상기 제1 및 제2채널영역 별로 두께를 다르게 형성하는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
  13. 제9항에 있어서, 상기 드레인 영역은 상기 채널영역 양쪽에 상기 반도체 기판과 반대되는 도전형 불순물을 이온주입하여 형성되는 얕고, 깊은 저 농도의 제1 및 제2불순물 영역과 얕은 고 농도의 제3불순물 영역으로 형성되는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
  14. 제13항에 있어서, 상기 제2불순물 영역이 상기 제3불순물 영역을 완전히 포함하도록 형성하는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
  15. 제9항에 있어서, 상기 소오스영역은 상기 반도체기판과 반대되는 도전형 불순물을 이온주입하여 형성되는 얕은 저 농도의 제1불순물 영역과 고농도의 제3불순물 영역으로 형성되는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
  16. 제13항 또는 제15항에 있어서, 상기 제3불순물 영역은 상기 게이트전극과 일정한 간격을 유지하여 오버랩(overlap)하지 않게 형성하는 것을 특징으로 하는 고내압 트랜지스터 제조방법.
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