JP4484984B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電荷蓄積層を有するメモリセルを備えた半導体記憶装置及びその製造方法に関し、特に前記メモリセルの諸状態の判定基準となるリファレンスセルや使用時には読み出し専用とされる他のメモリセルを備えた半導体記憶装置に適用して好適である。
【0002】
【従来の技術】
各種携帯用電子機器や家電製品の多機能化に伴い、1チップマイコンに代表される半導体記憶装置に、電源との接続を断っても記憶データが保持されるEPROM、EEPROM等の電荷蓄積層(フローティングゲート)を有する不揮発性半導体メモリを集積する技術の重要度が増している。この半導体記憶装置には、主メモリセルとは異なり使用時には記憶情報の書き換え(及び消去)が殆ど行なわれることのない半導体素子が設けられることがある。
【0003】
例えば、必須のものとしては、メモリセルの記憶情報の読み出し用、書き込みベリファイ用、消去ベリファイ用、オーバーイレーズ検出用等の諸状態の判定基準となる各種リファレンスセルがある。読み出し用のリファレンスセルは通常の読み出し時の判定基準に使用され、書き込みベリファイ用は書き込み後の判定基準に、消去ベリファイ用は消去後の判定基準に、オーバーイレーズ検出用は隣接メモリセルにおける記憶消去の影響によりオーバーイレーズが発生したか否かの判定基準にそれぞれ使用される。また特別に設けられるものとしては、不良品ビットから良品ビットへの置き換え情報を格納するための冗長メモリセルや1回のみ書き込み可能でその後は消去不可とされる特定領域(OTP領域)に形成されるOTP領域セル等が挙げられる。
【0004】
上記の如き半導体素子は通常、製造工程の短縮や温度特性・プロセスばらつきの抑制、リファレンスセルであれば試験工程において設定しきい値の微調整が可能となること等を考慮して、メモリセルと同一工程により同一構造に形成される。
【0005】
上記の各種半導体素子を備えた半導体記憶装置を製造するに際して、当該半導体素子が主に読み出し専用として用いられることから、半導体素子をメモリセルと同時に製造した後に書き込み及び消去動作によって各々に要求されるしきい値に設定する。この場合、各種半導体素子はメモリセルと共にその製造工程において一斉にチャネル領域のしきい値制御(初期しきい値に規定する制御)を行なって素子を完成させた後、各しきい値に設定される。
【0006】
【発明が解決しようとする課題】
近時では半導体記憶装置の高集積化が益々進行しており、それに伴ってメモリセルやリファレンスセル等の微細化及び配線層の増加が必須となる。一般的に、フローティングゲートとコンタクトホールとの距離及び配線層量は、フローティングゲートへの電子の不測の注入(チャージゲイン)・不測の引き抜き(チャージロス)が発生しデータ化けを生じる所謂データリテンション特性に影響することが知られている。これは、コンタクトホール形成時におけるエッチングプラズマダメージが主な原因であると推測される。当該ダメージは、高集積化・微細化が進むほど必然的に発生し易くなる性質をもつため、半導体記憶装置の高集積化・微細化が進むほどデータリテンション特性が劣化するという問題が生じる。
【0007】
データリテンション特性の劣化は、半導体記憶装置の高集積化・微細化のみならず、熱や電界ストレスにより助長される。上記の如き使用時には殆ど記憶情報の書き込み(消去)が行なわれることなく専ら読み出し用に供される半導体素子、例えば各種リファレンスセルや冗長メモリセル、OTP領域等は、その使用態様から各々のメモリセルに比して極めて頻繁に読み出し動作が行なわれる。これにより、メモリセルよりも長時間読み出し動作による電界ストレスが印加され、チャージゲイン又はチャージロスを惹起するという深刻な問題がある。更に、リファレンスセルのように各々の機能により設定しきい値が各々大きく異なるものについても同様である。
【0008】
そこで本発明は、上記の課題に鑑みてなされたものであって、徒に工程数を増加させることなく、第1のセル(メモリセル)とほぼ同一工程・同一構造によりなる第2のセル(リファレンスセル、冗長メモリセル、OTP領域等)のデータリテンション特性を大幅に向上させることを可能とする半導体記憶装置及びその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は前記課題を解決するため、以下に示す諸態様を有する。
【0010】
本発明の半導体装置の製造方法は、電荷蓄積層を有するメモリセルである第1のセルと、前記電荷蓄積層を有し、1値の設定しきい値に規定されて使用に供され、前記第1のセルの諸状態に応じて設定されたしきい値を判定するための基準となるリファレンスセルである複数の第2のセルとを備えた半導体記憶装置の製造方法であって、前記第1及び第2のセルの各チャネル領域に不純物を導入してそれぞれ所定の不純物濃度のしきい値制御層を形成し、初期しきい値を設定する工程を有し、前記第2のセルの前記工程を、前記第1のセルの前記工程とは別個に行い、複数の前記第2のセルのうち、設定しきい値と前記第1のセルの初期しきい値との差分が最も大きい前記第2のセルの前記チャネル領域には前記第1のセルの前記チャネル領域とは導電型の異なる前記不純物を導入し、前記第1のセルの前記しきい値制御層と異なる前記不純物濃度の前記しきい値制御層を形成する。
【0015】
本発明の半導体記憶装置の製造方法の一態様では、前記第2のセルは、読み出し専用として使用に供されるメモリセルである。
【0016】
【作用】
一般的に、主記憶素子であるメモリセル(第1のセル)に加え、これと同様に電荷蓄積層を有する不揮発性メモリ構造とされ、1値の設定しきい値に規定されて使用に供されるセル(第2のセル)を備えた半導体記憶装置において、第2のセルは高集積化・微細化に加えてデータリテンション特性の劣化を助長する主原因となる熱・電界ストレスの印加等のダメージを受けても、ダメージ前の設定しきい値が初期しきい値に近いほどデータリテンション特性は良好に保たれる傾向にある。本発明ではこの性質を利用して、各第2のセルに必要な設定しきい値をそれぞれ基準として、各第2のセル毎に当該設定しきい値に可及的に近づくように初期しきい値を調節する。具体的には、製造時においてチャネル領域にしきい値制御用の不純物を導入する際に、第1のセルとは独立に第2のセルの不純物濃度を調整すればよい。このように、初期しきい値と設定しきい値との差分を小さくすることにより、ダメージ前後の設定しきい値の変化が小さくなり、データリテンション特性が良好に保たれることになる。
【0017】
【発明の実施の形態】
以下、本発明の半導体記憶装置及びその製造方法を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
本実施形態では、フローティングゲートを有する不揮発性のメモリセル(第1のセル)及び、同様にフローティングゲートを有し、所望の1値の設定しきい値に規定されて使用に供されるセル(第2のセル)を備えた半導体記憶装置を開示する。
【0018】
本実施形態を説明するにあたって、本発明の依拠する作用原理について述べる。
図1は、第2のセルにおけるデータリテンション特性の設定しきい値の依存度を調べた結果を示す特性図である。ここでは、第2のセルを所定の設定しきい値に規定した後、250℃で24時間ベークして熱的ダメージを与え、設定しきい値の変化量ΔVth(=(ベーク後の設定しきい値)−(ベーク前の設定しきい値))を測定した。
【0019】
図1に示すように、約0.9(V)の初期しきい値を起点として、ベーク前の設定しきい値が初期しきい値より大きいほど変化量ΔVthはマイナス方向へシフトし、チャージロスが発生しやすくなる。他方、ベーク前の設定しきい値が初期しきい値より小さいほど変化量ΔVthはプラス方向へシフトし、チャージゲインが発生しやすくなる。これは、第2のセルはベークのダメージを受けることによりしきい値が初期状態、即ち初期しきい値に戻ろうとする性質があることを示唆している。
【0020】
本発明では上記の性質を利用し、第2のセルの初期しきい値をシフトさせ、当該第2のセルに要求される設定しきい値に可及的に近づける。これにより、変化量ΔVthの絶対値が0(V)へ漸減することになり、データリテンション特性が良好に保たれる。
以下、上述の根拠を踏まえた具体的な諸実施形態について説明する。
【0021】
(第1の実施形態)
先ず、第1の実施形態について説明する。ここでは、第2のセルとして、メモリセルの各種リファレンスセルを備えた半導体記憶装置について例示する。
【0022】
図2は、第1の実施形態の半導体記憶装置の主要構成を示す概略平面図であり、図3はその概略断面図である。
ここで、1はメモリセルであり、2〜5がメモリセル1の諸状態に応じて設定されたしきい値を判定するための基準となる各種のリファレンスセルであり、2が読み出しベリファイ用セル、3が書き込みベリファイ用セル、4が消去ベリファイ用セル、5がオーバーイレーズ検出用セルとされている。
【0023】
メモリセル1及びリファレンスセル2〜5はそれぞれ略同一構造とされている。即ち、半導体基板11上にシリコン酸化膜等からなるトンネル絶縁膜12が形成され、トンネル絶縁膜12上に多結晶シリコン膜等からなるフローティングゲート13がメモリセル1毎に島状にパターン形成されている。フローティングゲート13の両側における半導体基板1には、不純物がイオン注入されてなる一対のソース/ドレイン14が形成されており、半導体基板1のソース/ドレイン14間の部位がチャネル領域となる。そして、フローティングゲート13上には絶縁膜15を挟んで帯状に延在するコントロールゲート16が形成され、ソース/ドレイン14の一方(通常はドレイン)と接続されてなるビット線17が形成されて、メモリセル1及びリファレンスセル2〜5の主要構成となる。
【0024】
コントロールゲート16とビット線17はほぼ直交するように設けられており、各セル1〜5がマトリクス状に配置される。所定のセルにアクセスするには、各々1本のコントロールゲート16及びビット線17を選択すればよい。
【0025】
リファレンスセル2〜5の各設定しきい値の一例を図4に示す。Vth(OE)がオーバーイレーズ検出用セル5の設定しきい値(=−1V)を示し、Vth(E)が消去ベリファイ用セル4の設定しきい値(=1V)を、Vth(R)が読み出しベリファイ用セル2の設定しきい値(=2V)を、Vth(W)が書き込みベリファイ用セル3の設定しきい値(=3V)をそれぞれ示しており、メモリセル1の初期しきい値Vth(I)はVth(R)と同値(2V)とされている。このように各リファレンスセル2〜5の設定しきい値が規定されることにより、メモリセル1のしきい値は記憶消去後にはVth(OE)とVth(E)との間に、書き込み後にはVth(W)以上の所定値として分布することになる。
【0026】
本実施形態では、リファレンスセル2〜5の初期しきい値を設定しきい値に近づけることに加え、できるだけリファレンスセル2〜5の各々とメモリセル1とを整合的に低工程数で効率良く形成することを考慮し、リファレンスセル2〜5のうちの少なくとも1種がメモリセル1と初期しきい値が異なるように形成されている。具体的には、図4に示すように、リファレンスセル2〜5のうち、オーバーイレーズ検出用セル5の設定しきい値がメモリセル1の初期しきい値Vth(I)と最も離れており、従ってデータリテンション特性の劣化(この場合、チャージゲイン)はオーバーイレーズ検出用セル5に最も発生し易いと考えられる。そこで、当該半導体記憶装置の製造工程において、以下に示すようにオーバーイレーズ検出用セル5の初期しきい値を調整する。
【0027】
以下、前記初期しきい値の調整を踏まえた半導体記憶装置の製造工程を説明する。
【0028】
図5は、本実施形態の半導体記憶装置の主要工程を順に示す概略断面図であり、図6は初期しきい値の調整工程を示す概略平面図である。
先ず、図5に示すように、p型のシリコン半導体基板1の表面に例えばLOCOS法により素子分離領域に素子分離構造としてフィールド酸化膜21を形成し、各セル1〜5の素子活性領域1a〜5aを画定する。なお、素子分離構造としてはフィールド酸化膜に限定されず、例えば半導体基板の素子分離領域に溝を形成し、この溝内に絶縁膜を埋め込むことにより素子分離を行なうトレンチ型の素子分離構造を形成してもよい。
【0029】
次に、図5(b)及び図6に示すように、全面にフォトレジストを塗布し、これをフォトリソグラフィーにより加工してオーバーイレーズ検出用セル5が形成される素子活性領域5aのみを覆うレジストマスク22を形成する。この状態で、例えば加速エネルギーを40〜60keV、ドーズ量を1×1013〜1×1014/cm2 の条件でp型不純物、例えばホウ素(B)をイオン注入し、素子活性領域5aを除く各セル1〜4のチャネル領域となる部位にVth制御層18を形成する。
【0030】
そして、レジストマスク22を灰化処理等により除去し、その後の諸工程はセル1〜5の全てに共通となる。即ち、熱酸化等によりトンネル絶縁膜12を形成し、CVD法により多結晶シリコン膜等を堆積した後、パターニングにより各セル毎に島状に分離し、フローティングゲート13を形成する。しかる後、フローティングゲート13をマスクとしたソース/ドレイン14の形成、絶縁膜15の形成、コントロールゲート16の形成、全面を覆う層間絶縁膜(不図示)へのコンタクトホール19の形成、コンタクトホール19を埋め込み層間絶縁膜上で延在するビット線17の形成等を経て、図3に示す半導体記憶装置の主要構成を完成させる。
【0031】
このように、本実施形態においては、設定しきい値とメモリセル1の初期しきい値との差分が最も大きいオーバーイレーズ検出用セル5について、他のリファレンスセル2〜4と異なりVth制御層18を形成しないことにより、その初期しきい値を設定しきい値に近づける。これにより、オーバーイレーズ検出用セル5のデータリテンション特性の劣化が抑制され、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【0032】
なお、オーバーイレーズ検出用セル5についてはVth制御層18を形成しないことから、ショートチャネル効果が懸念されるが、コントロールゲート16のゲート長を長くする等の対策を採ることにより回避することができる。
【0033】
−変形例−
以下、本実施形態のいくつかの変形例について説明する。なお、本実施形態の半導体記憶装置の構成部材等と同一のものについては同符号を記して説明を省略する。
【0034】
(変形例1)
ここでは、図5(b)及び図6に示す工程に続いて、オーバーイレーズ検出用セル5の初期しきい値を制御する際に、半導体基板1と異なる導電型(ここではn型)の不純物を導入する。
【0035】
図7は、変形例1の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
即ち本例では、素子活性領域5aを除く素子活性領域1a〜4aへp型不純物のイオン注入してVth制御層18を形成した後、レジストマスク22を灰化除去し、図7(a)に示すように、今度は素子活性領域1a〜4aを覆うレジストマスク23を形成する。そして、素子活性領域5aにn型不純物、例えばリン(P)を加速エネルギー20keV、ドーズ量1×1012〜1×1013/cm2 の条件でイオン注入し、オーバーイレーズ検出用セル5のチャネル領域となる部位にVth制御層31を形成する。
【0036】
しかる後、レジストマスク23を灰化除去し、本実施形態と同様の工程を経て、図7(b)に示すように、所謂デプレッショントランジスタとして機能するオーバーイレーズ検出用セル5を含む半導体記憶装置を完成させる。
【0037】
このとき、n型不純物のイオン注入による工程増加を防止するため、当該イオン注入工程をメモリセル1の周辺回路部に設けられる各種p型トランジスタのVth制御層の形成と同時に行なうことが好適である。
【0038】
このように、変形例1においては、設定しきい値とメモリセル1の初期しきい値との差分が最も大きいオーバーイレーズ検出用セル5について、メモリセル1及び他のリファレンスセル2〜4と異なり積極的にn型のVth制御層31を形成することにより、その初期しきい値を更に設定しきい値に近づける。これにより、オーバーイレーズ検出用セル5のデータリテンション特性の劣化が抑制される。即ち、仮に初期しきい値までチャージゲインが生じても、コントロールゲート16が0(V)のときでも電流が流れるため(図4参照)、正確なオーバーイレーズ検出が可能となる。従って、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【0039】
(変形例2)
ここでは、図5(b)及び図6に示す工程において、オーバーイレーズ検出用セル5の初期しきい値を制御する代わりに、チャージロスの発生が最も懸念される書き込みベリファイ用セル3の初期しきい値を制御する。
【0040】
図8は、変形例2の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
即ち、図5(a)の工程を経た後、図8(a)に示すように、全面にp型不純物、例えばホウ素(B)を例えば加速エネルギーを40〜60keV、ドーズ量を1×1013〜1×1014/cm2 の条件でイオン注入し、各素子活性領域1a〜5aにVth制御層18を形成する。
【0041】
続いて、素子活性領域1a,2a,4a,5aを覆うレジストマスク24を形成する。そして、素子活性領域3aに再びp型不純物を例えば加速エネルギーを40〜60keV、ドーズ量を1×1013〜1×1014/cm2 の条件でイオン注入し、書き込みベリファイ用セル3のチャネル領域となる部位にVth制御層18と重畳するように、p型不純物濃度が当該Vth制御層18より大きいVth制御層32を形成する。
【0042】
しかる後、本実施形態と同様の工程を経て、図8(b)に示すように、半導体記憶装置を完成させる。
【0043】
このように、変形例2においては、設定しきい値とメモリセル1の初期しきい値との差分が大きくチャージロスの発生しやすい書き込みベリファイ用セル3について、メモリセル1及び他のリファレンスセル2,4,5のVth制御層18よりp型不純物濃度の大きいVth制御層32を形成することにより、その初期しきい値を設定しきい値に近づける。これにより、書き込みベリファイ用セル3のデータリテンション特性の劣化が抑制され、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【0044】
(変形例3)
ここでは、各リファレンスセル3〜5の各々について、各初期しきい値を所望値に調整する。この態様としては、各リファレンスセル3〜5に応じて種々のものが考えられ、以下でその一例を示す。
【0045】
図9は、変形例3の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
先ず、図5(a)の工程を経た後、図9(a)に示すように、消去ベリファイ用セル4及びオーバーイレーズ検出用セル5が形成される素子活性領域4a,5aのみを覆うレジストマスク25を形成し、この状態で、例えば加速エネルギーを40〜60keV、ドーズ量を1×1013〜1×1014/cm2 の条件でp型不純物、例えばホウ素(B)をイオン注入し、素子活性領域4a,5aを除く各セル1〜3のチャネル領域となる部位にVth制御層18を形成する。ここで、読み出しベリファイ用セル2はその設定しきい値がメモリセル1の初期しきい値とほぼ同値であることから、素子活性領域2aについてはそのまま読み出しベリファイ用セル2の形成に用いる。
【0046】
このとき、素子活性領域4a,5aにはVth制御層18が形成されておらず、消去ベリファイ用セル4がオーバーイレーズ検出用セル5に比してその設定しきい値がメモリセル1の初期しきい値に近いことを勘案して、素子活性領域4aについてはそのまま消去ベリファイ用セル4の形成に用いる。これにより、消去ベリファイ用セル4の初期しきい値が設定しきい値に近づくことになる。
【0047】
続いて、レジストマスク25を灰化処理等により除去した後、図9(b)に示すように、素子活性領域1a,2a,4a,5aを覆うレジストマスク26を形成する。そして、素子活性領域3aに再びp型不純物を例えば加速エネルギーを40〜60keV、ドーズ量を1×1013〜1×1014/cm2 の条件でイオン注入し、書き込みベリファイ用セル3のチャネル領域となる部位でVth制御層18と重畳するように、p型不純物濃度がVth制御層18より大きいVth制御層32を形成する。これにより、書き込みベリファイ用セル3の初期しきい値が設定しきい値に近づくことになる。
【0048】
続いて、レジストマスク26を灰化処理等により除去した後、図9(c)に示すように、素子活性領域1a〜4aを覆うレジストマスク27を形成する。そして、素子活性領域5aにn型不純物、例えばリン(P)を例えば加速エネルギーを20keV、ドーズ量を1×1012〜1×1013/cm2 の条件でイオン注入し、オーバーイレーズ検出用セル5のチャネル領域となる部位にVth制御層31を形成する。これにより、オーバーイレーズ検出用セル5の初期しきい値が設定しきい値に近づくことになる。
【0049】
しかる後、レジストマスク27を灰化処理等により除去し、本実施形態と同様の工程を経て、図9(d)に示すように、半導体記憶装置を完成させる。
【0050】
このように、変形例3においては、リファレンスセル2〜5毎に初期しきい値を設定しきい値に近づける。これにより、若干の工程増加を招くものの、リファレンスセル2〜5毎にきめ細かい初期しきい値制御が可能となり、極めて信頼性の高い半導体記憶装置が実現する。
【0051】
(変形例4)
ここでは、メモリセルが所謂多値メモリとして構成されており、それに対応して設定しきい値の相異なる複数種類の読み出しベリファイ用セルが設けられた半導体記憶装置について例示する。
【0052】
従来、実用化されている半導体記憶装置では、1つのメモリセルに“0”と“1”の2種類の記憶状態しか与えておらず、従って、1つのメモリセルの記憶容量は1ビット(=2値)である。これに対して多値メモリとは、1つのメモリセルに3値以上、例えば2ビット(=4値)であれば(00,01,10,11)の4種類の記憶情報のうちの1つを与え、各々の記憶情報に対応した4つのしきい値電圧によって記憶を保持するものである。勿論、記憶情報としては2ビットのみならず、3ビット以上(=2n 値:n≧3)、更には例えば0,1,2を組み合わせてなる3m 値(m≧1)等も考えられる。
【0053】
従ってこの場合、各々の記憶情報に対応した設定しきい値毎に読み出しベリファイ用セルを設ける必要がある。具体的には、変形例3のように各読み出しベリファイ用セルが形成される素子活性領域毎にレジストマスクを用いてイオン注入を打ち分け、個々の読み出しベリファイ用セルに応じた初期しきい値に規定し、各設定しきい値に近づけるように制御すればよい。
【0054】
このように、変形例4においては、多値のメモリセルの複数しきい値に対応して設けられた各読み出しベリファイ用セルについて、各々の初期しきい値を設定しきい値に近づけることにより、きめ細かい初期しきい値制御が可能となり、極めて信頼性の高い多値型の半導体記憶装置が実現する。
【0055】
(第2の実施形態)
次に、第2の実施形態について説明する。ここでは、第2のセルとして、読み出し専用として使用に供されるメモリセルを備えた半導体記憶装置について例示する。なお、第1の実施形態と同様の構成部材等については同符号を記して説明を省略する。
【0056】
図10は、第2の実施形態の半導体記憶装置の主要構成を示す概略断面図であり、図11はその概略平面図である。
ここで、41はメモリセル1がマトリクス状に複数設けられてなるメモリセル領域であり、42は1回のみの書き込みの後、記憶消去不可とされてなるOTP領域セル44がメモリセル1と同様に複数設けられてなるOTP領域、43は周辺回路領域である。なお、第2のセルとして、OTP領域セル44の代わりに不良品ビットから良品ビットへの置き換え情報の格納を行なうための冗長トランジスタを設けた場合も同様の構成となる。
【0057】
OTP領域セル44は、第1の実施形態の各種リファレンスセルと同様に、製造工程の増加回避及び簡略化を図るために、メモリセル1とほぼ同様の構成とされ、ほぼ同一の工程により形成される。OTP領域セル44がメモリセル1と異なる点は、その初期しきい値がメモリセル1より低値に規定されており、当該OTP領域セル44の消去後しきい値との差分が僅少となるように調節されていることである。一般的にOTP領域セル44の消去後しきい値は初期しきい値より低値に規定されることから、OTP領域セル44の初期しきい値を消去後しきい値に近づけるように低値に調節すればよい。
【0058】
ここで、メモリセル1については書き込み特性の確保及びショートチャネル効果の抑制の必要性から、その初期しきい値を低値とすることはできない。他方、OTP領域セル44については書き込み動作が1回のみであることから、高い書き込み特性は要求させず、従って初期しきい値を低く規定しても問題ない。
【0059】
具体的には、第1の実施形態の図5(a)と同様の工程を経て、メモリセル1が形成される素子活性領域1a(即ち、メモリセル領域41)及びOTP領域セル44が形成される素子活性領域44a(即ち、OTP領域42)を確定した後、図12に示すように、素子活性領域44aを覆うレジストマスク51を形成する。この状態で、例えば加速エネルギーを40〜60keV、ドーズ量を1×1013〜1×1014/cm2 の条件でp型不純物、例えばホウ素(B)をイオン注入し、素子活性領域44aを除くメモリセル1のチャネル領域となる部位にVth制御層18を形成する。
【0060】
そして、レジストマスク51を灰化処理等により除去し、その後の諸工程はメモリセル1及びOTP領域セル44ともに共通となる。即ち、第1の実施形態と同様の諸工程を経て、図11に示す半導体記憶装置の主要構成を完成させる。
【0061】
このように、本実施形態においては、設定しきい値がメモリセル1の初期しきい値より小さいOTP領域セル44について、メモリセル1と異なりVth制御層18を形成しないことにより、その初期しきい値を設定しきい値に近づける。これにより、OTP領域セル44のチャージゲイン特性の劣化が抑制され、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【0062】
なお、OTP領域セル44についてはVth制御層18を形成しないことから、ショートチャネル効果が懸念されるが、コントロールゲート16のゲート長を長くする等の対策を採ることにより回避することができる。
【0063】
−変形例−
以下、本実施形態の変形例について説明する。なお、本実施形態の半導体記憶装置の構成部材等と同一のものについては同符号を記して説明を省略する。
ここでは、OTP領域セル44の初期しきい値を制御する際に、半導体基板1と異なる導電型(ここではn型)の不純物を導入する。
【0064】
図13は、変形例の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
即ち、先ず図10に示すように、メモリセル1のチャネル領域となる部位にVth制御層18を形成した後、図13(a)に示すように、今度は素子活性領域1aを覆うレジストマスク52を形成する。そして、素子活性領域44aにn型不純物、例えばリン(P)をイオン注入し、OTP領域セル44のチャネル領域となる部位にVth制御層18に比して低不純物濃度のVth制御層45を形成する。
【0065】
しかる後、本実施形態と同様の工程を経て、図13(b)に示すように、メモリセル1及びOTP領域セル44を含む半導体記憶装置を完成させる。
【0066】
このように、変形例においては、OTP領域セル44の初期しきい値をメモリセル1とは独立に設定しきい値に近づける。これにより、若干の工程増加を招くものの、メモリセル1及びOTP領域セルに対するきめ細かい初期しきい値制御が可能となり、極めて信頼性の高い半導体記憶装置が実現する。
【0067】
【発明の効果】
本発明によれば、徒に工程数を増加させることなく、第1のセル(メモリセル)とほぼ同一工程・同一構造によりなる第2のセル(リファレンスセル、冗長メモリセル、OTP領域等)のデータリテンション特性を大幅に向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明において、第2のセルにおけるデータリテンション特性の設定しきい値の依存度を調べた結果を示す特性図である。
【図2】本発明の第1の実施形態の半導体記憶装置の主要構成を示す概略平面図である。
【図3】本発明の第1の実施形態の半導体記憶装置の主要構成を示す概略断面図である。
【図4】リファレンスセルの各設定しきい値の一例を示す特性図である。
【図5】第1の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図6】第1の実施形態において、初期しきい値の調整工程を示す概略平面図である。
【図7】第1の実施形態の変形例1の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【図8】第1の実施形態の変形例2の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【図9】第1の実施形態の変形例3の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【図10】本発明の第2の実施形態の半導体記憶装置の主要構成を示す概略平面図である。
【図11】本発明の第2の実施形態の半導体記憶装置の主要構成を示す概略断面図である。
【図12】第2の実施形態において、初期しきい値の調整工程を示す概略平面図である。
【図13】第2の実施形態の変形例の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【符号の説明】
1 メモリセル
2 読み出しベリファイ用セル
3 書き込みベリファイ用セル
4 消去ベリファイ用セル
5 オーバーイレーズ検出用セル
1a〜5a,44a 素子活性領域
11 半導体基板
12 トンネル絶縁膜
13 フローティングゲート
14 ソース/ドレイン
15 絶縁膜
16 コントロールゲート
17 ビット線
18,31,32,45 Vth制御層
21 フィールド酸化膜
22〜27,51,52 レジストマスク
41 メモリセル領域
42 OTP領域
43 周辺回路領域
44 OTP領域セル
Claims (2)
- 電荷蓄積層を有するメモリセルである第1のセルと、前記電荷蓄積層を有し、1値の設定しきい値に規定されて使用に供され、前記第1のセルの諸状態に応じて設定されたしきい値を判定するための基準となるリファレンスセルである複数の第2のセルとを備えた半導体記憶装置の製造方法であって、
前記第1及び第2のセルの各チャネル領域に不純物を導入してそれぞれ所定の不純物濃度のしきい値制御層を形成し、初期しきい値を設定する工程を有し、
前記第2のセルの前記工程を、前記第1のセルの前記工程とは別個に行い、複数の前記第2のセルのうち、設定しきい値と前記第1のセルの初期しきい値との差分が最も大きい前記第2のセルの前記チャネル領域には前記第1のセルの前記チャネル領域とは導電型の異なる前記不純物を導入し、前記第1のセルの前記しきい値制御層と異なる前記不純物濃度の前記しきい値制御層を形成することを特徴とする半導体記憶装置の製造方法。 - 前記第1及び第2のセルは、前記工程を除き同一製造工程により形成されるものであることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
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