KR100979098B1 - 반도체 소자 및 이를 위한 ｏｔｐ 셀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이를 위한 OTP(One Time Programmable) 셀 형성 방법에 관한 것으로, LDMOS 구조를 이용하여 OTP 셀을 형성함으로써, 고전압의 내압에 견딜 수 있으며, 단 펄스의 고전류에도 영향을 받지 않는다. 또한, 본 발명은 고전압 프로그래밍에서 ESD에 의한 영향을 배제함으로써 소자의 신뢰성을 확보할 수 있으며, 더블 디퓨즈드 웰(double diffused well)을 통한 소오스와 채널의 형성으로 일정한 전압을 확보함으로서 소자의 전기적인 신뢰성을 배가할 수 있으며, 드레인에 의해 프로그래밍시에만 고전압 및 짧은 펄스를 인가하여 안티퓨즈를 브레이크다운(break down)시켜 전력 소비를 줄일 수 있으며, 디자인 룰 활용을 통하여 최소의 셀면적을 확보할 수 있다.
OTP(One Time Programmable), 셀, 이온주입, 웰
Description
본 발명은 LDMOS(Lateral Double diffused Metal Oxide Semiconductor, 이하, LDMOS라 함) 구조를 이용하여 OTP(One Time Programmable, 이하, OTP라 함) 셀을 형성시킨 반도체 소자 및 이를 위한 형성 방법에 관한 것이다.
주지된 바와 같이 OTP 셀은 프로그램 코드 및 임의의 다른 정보를 저장하는 데에 자주 사용되고, 이 OTP 셀의 일회적 특성은 올바른 프로그램 코드가 변경되거나 혹은 올바르지 않은 코드에 의해 덮어 씌워지는 것을 방지한다. OTP 셀은 예로서, 가용성 링크, 안티퓨즈 또는 플로팅 게이트 비휘발성 메모리 기술(floating gate non-volatile memory technology)을 사용하여 구현될 수 있다.
이 중 안티퓨즈 OTP 셀은 고전압을 인가하여 MOS(metal oxide semiconductor) 캐패시터 게이트 옥사이드 유전체의 일부를 물리적으로 파손하거나 열화시키는 것이다. 다시 말하여 보다 저저항 전도 경로가 옥사이드 유전체를 통해 캐패시터의 플레이트 사이에서 형성된다. 안티퓨즈 OTP 셀을 위한 기술은 프로그램 하는 데에 상대적으로 고전압을 요구하며 CMOS(complementary metal oxide semiconductor) 기술에 견줄만하지 않다. 현재 CMOS 기술에 연관된 보다 얇은 MOS 게이트 옥사이드는 일관되게 프로그램하지 않아 신용도가 낮으므로 작은 크기를 가지며 저전압과 저전류를 사용하여 프로그램될 수 있는 향상된 OTP 셀이 요구된다.
그러나, 상기한 바와 같이 동작되는 종래 기술에 의한 OTP 셀은 프로그래밍을 위한 고전압의 내압에 견딜 수 없을뿐만 아니라 단 펄스의 고전류에 많은 영향을 받는다. 또한 고전압 프로그램밍에 의한 정전기 방전(ESD)을 방지하기 위해 트랜지스터가 구성되어 셀 크기 및 면적을 증가시켜 반도체 소자의 신뢰성을 떨어뜨리게 하는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, LDMOS 구조를 이용하여 OTP 셀을 형성시킨 반도체 소자 및 이를 위한 OTP 셀 형성 방법을 제공한다.
본 발명의 일 관점에 따른 반도체 소자는, 반도체 기판에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 깊은 N형 웰 영역과, 깊은 N형 웰 영역 일측내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 디웰(DWell) 영역과, 산화막에 대하여 식각공정을 통해 형성시킨 산화막 패턴과, 깊은 N형 웰 영역 다른측내에 기설정된 패턴을 마스크로 이온주입 공정을 각각 실시하여 형성시킨 얕은 N형 웰 영역 및 드레인 영역과, 게이트 산화막에 대하여 식각공정을 통해 형성시킨 안티퓨즈 폴리 패턴 및 게이트 폴리 패턴과, 디웰 영역내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 소오스 영역과, 층 간 절연 산화막을 전면 형성한 후 금속에 의해 매립되어 형성시킨 콘택홀과, 콘택홀 상부에 형성시킨 메탈 라인을 포함한다.
상기 안티퓨즈 폴리 패턴은, 드레인에 의해 프로그래밍시 고전압 및 단펄스가 인가될 경우 안티퓨즈가 브레이크다운되어 저항으로 변환되어 저전압에 의해 소자가 턴온되는 것을 특징으로 한다.
본 발명의 다른 관점에 따른 반도체 소자를 위한 OTP 셀 형성 방법은, 반도체 기판에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 깊은 N형 웰 영역을 형성하는 단계와, 깊은 N형 웰 영역 일측내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 디웰 영역을 형성하는 단계와, 산화막에 대하여 식각공정을 통해 산화막 패턴을 형성하는 단계와, 깊은 N형 웰 영역 다른측내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 얕은 N형 웰 영역 및 드레인 영역을 각각 형성하는 단계와, 게이트 산화막에 대하여 식각공정을 통해 안티퓨즈 폴리 패턴 및 게이트 폴리 패턴을 각각 형성하는 단계와, 게이트 폴리 패턴에 대하여 형성시킨 절연 물질을 기설정된 패턴 마스크로 식각하여 측벽에 사이드 월 스페이서를 형성하는 단계와, 디웰 영역내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 소오스 영역을 형성하는 단계와, 층간 절연 산화막을 전면 형성한 후 금속으로 매립된 콘택홀을 형성하는 단계와, 콘택홀 상부에 메탈 라인을 형성하는 단계를 포함한다.
상기 디웰 영역은, 붕소(Boron)의 도펀트(Dopant)와 1012∼1014(ions/㎠)의 도즈(Dose)량과 40~60KeV의 에너지로 이온주입하여 형성하는 것을 특징으로 한다.
상기 얕은 N형 웰 영역 및 드레인 영역은, 인(P)의 도펀트를 선택적으로 이용하고 상기 디웰 영역을 형성하는 상기 이온주입 공정보다 상대적으로 낮은 도즈량을 상이하게 두 번에 걸쳐 이온주입을 실시하여 형성하는 것을 특징으로 한다.
상기 안티퓨즈 폴리 패턴은, 드레인에 의해 프로그래밍시 고전압 및 단펄스가 인가될 경우 안티퓨즈가 브레이크다운되어 저항으로 변환되어 저전압에 의해 소자가 턴온되는 것을 특징으로 한다.
본 발명은 LDMOS 구조를 이용하여 OTP 셀을 형성함으로써, 고전압의 내압에 견딜 수 있으며, 단 펄스의 고전류에도 영향을 받지 않는다.
또한, 본 발명은 고전압 프로그래밍에서 ESD에 의한 영향을 배제함으로써 소자의 신뢰성을 확보할 수 있으며, 더블 디퓨즈드 웰(double diffused well)을 통한 소오스와 채널의 형성으로 일정한 전압을 확보함으로서 소자의 전기적인 신뢰성을 배가할 수 있다.
또한, 본 발명은 드레인에 의해 프로그래밍시에만 고전압 및 짧은 펄스를 인가하여 안티퓨즈를 브레이크다운(break down)시켜 저항으로 변환시킨 후 그보다 저전압을 인가하여 소자를 턴온(turn on) 시켜 전력 소비를 줄일 수 있으며, 디자인 룰 활용을 통하여 최소의 셀면적을 확보할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 따른 OTP 셀을 형성시킨 반도체 소자의 구조도를 도시한 도면으로서, 반도체 기판에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 깊은 N형 웰(DeepNWell) 영역(207)과, 깊은 N형 웰 영역(207)내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 디웰 영역(DWell region)(213)과, 전면 형성된 산화막에 대하여 사진 식각공정을 통해 형성시킨 산화막 패턴(217)과, 깊은 N형 웰 영역(207)내에 기설정된 패턴을 마스크로 이온주입 공정을 두 번에 걸쳐 도즈량을 상이하게 실시하여 형성시킨 얕은 N형 웰 영역(223) 및 드레인 영역(225)과, 전면 형성된 게이트 산화막에 대하여 사진 식각공정을 통해 형성시킨 안티퓨즈(Antifused) 폴리 패턴(227) 및 게이트 폴리 패턴(229)과, 게이트 폴리 패턴(229)에 대하여 형성된 절연 물질을 기설정된 패턴 마스크로 식각하여 게이트 폴리 패턴(229) 측벽에 형성시킨 사이드 월 스페이서(SideWall Spacer)(231)와, 디웰 영역(213)에 기설정된 패턴을 마스크로 이온주입 공정을 실시여 형성시킨 소오스 영역(233)과, 전면 형성된 층간 절연 산화막(ILD)(235)에 콘택(Contact) 홀 영역을 형성하고 이 형성된 콘택 홀 영역을 금속으로 매립 및 평탄화하여 형성시킨 콘택홀(237)과, 평탄화된 콘택홀(237) 상부에 형성시킨 메탈 라인(239)으로 이루어져 있다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 OTP 셀 형성 방법에 대한 각 공정별 수직 단면도이다.
즉, 반도체 기판(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(201)에 산화막(oxide layer)(203)을 형성하고, 이 형성된 산화막(203) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 형성시킨 감광막(Photo Resist, 이하, PR이라함)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2a에 도시된 바와 같이, 산화막(203) 상부에 깊은 N형 웰(DeepNWell) 이온주입 영역을 정의하기 위한 PR 패턴(205)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(205)을 마스크로 이온주입 공정(206)을 실시하여 반도체 기판(101)내에 깊은 N형 웰 영역(207)을 형성한 다음에, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 형성시킨 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이, 산화막(203) 상부에 디웰 이온주입 영역을 정의하기 위한 PR 패턴(209)을 형성한다.
다음으로, PR 패턴(209)을 마스크로 붕소(Boron)의 도펀트(Dopant)와 1012~1014(ions/㎠)의 도즈(Dose)량과 40~60KeV의 에너지로 이온주입 공정(211)을 실시하여 깊은 N형 웰 영역(207)내에 디웰 영역(213)을 형성하고, 전면 형성시킨 산화막에 대하여 사진 식각공정을 통해 산화막 패턴(217)을 형성한 다음에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 형성시킨 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 2c에 도시된 바와 같이, 산화막(203) 및 산화막 패턴(217) 상부에 얕은 N형 웰(SNWell) 및 드레인(Drain) 이온주입 영역을 각각 정의하기 위한 PR 패턴(219)을 형성하며, 이 형성된 PR 패턴(219)을 마스크로 이온주입 공정(221)을 두 번에 걸쳐 인(P)의 도펀트(Dopant)를 선택적으로 이용하고 낮은 도즈량을 상이하게 실시하여 깊은 N형 웰 영역(207)내에 얕은 N형 웰 영역(223) 및 드레인(Drain) 영역(225)을 형성한다.
다음에, 전면 형성시킨 게이트 산화막에 대하여 사진 식각공정을 통해 안티퓨즈(Antifused) 폴리 패턴(227)과 게이트 폴리 패턴(229)을 일 예로, 도 2d에 도시된 바와 같이 형성한다. 여기서, 안티퓨즈(Antifused) 폴리 패턴(227)은 드레인에 의해 프로그래밍시 고전압 및 단펄스가 인가될 경우 안티퓨즈가 브레이크다운되어 저항으로 변환되어 저전압에 의해 소자가 턴온된다.
이어서, 게이트 폴리 패턴(229)에 대하여 형성시킨 절연 물질, 예컨대 실리콘 산화막(SiO2)을 기설정된 패턴 마스크로 식각(예컨대, 건식 방식)하여 일 예로, 도 2e에 도시된 바와 같이 게이트 폴리 패턴(229) 측벽에 사이드 월 스페이서(SideWall Spacer)(231)를 형성한다.
다음으로, 소오스(Source) 이온주입 영역을 정의하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 비소(arsenic, 이하, As라 함)의 도펀트로 이온주입 공정을 실시하여 일 예로, 도 2f에 도시된 바와 같이 디웰 영역(213)내에 소오스 영역(233)을 형성한다.
다음에, 층간 절연 산화막(ILD)(235)을 전면 형성한 후 콘택(Contact) 홀 영역을 형성하고 형성된 콘택 홀 영역을 금속으로 매립하고, 매립된 콘택 홀 영역에 대하여 화학적 기계적 연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정을 실시하여 일 예로, 도 2g에 도시된 바와 같이 전면 평탄화(global planarization)된 콘택홀(237)을 형성한다.
마지막으로, 전면 평탄화된 콘택홀(237) 상부에 배선 금속(Interconnect Metal)으로 일 예로, 도 2h에 도시된 바와 같이 메탈 라인(239)을 형성한다.
이상 설명한 바와 같이, 본 발명은 LDMOS 구조를 이용하여 OTP 셀을 형성함으로써, 고전압의 내압에 견딜 수 있으며, 단 펄스의 고전류에도 영향을 받지 않고, 고전압 프로그래밍에서 ESD에 의한 영향을 배제함으로써 소자의 신뢰성을 확보할 수 있으며, 더블 디퓨즈드 웰을 통한 소오스와 채널의 형성으로 일정한 전압을 확보함으로서 소자의 전기적인 신뢰성을 배가할 수 있으며, 드레인에 의해 프로그래밍시에만 고전압 및 짧은 펄스를 인가하여 안티퓨즈를 브레이크다운시켜 저항으로 변환시킨 후 그보다 저전압을 인가하여 소자를 턴온시켜 전력 소비를 줄일 수 있으며, 디자인 룰 활용을 통하여 최소의 셀면적을 확보할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 OTP 셀을 형성시킨 반도체 소자의 구조도를 도시한 도면,
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 OTP 셀 형성 방법에 대한 각 공정별 수직 단면도.
Claims (6)
- 반도체 기판에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 깊은 N형 웰 영역과,상기 깊은 N형 웰 영역 일측내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 디웰(DWell) 영역과,산화막에 대하여 식각공정을 통해 형성시킨 산화막 패턴과,상기 깊은 N형 웰 영역 다른측내에 기설정된 패턴을 마스크로 이온주입 공정을 각각 실시하여 형성시킨 얕은 N형 웰 영역 및 드레인 영역과,게이트 산화막에 대하여 식각공정을 통해 형성시킨 안티퓨즈 폴리 패턴 및 게이트 폴리 패턴과,상기 디웰 영역내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 형성시킨 소오스 영역과,층간 절연 산화막을 전면 형성한 후 금속에 의해 매립되어 형성시킨 콘택홀과,상기 콘택홀 상부에 형성시킨 메탈 라인을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 안티퓨즈 폴리 패턴은, 드레인에 의해 프로그래밍시 고전압 및 단펄스가 인가될 경우 안티퓨즈가 브레이크다운(break down)되어 저항으로 변환되어 저전압에 의해 소자가 턴온되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 깊은 N형 웰 영역을 형성하는 단계와,상기 깊은 N형 웰 영역 일측내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 디웰 영역을 형성하는 단계와,산화막에 대하여 식각공정을 통해 산화막 패턴을 형성하는 단계와,상기 깊은 N형 웰 영역 다른측내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 얕은 N형 웰 영역 및 드레인 영역을 각각 형성하는 단계와,게이트 산화막에 대하여 식각공정을 통해 안티퓨즈 폴리 패턴 및 게이트 폴리 패턴을 각각 형성하는 단계와,상기 게이트 폴리 패턴에 대하여 형성시킨 절연 물질을 기설정된 패턴 마스크로 식각하여 측벽에 사이드 월 스페이서를 형성하는 단계와,상기 디웰 영역내에 기설정된 패턴을 마스크로 이온주입 공정을 실시하여 소오스 영역을 형성하는 단계와,층간 절연 산화막을 전면 형성한 후 금속으로 매립된 콘택홀을 형성하는 단계와,상기 콘택홀 상부에 메탈 라인을 형성하는 단계를 포함하는 반도체 소자를 위한 OTP 셀 형성 방법.
- 제 3 항에 있어서,상기 디웰 영역은, 붕소(Boron)의 도펀트(Dopant)와 1012~1014(ions/㎠)의 도즈(Dose)량과 40~60KeV의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자를 위한 OTP 셀 형성 방법.
- 제 3 항에 있어서,상기 얕은 N형 웰 영역 및 드레인 영역은, 인(P)의 도펀트를 선택적으로 이용하고 상기 디웰 영역을 형성하는 상기 이온주입 공정보다 상대적으로 낮은 도즈량을 상이하게 두 번에 걸쳐 이온주입을 실시하여 형성하는 것을 특징으로 하는 반도체 소자를 위한 OTP 셀 형성 방법.
- 제 3 항에 있어서,상기 안티퓨즈 폴리 패턴은, 드레인에 의해 프로그래밍시 고전압 및 단펄스가 인가될 경우 안티퓨즈가 브레이크다운(break down)되어 저항으로 변환되어 저전압에 의해 소자가 턴온되는 것을 특징으로 하는 반도체 소자를 위한 OTP 셀 형성 방법.
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