KR101015524B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판에 N 웰 및 P 웰을 형성하는 단계, 상기 N 웰 및 상기 P 웰이 형성된 반도체 기판 내에 소자 분리막을 형성하는 단계, 상기 N 웰 및 P 웰의 경계 영역에 적어도 하나의 더미 액티브 패턴을 형성하는 단계, 상기 적어도 하나의 더미 액티브 패턴 상에 살리사이드 블로킹을 형성하는 단계, 및 상기 살리사이드 블로킹이 형성된 반도체 기판 상에 살리사이드 공정을 수행하여 상기 적어도 하나의 더미 액티브 패턴 상에 넌살리사이드 영역을 형성하는 단계를 포함한다.
살리사이드(salicide), 더미 패턴(dummy pattern)
Description
본 발명은 반도체 소자와 그 제조방법에 관한 것으로, 보다 상세하게는 웰 영역의 경계 영역에 넌살리사이드 더미 액티브 패턴이 형성된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 기술에 있어서 디자인 룰(design rule)이 작아지고 그에 따라 패턴의 밀집도 증가와 정확한 패턴의 형성이 중요한 문제로 대두되고 있다.
이처럼 디자인 룰이 작은 미세 공정에서 정확한 패터닝, 특히 액티브(active) 공정의 패터닝은 정확한 구현이 어렵기 때문에 OPC(optical proximity correction) 등 인위적인 패턴의 조작을 통하여 정교한 패턴을 구현하고자 한다.
포토리쏘그라피(photolithography) 공정 또는 식각 공정 시 주 패턴들의 밀집도에 따라 주 패턴들의 크기가 달라지는 것을 방지하고 정교한 패턴을 구현하기 위하여 더미 패턴(dummy pattern)을 주 패턴들 사이에 삽입하는 기법이 사용될 수 있다. 또한 상기 더미 패턴은 주 패턴들의 밀집도에 따라 후속 진행되는 평탄화 공정에서 평탄화 정도가 차이가 발생하는 것을 방지하기 위하여 주 패턴들 사이에 더 미 패턴을 삽입될 수 있다.
일반적으로 더미 패턴이 임플란트, 특히 반도체 기판에 형성된 웰(well)들 사이의 경계 부위에 삽입될 경우에는 살리사이드 공정에 의하여 상기 더미 패턴 상부에 살리사이드가 형성될 수 있어 누설 전류가 발생될 수 있다. 이러한 누설 전류는 반도체 소자의 특성에 큰 영향을 미치게 되므로 웰들 사이의 경계 부위 상에는 상기 누설 전류 때문에 더미 패턴을 형성할 수 없다. 여기서 웰들 사이의 경계 부위에 삽입되는 더미 패턴을 "더미 액티브 패턴"이라 한다.
도 1은 일반적인 반도체 소자를 나타내는 평면도이고, 도 2는 도 1에 도시된 반도체 소자를 C-C'방향으로 절단한 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 상기 반도체 소자는 반도체 기판(1), 상기 반도체 기판(1)의 일 영역에 형성된 N 웰(N-WELL, 10), 상기 반도체 기판(1)의 다른 영역에 형성된 P 웰(P-WELL, 20), 소자 분리 영역(30), 액티브 영역(32), 전극(40a, 40b) 및 컨택(contact; 50a, 50b)을 포함한다. 상기 컨택(50a, 50b)은 상기 액티브 영역(32)에 형성된다. 상기 컨택(50a, 50b) 상부에는 전극(40a, 40b)이 형성되며, 상기 컨택(22, 32)과 전극(40a, 40b)은 전기적으로 접속된다.
웰 경계 부위(A)에 더미 패턴을 형성하지 않고 노광 공정 및 식각 공정을 수행할 경우, 도 2에 도시된 바와 같이 제1 액티브 영역(32)과 제2 액티브 영역(34) 사이에 사이즈가 동일하지 않을 수 있다. 또한 웰 경계 부위(A)에 더미 패턴을 형성하지 않고 평탄화 공정을 수행할 경우 평탄화 정도에 차이가 발생하여 디싱(dishing)이 발생할 수 있다.
도 3은 도 2에 도시된 웰(well)의 경계 부위("A" 부분)에 더미 액티브 패턴을 삽입할 경우 발생하는 누설전류(70)를 나타낸다. 도 3을 참조하면, 웰 경계 부위(A)에 더미 액티브 패턴(50)을 형성할 경우, 추후 수행되는 살리사이드 공정에서 상기 더미 액티브 패턴(50) 상부에 살리사이드(60)가 형성될 수 있다.
반도체 소자의 동작을 위해서 상기 N 웰(10)에는 제1 전극(40a) 및 제1 콘택(32)을 통하여 제1 전원의 전압(Vdd)이 공급되고, 상기 P웰(20)에는 제2 전극(40b) 및 제2 콘택(34)을 통하여 제2 전원의 전압(Vss)이 공급된다.
상기 더미 액티브 패턴(50) 상부에 형성된 살리사이드(60)에 의하여 상기 제1 전원과 상기 제2 전원 사이에는 도 3에 도시된 바와 같이 전류 패스(Current path, 70)가 형성되어 누설 전류가 발생될 수 있다.
웰들 사이의 경계 부위(A) 상부에 더미 액티브 패턴 형성시 발생될 수 있는 누설전류로 인하여 상기 웰들 사이의 경계 부위는 더미 패턴을 사용할 수 없게 된다. 따라서 이러한 누설 전류로 인하여 상술한 바와 같이 더미 패턴(dummy pattern)을 주 패턴들 사이에 삽입하는 기법, 및 주 패턴들의 밀집도에 따라 후속 진행되는 평탄화 공정에서 평탄화 정도가 차이가 발생하는 것을 방지하기 위하여 주 패턴들 사이에 더미 패턴을 삽입하는 기법이 상기 웰들 사이의 경계 부위(A)에는 사용될 수 없다.
본 발명이 이루고자 하는 기술적 과제는 더미 액티브 패턴을 웰 영역의 경계 부분에 형성하더라도 누설전류의 발생을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판에 형성된 N 웰 및 P 웰, N웰 및 P웰에 걸쳐 상기 반도체 기판 내에 형성되는 소자 분리막, 상기 N 웰 및 P 웰의 경계 영역에 형성되는 소자 분리막 내에 형성되는 적어도 하나의 더미 액티브 패턴, 및 상기 적어도 하나의 더미 액티브 패턴 상에 형성된 넌살리사이드(Non-salicide) 영역을 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판에 N 웰 및 P 웰을 형성하는 단계, 상기 N 웰 및 상기 P 웰에 걸치도록 상기 반도체 기판 내에 소자 분리막을 형성하는 단계, 상기 N 웰 및 P 웰의 경계 영역에 적어도 하나의 더미 액티브 패턴을 형성하는 단계, 상기 적어도 하나의 더미 액티브 패턴 상에 살리사이드 블로킹을 형성하는 단계, 및 상기 살리사이드 블로킹이 형성된 반도체 기판 상에 살리사이드 공정을 수행하여 상기 적어도 하나의 더미 액티브 패턴 상에 넌살리사이드 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 웰(well)의 경계 부위에 적어도 하나의 더미 액티브 패턴을 형성하되, 상기 적어도 하나의 더미 액티브 패턴 상부에는 살리사이드가 형성되지 않도록 하여 누설전류의 발생을 방지하는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 4는 본 발명의 실시 예에 따른 반도체 소자를 나타내는 평면도이고, 도 5a 및 도 5b는 도 4에 도시된 반도체 소자를 I-I' 방향으로 절단한 제조 공정 단면도를 나타낸다.
도 4, 도 5a 및 도 5b를 참조하면, 상기 반도체 소자는 반도체 기판(401)에 형성된 N-웰(N-well), P-웰(P-well), 소자 분리막(410), 적어도 하나의 더미 액티브 패턴(455-2), 콘택(432,434), 및 전극(442,444)을 포함한다.
먼저 반도체 기판(110)에 불순물 이온을 주입하여 N 웰(N-WELL) 및 P 웰(P-WELL)이 형성된다. 예컨대, PMOS 타입일 경우에는 N 웰(N-WELL)이 형성되고, NMOS 타입일 경우에는 P 웰(P-WELL)이 형성될 수 있다.
상기 소자 분리막(410)은 STI (Shallow Trench Isolation) 공정을 수행하여 N-웰(N-well) 및 P-웰(P-well)에 걸치도록 반도체 기판(401) 내에 형성되며, 반도체 기판(401)을 활성 영역(420,425) 및 필드 영역(410)으로 정의한다. 여기서 활성 영역(420,425)에는 로직 PMOS(Logic PMOS) 영역, 로직 NMOS(Logic NMOS) 영역, 로직 메모리(Logic Memory) 영역 또는 전원이 공급되는 전극(442,444) 등과 같은 소자들이 형성될 수 있다.
상기 N-웰(N-well) 및 P-웰(P-well)의 경계선(450) 부근에 해당하는 소자 분리막(410) 내에 적어도 하나의 더미 액티브 패턴(455-2)이 형성된다. 도 4에는 3개의 더미 액티브 패턴을 도시하였지만, 본원 발명의 실시 예는 이에 한정되는 것은 아니다. 도 5a에는 3개의 더미 액티브 패턴 중에 하나(455-2)만이 도시된다.
상기 콘택(432,434)은 상기 활성 영역에 불순물 이온, 예컨대, 콘택이 형성되는 웰과 동일한 도전형을 갖는 불순물이온을 주입하여 형성되며, 상기 콘택(432,434) 상부에는 살리사이드 공정(salicide process)을 통하여 전극(442,444)이 형성된다.
상기 적어도 하나의 더미 액티브 패턴(455-2) 상부는 넌살리사이드 공정(Non-silicide proces)을 통하여 넌살리사이드(470)된다. 즉 상기 넌살리사이드 공정을 통하여 상기 적어도 하나의 더미 액티브 패턴(455-2)의 상부에는 살리사이드 블로킹(salicide blocking)이 형성된다. 따라서 상기 살리사이드 블로킹에 의하여 추후에 살리사이드 공정이 수행되더라도 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부에는 살리사이드가 형성되지 않는다.
도 5a 및 도 5b를 참조하여, 상기 더미 액티브 패턴(455-2)을 포함하는 반도체 소자를 형성하는 방법을 설명한다. 먼저 도 5a에 도시된 바와 같이, 반도체 기판(110)에 불순물 이온을 주입하여 N 웰(N-WELL) 및 P 웰(P-WELL)을 형성한다.
다음으로 상기 N 웰(N-WELL) 및 P 웰(P-WELL)에 걸치도록 반도체 기판(401) 내에 소자 분리막(410)을 형성한다. 상기 소자 분리막은 STI(Shallow Trench Isolation) 방식을 이용하여 형성될 수 있다.
상기 소자 분리막(410) 형성을 위한 트랜치 패턴은 포토 리쏘그라피 공정을 통한 노광 및 식각 공정을 통하여 이루어진다. 예컨대, 소자 분리막 형성을 위한 트랜치를 형성하기 위하여 제1 포토 레지스트 패턴을 형성하고, 상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 상기 반도체 기판(401)을 식각하여 트랜치를 형성한다.
이때 상기 N 웰(N-WELL) 및 P 웰(P-WELL)의 경계선 부근에 해당하는 반도체 기판에 적어도 하나의 더미 액티브 패턴(455-2)이 형성될 수 있도록 상기 제1 포토 레지스트 패턴이 형성된다. 예컨대 상기 적어도 하나의 더미 액티브 패턴(455-2)이 형성될 웰들 경계 부근(450)은 노출시키지 않도록 상기 제1 포토 레지스트 패턴이 형성될 수 있다.
상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 상기 반도체 기판(예컨대, 실리콘 기판)을 식각하여 트랜치를 형성한다. 이때 상기 적어도 하나의 더미 액티브 패턴(455-2)이 형성될 반도체 기판은 식각되지 않는다. 이후 상기 트랜치에 절연 물질(예컨대, oxide)을 매립하고 상기 제1 포토 레지스트 패턴을 제거함으로써 상기 소자 분리막(410)을 형성함은 물론 상기 웰들의 경계 부근에 상기 적어도 하나의 더미 액티브 패턴(455-2)을 형성할 수 있다.
이와 같이 상기 적어도 하나의 더미 액티브 패턴(455-2)은 상기 소자 분리막 형성을 위한 패터닝 공정시 함께 패터닝되어 형성될 수 있다. 즉 상기 트랜치 형성을 위한 패터닝 공정시 상기 적어도 하나의 더미 액티브 패턴(455-2)이 상기 N 웰(N-WELL) 및 P 웰(P-WELL)의 경계선 부근에 형성되도록 패터닝될 수 있다. 여기서 상기 소자 분리막(410)은 옥사이드(oxide)이지만, 상기 적어도 하나의 더미 액티브 패턴(455-2)은 실리콘(Si)이다.
상기 적어도 하나의 더미 액티브 패턴(455-2)은 상기 활성 영역의 반도체 기판과 단차가 없도록 형성될 수 있다. 즉 상기 적어도 하나의 더미 액티브 패턴(455-2)은 상기 활성 영역의 반도체 기판과 동일한 높이를 갖도록 형성될 수 있다.
상기 활성 영역(420,425)에 불순물 이온, 예컨대, 콘택이 형성되는 웰과 동일한 도전형을 갖는 불순물이온을 주입하여 상기 콘택(432,434)을 형성한다. 예컨대, N-웰에 형성되는 콘택(432)을 위해서는 n형 불순물 이온을 주입할 수 있다.
다음으로 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부에 대하여 넌살리사이드 공정을 수행한다. 상기 넌살리사이드 공정은 추후에 진행될 반도체 소자에 대한 살리사이드 공정에서 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부에 살리사이드가 형성되지 않도록 하는 공정을 말한다.
예컨대, 적어도 하나의 더미 액티브 패턴(455-2)이 형성된 반도체 기판 상에 절연막(예컨대, 산화막)을 형성한다. 포토리쏘그라피 공정 및 식각 공정을 통하여 상기 산화막을 패터닝하여 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부를 덮는 산화막 패턴(460-1,460-2,460-3)을 형성할 수 있다. 상기 산화막 패턴(460-1,460-2,460-3)은 TEOS(Tetra-ethyl-ortho-silicate)일 수 있다.
상기 산화막 패턴(460-1,460-2,460-3)이 형성된 반도체 기판(401)에 코발트 또는 니켈 등의 금속을 증착한 후 고온의 열적 어닐링 공정을 수행하는 살리사이드 공정을 수행한다.
고온의 열적 어닐링 공정에 의하여 상기 코발트 또는 니켈 등의 금속과 실리콘(예컨대, 반도체 기판의 활성 영역)이 반응하여 살리사이드(salicide)가 형성된다. 그러나 산화막 패턴(460-1,460-2,460-3)에 의하여 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부는 살리사이드 반응이 차단된다.
여기서 상기 산화막 패턴(460-1,460-2,460-3)을 살리사이드 블로킹(salicide blocking)이라 한다. 이는 상술한 바와 같이 상기 산화막 패턴(460-1,460-2,460-3)이 살리사이드 공정에서 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부에 살리사이드가 형성되는 것을 차단하는 역할을 하기 때문이다.
도 5b에 도시된 바와 같이, 살리사이드 반응을 하지 않아 잔류하는 금속 및 상기 산화막 패턴(460-1,460-2,460-3)을 선택적으로 제거한다. 따라서 활성 영역 상에는 살리사이드가 형성되며, 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부에는 살리사이드가 형성되지 않은 넌살리사이드 영역(470)이 형성된다.
도 6a 및 도 6b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 공정도를 나타낸다. 도 6a을 참조하면, 상술한 바와 같이 반도체 기판(401)에 N 웰(N-WELL) 및 P 웰(P-WELL)을 형성하고, N 웰(N-WELL) 및 P 웰(P-WELL)에 걸치도록 소자 분리막(410)을 형성한다.
상술한 바와 같이 상기 소자 분리막(410) 형성을 위한 패터닝시 상기 적어도 하나의 더미 액티브 패턴(455-2)도 같이 패터닝한다. 상기 N 웰(N-WELL) 및 P 웰(P-WELL)의 경계(450) 부근에 상기 적어도 하나의 더미 액티브 패턴(455-2)을 형 성한다.
상기 반도체 기판(410)의 활성 영역(예컨대, 420)에 게이트 산화막(610) 및 게이트 폴리(620)를 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴 양측의 활성 영역에 LDD 영역(625)을 형성한다. 그리고 상기 게이트 패턴의 측벽에 스페이서(spacer, 630)를 형성한 후 상기 스페이서(630) 양측의 LDD 영역(625) 내에 소스/드레인 영역(640)을 형성한다. 상기 활성 영역의 일 영역에 불순물 이온을 주입하여 컨택(432, 434)을 형성한다. 상기 컨택(432, 434)은 상기 소스/드레인 영역(640)과 함께 형성될 수 있다.
다음으로 상기 반도체 기판(410)에 넌살리사이드 공정을 수행한다. 상기 넌살리사이드 공정은 넌살리사이드 저항을 형성한다거나 넌살리사이드 영역을 정의하기 위하여 수행된다.
예컨대, 넌살리사이드 영역으로 정의하기 위한 반도체 기판 상에 산화막 패턴(460-2)을 형성한다. 이러한 넌살리사이드 공정시 상기 적어도 하나의 더미 액티브 패턴(455-2) 상에도 산화막 패턴(460-2)이 형성되도록 한다.
다음으로 상기 산화막 패턴(460-2)이 형성된 반도체 기판(401)에 코발트 또는 니켈 등의 금속(미도시)을 증착한 후 고온의 열적 어닐링 공정을 수행하는 살리사이드 공정을 수행한다.
고온의 열적 어닐링 공정에 의하여 상기 코발트 또는 니켈 등의 금속과 실리콘이 반응하여 살리사이드가 형성된다. 예컨대, 소스/드레인 영역(640), 게이트 패턴(610, 620) 상부, 및 컨택(432,434) 상부에 살리사이드(salicide, 442, 444, 446,448)가 형성된다. 그러나 산화막 패턴(460-2)에 의하여 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부에는 살리사이드가 형성되지 않는다. 이러한 이유로 상기 산화막 패턴(460-2)을 살리사이드 블로킹이라 한다.
도 6b에 도시된 바와 같이, 살리사이드 반응을 하지 않아 잔류하는 금속(미도시) 및 상기 산화막 패턴(460-2)을 선택적으로 제거한다. 결국 상기 적어도 하나의 더미 액티브 패턴(455-2) 상부에는 살리사이드가 형성되지 않은 넌살리사이드 영역이 형성된다.
이와 같이 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법에 따르면 웰들(P-well 및 N-well)의 경계 부위에 적어도 하나의 더미 액티브 패턴(455-2)을 형성하더라도 상기 적어도 하나의 더미 액티브 패턴의 상부에는 넌살리사이드 영역이 형성되기 때문에 웰들(P-well 및 N-well)에 콘택(432,434) 상부에 형성된 전극(442,444)을 통하여 전원(Vdd 및 Vss)이 공급되어도 상기 웰들 사이에 누설전류가 흐르는 것을 방지할 수 있다. 이는 누설 전류가 흐를 수 있는 전류 패스(current path)를 상기 넌살리사이드 영역이 차단하는 역할을 하기 때문이다.
결국 누설 전류를 방지하며 웰들(well)의 경계 부위에 적어도 하나의 더미 액티브 패턴을 형성할 수 있으므로, 식각 공정에서 발생될 수 있는 주 패턴의 밀집도에 따라 각 패턴의 크기가 달라지는 현상을 방지하고, 평탄화 공정시 발생될 수 있는 디싱에 의한 단차를 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 반도체 소자를 나타내는 평면도이다.
도 2는 도 1에 도시된 반도체 소자를 C-C'방향으로 절단한 단면도를 나타낸다.
도 3은 도 2에 도시된 웰들의 경계 부위("A" 부분)에 더미 액티브 패턴을 삽입할 경우 발생하는 누설전류(70)를 나타낸다.
도 4는 본 발명의 실시 예에 따른 반도체 소자를 나타내는 평면도이다.
도 5a 및 도 5b는 도 4에 도시된 반도체 소자를 I-I' 방향으로 절단한 제조 공정 단면도를 나타낸다.
도 6a 및 도 6b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 공정도를 나타낸다.
Claims (12)
- 반도체 기판의 일 영역에 형성된 N 웰;상기 반도체 기판의 다른 영역에 형성된 P 웰;상기 N 웰 및 상기 P 웰 내에 걸쳐 상기 반도체 기판 내에 형성되며, 활성 영역 및 필드 영역을 정의하는 소자 분리막;상기 N 웰 및 상기 P 웰의 경계 영역에 해당하는 상기 소자 분리막 내에 형성되는 적어도 하나의 더미 액티브 패턴; 및상기 적어도 하나의 더미 액티브 패턴 상에 형성된 넌살리사이드(Non-salicide) 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 반도체 소자는상기 반도체 기판의 활성 영역에 형성되는 살리사이드 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 적어도 하나의 더미 액티브 패턴은,실리콘인 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서, 상기 반도체 소자는,상기 활성 영역에 불순물 이온이 주입되어 형성된 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제4항에 있어서, 상기 살리사이드 영역은,상기 컨택 상부에 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 일 영역에 N 웰을 형성하는 단계;상기 반도체 기판 다른 영역에 P 웰을 형성하는 단계;상기 N 웰 및 상기 P 웰에 걸치도록 상기 반도체 기판 내에 소자 분리막을 형성하는 단계;상기 N 웰 및 P 웰의 경계 영역에 적어도 하나의 더미 액티브 패턴을 형성하는 단계;상기 적어도 하나의 더미 액티브 패턴 상에 살리사이드 블로킹을 형성하는 단계; 및상기 살리사이드 블로킹이 형성된 반도체 기판 상에 살리사이드 공정을 수행하여 상기 적어도 하나의 더미 액티브 패턴 상에 넌살리사이드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 적어도 하나의 더미 액티브 패턴을 형성하는 단계는,상기 소자 분리막을 형성하기 위한 패터닝 공정시 함께 패터닝되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 소자 분리막을 형성하는 단계는,소자 분리막 형성을 위한 트랜치를 형성하기 위하여 제1 포토 레지스트 패턴을 형성하는 단계;상기 제1 포토 레지스트 패턴을 이용하여 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 및상기 트랜치 내부에 옥사이드를 매립하고 상기 제1 포토 레지스트 패턴을 제거하여 상기 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서, 상기 제1 포토 레지스트 패턴을 형성하는 단계는,상기 적어도 하나의 더미 액티브 패턴이 형성될 상기 N웰 및 P 웰 사이의 경계 부근에 해당하는 반도체 기판을 노출시키지 않도록 상기 제1 포토 레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 살리사이드 블로킹을 형성하는 단계는,상기 적어도 하나의 더미 액티브 패턴이 형성된 반도체 기판 상에 산화막을 형성하는 단계; 및포토리쏘그라피 공정 및 식각 공정을 통하여 상기 산화막을 패터닝하여 상기 적어도 하나의 더미 액티브 패턴 상부를 덮는 상기 살리사이드 블로킹을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 넌살리사이드 영역을 형성하는 단계는,상기 살리사이드 블로킹이 형성된 반도체 기판 상에 니켈 또는 코발트를 형성하는 단계; 및상기 살리사이드 공정 수행시 상기 살리사이드 블로킹에 의하여 상기 니켈 또는 코발트와 상기 적어도 하나의 더미 액티브 패턴이 살리사이드 반응을 하지 못하도록 하여 상기 적어도 하나의 더미 액티브 패턴 상부에 넌살리사이드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서, 상기 반도체 소자의 제조 방법은,상기 살리사이드 공정 수행시 상기 반도체 기판의 활성 영역 상에 살리사이드 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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